半導体装置
【課題】抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、金属抵抗素子層Ｒｍ１，Ｒｍ２を有する。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１を含む。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２を含む。金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。窒化チタン抵抗の抵抗値は正の温度係数を有する一方、窒化タンタル抵抗の抵抗値は負の温度係数を有する。コンタクトプラグＣＰ２によって、金属抵抗膜層Ｒｍ１１と金属抵抗膜層Ｒｍ１２とが電気的に接続されるので、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。これにより温度係数を小さくすることができる。
【解決手段】半導体装置は、金属抵抗素子層Ｒｍ１，Ｒｍ２を有する。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１を含む。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２を含む。金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。窒化チタン抵抗の抵抗値は正の温度係数を有する一方、窒化タンタル抵抗の抵抗値は負の温度係数を有する。コンタクトプラグＣＰ２によって、金属抵抗膜層Ｒｍ１１と金属抵抗膜層Ｒｍ１２とが電気的に接続されるので、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。これにより温度係数を小さくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる抵抗素子の構成に関する。
【背景技術】
【０００２】
従来、マイクロコンピュータと発振子とは別々に作製されていた。近年では、マイクロコンピュータのチップに発振子を含めることによって、半導体装置のレイアウト面積の縮小、コスト低減等が図られつつある。
【０００３】
マイクロコンピュータのチップに発振子を内蔵するためには、電圧、温度などの条件が変化しても当該発振子の発振周波数が安定していることが求められる。一例として、マイクロコンピュータに含まれる高速ＯＣＯ（On Chip Oscillator）回路では、発振周波数がたとえば４０ＭＨｚ±１％であることが求められる。
【０００４】
高速ＯＣＯ回路は、たとえば、定電流源から供給される電流を電圧に変換するための抵抗素子を含む。この電圧によって発振周波数が決定される。したがって抵抗素子の抵抗値が温度に応じて変動した場合には、高速ＯＣＯ回路の発振周波数が変動する。このため、その抵抗素子の抵抗値の温度依存性を小さくすることが要求される。
【０００５】
たとえば特開２００７−１４９９６５号公報（特許文献１）、特開２００６−２１６６０７号公報（特許文献２）は、正の温度係数を有する抵抗素子と負の温度係数を有する抵抗素子とを組み合わせることによって、抵抗値の温度依存性を抑制する技術を開示する。特許文献１は、ニッケルクロムによって形成された抵抗素子の抵抗値が正の温度係数を有するとともに、クロムシリコンによって形成された抵抗素子の抵抗値が負の温度係数を有することを開示する。特許文献２は、Ｎ型ポリシリコンによって形成された抵抗素子の抵抗値が正の温度係数を有し、Ｐ型ポリシリコンによって形成された抵抗素子の抵抗値が負の温度係数を有することを開示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１４９９６５号公報
【特許文献２】特開２００６−２１６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１は、抵抗値の温度係数を具体的に開示していない。このため特許文献１は、ニッケルクロム抵抗およびクロムシリコン抵抗によって構成された抵抗素子の抵抗値の温度変化率がどの程度小さくなるかを具体的に示していない。
【０００８】
一方、特許文献２は、Ｎ型ポリシリコンとＰ型ポリシリコンとによって形成された抵抗素子の抵抗値の変化率が−０．０２％（−４５℃〜１２５℃の温度範囲）であることを開示する。上記の高速ＯＣＯ回路のように、抵抗素子の抵抗値の精度が高いことが要求される回路の場合、抵抗値の温度依存性ができるだけ小さいことが求められる。したがって、Ｎ型ポリシリコンとＰ型ポリシリコンとによって形成された抵抗素子を、そのような回路に適用できない可能性がある。
【０００９】
本発明の目的は、抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例に従う半導体装置は、半導体基板と、半導体基板上に設けられた絶縁層と、絶縁層上に設けられた第１の抵抗素子と、第１の抵抗素子に電気的に接続された第２の抵抗素子とを備える。第１および第２の抵抗素子のうちの一方は、窒化チタンによって形成される。第１および第２の抵抗素子のうちの他方は、窒化タンタルによって形成される。
【発明の効果】
【００１１】
本発明の実施例によれば、抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置を含むマイクロコンピュータチップの全体構造を示した概略図である。
【図２】図１に示した高速ＯＣＯ回路の構成の一例を示した回路図である。
【図３】窒化チタン抵抗の抵抗値の温度依存性を示した図である。
【図４】窒化タンタル抵抗の抵抗値の温度依存性を示した図である。
【図５】実施の形態１に係る抵抗素子の温度依存性を示した図である。
【図６】実施の形態１に係る抵抗素子の等価回路図である。
【図７】実施の形態１に係る抵抗素子の平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線断面図である。
【図９】最も単純な多層配線構造を有する半導体装置の例を模式的に示した断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２１】実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２２】実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２３】実施の形態１に係る抵抗素子の第１の変形例を示した平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線断面図である。
【図２５】実施の形態１に係る抵抗素子の第２の変形例を示した平面図である。
【図２６】実施の形態２に係る抵抗素子の等価回路図である。
【図２７】実施の形態２に係る抵抗素子の一例を示した平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線断面図である。
【図３０】図２７のＸＸＸ−ＸＸＸ線断面図である。
【図３１】実施の形態３に係る抵抗素子の一例を示した平面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線断面図である。
【図３３】図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線断面図である。
【図３４】実施の形態３に係る抵抗素子の他の例を示した断面図である。
【図３５】実施の形態４に係る半導体装置が備える抵抗回路を示した図である。
【発明を実施するための形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１４】
［実施の形態１］
図１は、本発明の実施の形態に係る半導体装置を含むマイクロコンピュータチップの全体構造を示した概略図である。
【００１５】
図１を参照して、マイクロコンピュータチップＭＣ１は、ＲＡＭ（Random Access Memory）形成領域ＭＣ１１と、ＣＰＵ（Central Processing Unit）形成領域ＭＣ１２と、周辺回路形成領域ＭＣ１３，ＭＣ１５と、ＲＯＭ（Read Only Memory）形成領域ＭＣ１４と、電源回路領域ＭＣ１６とを含む。電源回路領域ＭＣ１６は、高速ＯＣＯ回路１００を含む。図１に示したレイアウトは一例であり、マイクロコンピュータチップの構成は図１に示されたように限定されるものではない。
【００１６】
図２は、図１に示した高速ＯＣＯ回路の構成の一例を示した回路図である。図２を参照して、高速ＯＣＯ回路１００は、たとえば容量素子の充電と放電との繰り返しによる発振動作によって、所定の発振周期（特に限定されないが、たとえば４０ＭＨｚ）を有する信号を発生させる。
【００１７】
高速ＯＣＯ回路１００は、定電流源を含む定電圧回路１０１を含む。定電圧回路１０１は、デプレッション型のＭＯＳＦＥＴＱ１と、抵抗素子１１０と、エンハンスメント型のＭＯＳＦＥＴＱ２，Ｑ３，Ｑ４とを含む。ＭＯＳＦＥＴＱ１，Ｑ４は、ＮチャネルＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ２，Ｑ３はＰチャネルＭＯＳＦＥＴである。高速ＯＣＯ回路１００は、エンハンスメント型のＭＯＳＦＥＴＱ５〜Ｑ７と、コンデンサＣ１と、差動増幅回路１０２と、遅延回路１０３と、昇圧回路１０４とをさらに含む。
【００１８】
ＭＯＳＦＥＴＱ１のソースは抵抗素子１１０の一端に接続される。ＭＯＳＦＥＴＱ１のドレインとＭＯＳＦＥＴＱ２のドレインと、ＭＯＳＦＥＴＱ２のゲートと、ＭＯＳＦＥＴＱ３のゲートとが相互に接続される。ＭＯＳＦＥＴＱ３のドレインと、ＭＯＳＦＥＴＱ４のドレインと、ＭＯＳＦＥＴＱ４のゲートと、ＭＯＳＦＥＴＱ１のゲートとが相互に接続される。ＭＯＳＦＥＴＱ２，Ｑ３のソースが電源電圧Ｖｃｃに接続される。抵抗素子１１０の他端およびＭＯＳＦＥＴＱ４のソースが接地電圧に接続される。
【００１９】
定電圧回路１０１は、抵抗素子１１０を流れる一定の電流を発生させる。抵抗素子１１０の一端（ノードＮ２）からは、電流値と抵抗素子１１０の抵抗値（一例では５ｋΩ）との積によって決定される定電圧が出力される。この定電圧は、差動増幅回路１０２の負入力端子に入力される基準電圧である。
【００２０】
ＭＯＳＦＥＴＱ５のゲートは、ＭＯＳＦＥＴＱ２のゲートおよびＭＯＳＦＥＴＱ３のゲートに接続される。ＭＯＳＦＥＴＱ５のソースは電源電圧Ｖｃｃに接続される。ＭＯＳＦＥＴＱ５のドレインは、ＭＯＳＦＥＴＱ６のソースに接続される。ＭＯＳＦＥＴＱ６のドレインは、ＭＯＳＦＥＴＱ７のドレインに接続される。ＭＯＳＦＥＴＱ７のソースは接地電圧に接続される。
【００２１】
ＭＯＳＦＥＴＱ６のゲートおよびＭＯＳＦＥＴＱ７のゲートは、遅延回路１０３の出力端に接続される。ＭＯＳＦＥＴＱ６のドレインおよびＭＯＳＦＥＴＱ７のドレインがともにコンデンサＣ１の一端（ノードＮ１）に接続されるとともに、差動増幅回路１０２の正入力端子に接続される。
【００２２】
差動増幅回路１０２は、定電圧回路１０１により発生された電圧と、コンデンサＣ１の電圧とを比較する。この比較結果に応じてコンデンサＣ１が充電または放電される。コンデンサＣ１の充電および放電が繰り返されることによって、所定の発振周期を有する信号が遅延回路１０３を介して出力される。
【００２３】
昇圧回路１０４は、インバータＩＶ１と、エンハンスメント型のＭＯＳＦＥＴＱ１２，Ｑ１３と、コンデンサＣ２，Ｃ３とを含む。ＭＯＳＦＥＴＱ１２，Ｑ１３はＮチャネルＭＯＳＦＥＴである。
【００２４】
起動信号ＣＬＫが昇圧回路１０４に入力される。昇圧回路１０４は、起動信号ＣＬＫの電圧を昇圧するとともに、昇圧された電圧を、ＭＯＳＦＥＴＱ４のゲートおよびＭＯＳＦＥＴＱ１のゲートに印加する。
【００２５】
起動信号ＣＬＫは、インバータＩＶ１およびＭＯＳＦＥＴＱ１２のゲートに入力される。インバータＩＶ１の出力端子はコンデンサＣ２の一端に接続される。コンデンサＣ２の他端はＭＯＳＦＥＴＱ１２のドレイン、ＭＯＳＦＥＴＱ１３のドレインおよびＭＯＳＦＥＴＱ１３のゲートに接続される。ＭＯＳＦＥＴＱ１３のソースは、コンデンサＣ３の一端（ノードＮ３）に接続される。ＭＯＳＦＥＴＱ１２のソースおよびコンデンサＣ３の他端は接地電圧に接続される。
【００２６】
定電圧回路１０１から出力される電圧は、抵抗素子１１０の抵抗値および抵抗素子１１０を流れる電流によって決定される。この発明の実施の形態によれば、抵抗素子１１０の抵抗値が温度によって変動することを抑制することが可能となる。したがって定電圧回路１０１から出力される電圧を安定させることができる。定電圧回路１０１から出力される電圧を安定させることで、高速ＯＣＯ回路から出力される信号の発振周波数を安定させることができる（たとえば４０ＭＨｚ±１％、あるいは４０ＭＨｚ±０．２％）。すなわちマイクロコンピュータのチップに内蔵された発振回路の周波数を安定化できる。
【００２７】
抵抗値が温度によって変動することを防ぐために、従来では、抵抗素子１１０を、たとえばＮ型ポリシリコンとＰ型ポリシリコンとを組み合わせることで構成していた。Ｎ型ポリシリコンの抵抗値は正の温度係数を有するのに対して、Ｐ型ポリシリコンの抵抗値は負の温度係数を有する。両者を組み合わせることによって、正の温度係数と負の温度係数とが相殺されるので、抵抗値の温度係数を小さくすることができる。
【００２８】
しかしながら、ポリシリコンの温度係数は、一般に数千ｐｐｍ程度である。さらに、ポリシリコンの温度係数は、ポリシリコンの不純物濃度によって調整される。このため、小さな温度係数を有するポリシリコン抵抗を安定的に作成することは難しい。
【００２９】
このため、半導体装置の温度保証範囲内で抵抗値の変動が小さい金属材料によって抵抗素子１１０を形成することが考えられる。たとえば窒化チタン（ＴｉＮ）を抵抗素子１１０に用いることによって、ポリシリコン抵抗の温度係数よりも１桁小さい温度係数（数百ｐｐｍ）を達成することができる。
【００３０】
しかしながら発振周波数の精度をさらに高めることが要求される場合には、より小さな温度係数を有する抵抗が要求される可能性がある。本発明の実施の形態によれば、窒化チタン抵抗と、窒化タンタル（ＴａＮ）抵抗とを組み合わせることで抵抗素子１１０が構成される。
【００３１】
図３は、窒化チタン抵抗の抵抗値の温度依存性を示した図である。図３を参照して、窒化チタン抵抗の抵抗値は、−４０℃〜１２５℃の温度範囲内において正の温度係数（数百ｐｐｍ程度、たとえば４００ｐｐｍ）を有する。なお、上記の温度範囲は一例である。
【００３２】
図４は、窒化タンタル抵抗の抵抗値の温度依存性を示した図である。図４を参照して、窒化タンタル抵抗の抵抗値は、−４０℃〜１２５℃の温度範囲内において負の温度係数（絶対値が数百ｐｐｍ程度）を有する。
【００３３】
図５は、実施の形態１に係る抵抗素子の温度依存性を示した図である。図５を参照して、実施の形態１に係る抵抗素子は、互いに電気的に接続された窒化チタン抵抗と窒化タンタル抵抗とを有する。この抵抗素子においては、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。したがって温度係数の絶対値をより小さくする、あるいは温度係数を０にすることができる。
【００３４】
窒化チタン抵抗の抵抗値の温度係数および窒化タンタル抵抗の抵抗値の温度係数（絶対値）ともに、ポリシリコン抵抗の抵抗値の温度係数よりも１桁程度小さい。したがって、小さな温度係数を有する抵抗素子を安定的に作成することが可能になる。
【００３５】
図６は、実施の形態１に係る抵抗素子の等価回路図である。図６を参照して、抵抗素子１１０は、互いに直列に接続された抵抗素子１１１，１１２を含む。抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００３６】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１１０の抵抗値Ｒは、以下の式（１）に従って表わされる（記号「＊」は積を示す。以下同様）。
【００３７】
Ｒ＝Ｒ１＋Ｒ２=Ｒ１ｓ（１＋ΔＲ１）＋Ｒ２ｓ（１＋ΔＲ２）
＝Ｒ１ｓ＋Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ …（１）
ΔＲ１，ΔＲ２は互いに逆の符号を有する値である。たとえば抵抗素子１１１が窒化チタン抵抗であり、かつ抵抗素子１１２が窒化タンタル抵抗であるとする。この場合、ΔＲ１は正の値であり、ΔＲ２は負の値である。抵抗値Ｒ１，Ｒ２を適切に設定することにより、ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓを０にすることができる。Ｒ１ｓ，Ｒ２ｓは温度に依存しない成分である。ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ＝０である場合、温度に依存しない抵抗値Ｒ（＝Ｒ１ｓ＋Ｒ２ｓ）を得ることができる。
【００３８】
ΔＲ１とΔＲ２との間の関係は実験などによって予め求められる。これによって、ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ＝０を得るためのＲ１ｓとＲ２ｓとの間の関係が求められる。抵抗値Ｒは、たとえば回路設計の段階で決定される。抵抗値Ｒ（設計値）および、Ｒ１ｓとＲ２ｓとの間の関係から抵抗値Ｒ１ｓ，Ｒ２ｓが決定されて、抵抗値Ｒ１ｓ，Ｒ２ｓの値がそれぞれ抵抗値Ｒ１，Ｒ２として定められる。窒化チタン抵抗および窒化タンタル抵抗の各々の幅、長さ、厚みを適切に設定することで上記の抵抗値を得ることができる。
【００３９】
図７は、実施の形態１に係る抵抗素子の平面図である。図８は、図７のＶＩＩＩ−ＶＩＩＩ線断面図である。
【００４０】
図７および図８を参照して、この半導体装置は、基板ＳＵＢと、基板ＳＵＢの上方に設けられた第１層間絶縁膜ＳＯ１１とを有する。第１層間絶縁膜ＳＯ１１の上には、タップ層Ｍａ，Ｍｂが設けられる。第１層間絶縁膜ＳＯ１１の下層には多層配線構造が適用される。タップ層Ｍａ，Ｍｂは、複数の配線層のうちの最も上に位置する配線層である。
【００４１】
タップ層Ｍａ，Ｍｂは、表面が平坦化された第２層間絶縁膜ＳＯ１２に覆われる。この第２層間絶縁膜ＳＯ１２の上には金属抵抗素子層Ｒｍ１が設けられる。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１および酸化防止膜層ＳＮ１の２層構造を有する。金属抵抗素子層Ｒｍ１は、抵抗素子１１１に対応する。
【００４２】
金属抵抗素子層Ｒｍ１は、表面が平坦化された第３層間絶縁膜ＳＯ１３に覆われる。この第３層間絶縁膜ＳＯ１３の上には金属抵抗素子層Ｒｍ２が設けられる。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２および酸化防止膜層ＳＮ２の２層構造を有する。金属抵抗素子層Ｒｍ２は、抵抗素子１１２に対応する。
【００４３】
金属抵抗素子層Ｒｍ１は、表面が平坦化された第４層間絶縁膜ＳＯ１４に覆われる。第４層間絶縁膜ＳＯ１４は、表面が平坦なパッシベーション膜ＳＮ１２により覆われる。パッシベーション膜ＳＮ１２は、表面が平坦な保護膜ＰＦにより覆われる。
【００４４】
金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。すなわち、窒化タンタル抵抗の層よりも上に位置する層に窒化チタン抵抗が形成されてもよく、逆に、窒化チタン抵抗の層よりも上に位置する層に窒化タンタル抵抗が形成されてもよい。
【００４５】
コンタクトプラグＣＰ１は、抵抗素子１１１の一方端とタップ層Ｍａとを接続する。コンタクトプラグＣＰ２は、抵抗素子１１１の他方端と抵抗素子１１２の一方端とを接続する。コンタクトプラグＣＰ３は、抵抗素子１１２の他方端とタップ層Ｍｂとを接続する。コンタクトプラグＣＰ１〜ＣＰ３には、たとえばタングステン（Ｗ）が用いられる。コンタクトプラグＣＰ３は、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ１に接続されたコンタクトプラグＣＰ２とによって構成される。
【００４６】
コンタクトプラグＣＰ１〜ＣＰ３の材料が、窒化チタンおよび窒化タンタルのいずれとも異なるため、コンタクトプラグＣＰ１〜ＣＰ３の抵抗値の温度特性が抵抗素子１１０の抵抗値の温度特性に影響を与える可能性が考えられる。上記のようにコンタクトプラグＣＰ１〜ＣＰ３の各々がタングステンによって形成される場合、タングステンの抵抗値の温度係数は、数千ｐｐｍ（たとえば３０００ｐｐｍ）程度である。しかし、抵抗素子１１０の抵抗値とコンタクトプラグＣＰ１〜ＣＰ３の抵抗値とを合計した全体の抵抗値に対する抵抗素子１１０の抵抗値の寄与分を大きくすることによって、コンタクトプラグＣＰ１〜ＣＰ３の抵抗値の温度特性に起因する抵抗値の変動を小さくすることができる。
【００４７】
図９は、最も単純な多層配線構造を有する半導体装置の例を模式的に示した断面図である。図９を参照して、基板ＳＵＢ上に絶縁膜ＳＯ１が形成される。絶縁膜ＳＯ１上に配線層ＭＬ１が形成される。配線層ＭＬ１は絶縁膜ＳＯ２により覆われる。絶縁膜ＳＯ２上に配線層ＭＬ２が形成される。配線層ＭＬ２は絶縁膜ＳＯ３により覆われる。図９に示した構成によれば、配線層ＭＬ２が複数の配線層のうち最も上に位置する配線層である。したがって金属抵抗素子層Ｒｍ１，Ｒｍ２は、配線層ＭＬ２よりも上の位置、たとえば絶縁膜ＳＯ３上に形成される。
【００４８】
多層配線構造を有する半導体装置の場合、配線層の数は複数であれば２に限定されるものでない。すなわち図８に示したタップ層Ｍａ，Ｍｂよりも下に位置する配線層の数は１以上であれば特に限定されるものではない。
【００４９】
次に、実施の形態１に係る半導体装置の製造方法が説明される。具体的には、図７および図８に示された抵抗素子１１０の製造工程が説明される。
【００５０】
図１０は、実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。図１０を参照して、基板ＳＵＢの上に公知の多層配線構造が形成された後、表面が平坦化された第１層間絶縁膜ＳＯ１１が形成される。第１層間絶縁膜ＳＯ１１には、シリコン酸化膜を用いる。シリコン酸化膜には、段差被覆性の良いHigh Density Plasma CVD法により成膜したＵＳＧ（Undoped Silicate Glass）膜（ＨＤＰ−ＵＳＧ）およびプラズマＣＶＤ法により成膜したＴＥＯＳ膜（Ｐ−ＴＥＯＳ）が用いられる。基板ＳＵＢは、半導体基板であり、トランジスタ等の回路素子（図示せず）が基板ＳＵＢに形成される。
【００５１】
次に、第１層間絶縁膜ＳＯ１１の上に配線層Ｍが形成される。配線層Ｍは複数の配線層のうちの最も上に位置する配線層である。配線層Ｍは、スパッタリング法で成膜される。配線層Ｍは、下層Ｍ１、配線本体Ｍ２および上層Ｍ３を有する。下層Ｍ１はＴｉＮ／Ｔｉ膜からなる。配線本体Ｍ２は銅添加アルミ（Ａｌ−Ｃｕ）膜からなる。上層Ｍ３は、ＴｉＮ／Ｔｉ膜からなる。配線層Ｍの膜厚は、たとえば数百ｎｍから１μｍ程度である。
【００５２】
次に、配線層Ｍの上に反射防止膜ＳＯＮ１１が形成される。反射防止膜ＳＯＮ１１は、たとえばプラズマ酸窒化膜（Ｐ-ＳｉＯＮ）であり、ＣＶＤ法により形成される。
【００５３】
図１１は、実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。図１１を参照して、配線層Ｍおよび反射防止膜ＳＯＮ１１のパターニングが行なわれる。パターニングには、写真製版技術およびドライエッチング処理が用いられる。パターニングによってタップ層Ｍａ，Ｍｂが形成される。なお、パターニングのための写真製版技術およびドライエッチング処理には公知の技術を適用できるので、ここでは詳細な説明を繰り返さない（以後の説明においても同様）。
【００５４】
図１２は、実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。図１２を参照して、タップ層Ｍａ，Ｍｂを覆う第２層間絶縁膜ＳＯ１２が形成される。第２層間絶縁膜ＳＯ１２には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜が用いられる。ＣＭＰ（Chemical Mechanical Polishing）法を用いた平坦化処理が実行されることによって、第２層間絶縁膜ＳＯ１２の表面が平坦化される。
【００５５】
図１３は、実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。図１３を参照して、写真製版技術およびドライエッチング処理を用いて、タップ層Ｍａ，Ｍｂのそれぞれに連通するコンタクトホールＶａ１が、第２層間絶縁膜ＳＯ１２に形成される。
【００５６】
図１４は、実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。図１４を参照して、コンタクトホールＶａ１内に、コンタクトプラグＣＰ１が形成される。まず、バリアメタルとしてのＴｉＮ／Ｔｉ（チタン）積層膜ＣＰ１１がスパッタリング法によりコンタクトホールＶａ１内に成膜される。次に、タングステン膜ＣＰ１２がＣＶＤ法により成膜される。続いて、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ１１およびタングステン膜ＣＰ１２の上面が平坦化される。
【００５７】
図１５は、実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。図１５を参照して、第２層間絶縁膜ＳＯ１２の上に金属抵抗素子層Ｒｍ１が形成される。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１と酸化防止膜層ＳＮ１とを有する２層構造を有する。たとえば金属抵抗膜層Ｒｍ１１は、スパッタリング法により形成されたＴｉＮ膜である。
【００５８】
酸化防止膜層ＳＮ１には、たとえばプラズマ窒化(Ｐ−ＳｉＮ）膜が用いられる。プラズマ窒化膜は、ＣＶＤ法により形成される。
【００５９】
次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層Ｒｍ１のパターニングが行なわれる。この工程により、金属抵抗素子層Ｒｍ１が形成されるとともに、金属抵抗素子層Ｒｍ１がコンタクトプラグＣＰ１を介してタップ層Ｍａと電気的に接続される。
【００６０】
なお、酸化防止膜層ＳＮ１は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗膜層Ｒｍ１１の表面が酸素プラズマ雰囲気にさらされるのを防止している。
【００６１】
図１６は、実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。図１６を参照して、金属抵抗素子層Ｒｍ１を覆うように、第２層間絶縁膜ＳＯ１２の上に第３層間絶縁膜ＳＯ１３が形成される。第３層間絶縁膜ＳＯ１３には、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜が用いられる。Ｐ−ＴＥＯＳ膜は、ＣＶＤ法により形成される。さらにＣＭＰ法を用いた平坦化処理が実行されることによって、第３層間絶縁膜ＳＯ１３の表面が平坦化される。
【００６２】
図１７は、実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。図１７を参照して、写真製版技術およびドライエッチング処理を用いて、コンタクトホールＶａ２が、第３層間絶縁膜ＳＯ１３に形成される。タップ層Ｍｂ上では、コンタクトプラグＣＰ１に連通するように、コンタクトホールＶａ２が第３層間絶縁膜ＳＯ１３に形成される。さらに、金属抵抗膜層Ｒｍ１１に連通するように、コンタクトホールＶａ２が第３層間絶縁膜ＳＯ１３に形成される。
【００６３】
図１８は、実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。図１８を参照して、コンタクトホールＶａ２内に、コンタクトプラグＣＰ２が形成される。まず、バリアメタルとしてのＴｉＮ／Ｔｉ積層膜ＣＰ１３がスパッタリング法によりコンタクトホールＶａ２内に成膜される。その後、タングステン膜ＣＰ１４がＣＶＤ法により成膜される。続いて、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ１３およびタングステン膜ＣＰ１４の上面が平坦化される。
【００６４】
タップ層Ｍｂ上では、コンタクトプラグＣＰ１とコンタクトプラグＣＰ２とが接続される。これによりコンタクトプラグＣＰ３が形成される。
【００６５】
図１９は、実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。図１９を参照して、第３層間絶縁膜ＳＯ１３の上に金属抵抗素子層Ｒｍ２が形成される。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２と酸化防止膜層ＳＮ２とを有する２層構造を有する。たとえば金属抵抗膜層Ｒｍ１２は、スパッタリング法により形成されたＴａＮ膜である。ただし上記のように金属抵抗膜層Ｒｍ１１がＴａＮ膜であり、金属抵抗膜層Ｒｍ１２がＴｉＮ膜であってもよい。金属抵抗素子層Ｒｍ２はコンタクトプラグＣＰ２を介してタップ層Ｍａと電気的に接続される。
【００６６】
次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層Ｒｍ２のパターニングが行なわれる。この工程により、金属抵抗素子層Ｒｍ２が形成される。酸化防止膜層ＳＮ２にはプラズマ窒化(Ｐ−ＳｉＮ）膜が用いられる。プラズマ窒化膜は、ＣＶＤ法により形成される。酸化防止膜層ＳＮ２は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗膜層Ｒｍ１２の表面が酸素プラズマ雰囲気にさらされるのを防止している。
【００６７】
図２０は、実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。図２０を参照して、第３層間絶縁膜ＳＯ１３の上に第４層間絶縁膜ＳＯ１４が形成される。さらにＣＭＰ法を用いた平坦化処理が実行されることによって、第４層間絶縁膜ＳＯ１４の表面が平坦化される。
【００６８】
図２１は、実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。図２１を参照して、第４層間絶縁膜ＳＯ１４の上にパッシベーション膜ＳＮ１２が形成される。パッシベーション膜ＳＮ１２には、Ｐ−ＳｉＮ膜が用いられる。パッシベーション膜ＳＮ１２はＣＶＤ法により成膜される。パッシベーション膜ＳＮ１２は、半導体装置の表面を外的な損傷から保護するための被膜である。なお、図２１には示されていないが、パッド開口部を形成するために、写真製版技術およびドライエッチング処理により、第２層間絶縁膜ＳＯ１２、第３層間絶縁膜ＳＯ１３、第４層間絶縁膜ＳＯ１４、およびパッシベーション膜ＳＮ１２が選択的に除去される。
【００６９】
図２２は、実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。図２２を参照して、パッシベーション膜ＳＮ１２の上に、保護膜ＰＦが形成される。保護膜ＰＦは、たとえば感光性ポリイミド膜である。なお、図２２には示されていないが、写真製版処理によって、先の工程によって形成されたパッド開口部を覆うポリイミドが除去されたパターンが形成される。以上の工程により、図７および図８に示す半導体装置が完成する。
【００７０】
この実施の形態では、複数の配線層のうち最も上に位置する配線層Ｍよりもさらに上に、絶縁膜を介在して金属抵抗素子層Ｒｍ１，Ｒｍ２が形成される。パッシベーション膜ＳＮ１２および保護膜ＰＦの良好なカバレッジを達成するために、第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の各々の表面は平坦化される。したがって、スパッタリング法によって形成された金属抵抗膜層Ｒｍ１１，金属抵抗膜層Ｒｍ１２の厚みを均一にすることができる。金属抵抗膜層Ｒｍ１１，金属抵抗膜層Ｒｍ１２の厚みを精度よく制御できるので、抵抗素子１１１，１１２の各々の抵抗値の精度を高くすることができる。
【００７１】
さらに、配線層Ｍよりも上に金属抵抗素子層Ｒｍ１，Ｒｍ２を配置することによって、抵抗素子１１１，１１２のレイアウトに関する制約を緩和することができる。たとえば所望の抵抗値を得るために、抵抗素子を長くする必要が生じる可能性がある。配線層Ｍあるいは配線層Ｍよりも下に位置する配線層を利用して金属抵抗素子層Ｒｍ１，Ｒｍ２を形成する場合、所望の抵抗値を得るために抵抗素子を長くしたことによって、チップ面積が増大する可能性がある。この実施の形態によれば、抵抗素子１１１，１１２のレイアウトに関する制約を緩和することができるため、チップ面積を増大させることなく抵抗素子を形成することができる。
【００７２】
図２３は、実施の形態１に係る抵抗素子の第１の変形例を示した平面図である。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線断面図である。図２３および図２４を参照して、抵抗素子１１０Ａは、抵抗素子１１１と抵抗素子１１２とが、タップ層ＭｃおよびコンタクトプラグＣＰ１，ＣＰ３を介して接続される。この点において、抵抗素子１１０Ａは、抵抗素子１１０と異なる。抵抗素子１１０Ａの他の部分の構成は、抵抗素子１１０の対応する部分の構成と同様であるので、以後の詳細な説明は繰り返さない。
【００７３】
タップ層Ｍｃは、タップ層Ｍａ，Ｍｂと同様に、複数の配線層のうちの最も上に位置する配線層Ｍである。図２３および図２４に示されるように、複数の配線層のうちの最も上に位置する配線層Ｍを利用して、抵抗素子１１１と抵抗素子１１２とを直列に接続することもできる。
【００７４】
図２５は、実施の形態１に係る抵抗素子の第２の変形例を示した平面図である。図２５を参照して、抵抗素子１１１，１１２は、ある方向（Ｘ方向とする）に沿って配置され、かつ、タップ層Ｍｃから共通の向き（Ｙ方向）に沿って延在する。この点において、抵抗素子１１０Ｂは、抵抗素子１１０Ａと異なる。抵抗素子１１０Ａの他の部分の構成は抵抗素子１１０の対応する部分の構成と同様であるので、以後の詳細な説明は繰り返さない。
【００７５】
金属抵抗素子層Ｒｍ１，Ｒｍ２が配線層Ｍよりも上の位置に配置されるので、図７，図２３および図２５に示されるように、抵抗素子１１１，１１２の様々なレイアウトを実現できる。すなわち図７，図２３および図２５に示されたレイアウトは一例であり、他のレイアウトを採用することも可能である。
【００７６】
以上のように実施の形態１によれば、半導体装置は、窒化チタン（ＴｉＮ）抵抗と窒化タンタル（ＴａＮ）抵抗とを直列接続することによって構成された抵抗素子を含む。窒化チタン抵抗および窒化タンタル抵抗は、抵抗値の温度係数が小さい（数百ｐｐｍであり、一例では４００ｐｐｍ）。さらに、窒化チタン抵抗の抵抗値は正の温度係数を有する一方で、窒化タンタル抵抗の抵抗値は負の温度係数を有する。窒化チタン抵抗と窒化タンタル抵抗とを組み合わせることによって、温度依存性が小さい、あるいは温度依存性を実質的に有さない抵抗素子を提供することができる。
【００７７】
［実施の形態２］
実施の形態２では、半導体装置は、窒化チタン抵抗と窒化タンタル抵抗とが並列接続されることによって構成された抵抗素子を含む。この点において実施の形態２は実施の形態１と異なる。実施の形態１と同様に、この抵抗素子は、たとえばマイクロコンピュータチップに内蔵される高速ＯＣＯ回路に含まれる（図１および図２参照）。よって、実施の形態２に係る抵抗素子を含む高速ＯＣＯ回路、およびその高速ＯＣＯ回路を含むマイクロコンピュータチップに関する詳細な説明は以後繰り返さない。
【００７８】
図２６は、実施の形態２に係る抵抗素子の等価回路図である。図２６を参照して、抵抗素子１２０は、互いに並列に接続された抵抗素子１１１，１１２を含む。実施の形態１と同様に、抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００７９】
図２７は、実施の形態２に係る抵抗素子の一例を示した平面図である。図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。図２９は、図２７のＸＸＩＸ−ＸＸＩＸ線断面図である。図３０は、図２７のＸＸＸ−ＸＸＸ線断面図である。
【００８０】
図２７〜図３０を参照して、抵抗素子１２０は、抵抗素子１１１と抵抗素子１１２とを有する。抵抗素子１１１の一方端は、コンタクトプラグＣＰ３によってタップ層Ｍｂに接続される。抵抗素子１１１の他方端は、コンタクトプラグＣＰ１によってタップ層Ｍｃに接続される。抵抗素子１１２の一方端は、コンタクトプラグＣＰ１によってタップ層Ｍｂに接続される。抵抗素子１１２の他方端は、コンタクトプラグＣＰ１によってタップ層Ｍｃに接続される。
【００８１】
なお、図２７と図２５とを比較すると分かるように、抵抗素子１２０は、抵抗素子１１０Ｂにおいてタップ層Ｍａとタップ層Ｍｂとが接続された構成を有している。
【００８２】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１２０の抵抗値Ｒは、以下の式（２）に従って表わされる。
Ｒ＝１／（１／Ｒ１＋１／Ｒ２）＝Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２）
＝｛Ｒ１ｓ（１＋ΔＲ１）＊Ｒ２ｓ（１＋ΔＲ２）｝／｛Ｒ１ｓ（１＋ΔＲ１）+Ｒ２ｓ（1＋ΔＲ２）｝
≒（Ｒ１ｓ＊Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ）／（Ｒ１ｓ＋Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ)
＝（１＋ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ）／（１／Ｒ２ｓ＋１／Ｒ１ｓ＋ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ） …（２）
ΔＲ１，ΔＲ２は互いに逆の符号を有する値である（たとえばΔＲ１が正の値であり、ΔＲ２が負の値）。抵抗値Ｒ１，Ｒ２を適切な数値に設定することによって、ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ＝０の関係を満たすことができる。これにより、温度に依存しない抵抗値Ｒを得ることができる。
【００８３】
以上のように実施の形態２によれば、半導体装置は、窒化チタン抵抗と窒化タンタル抵抗とを並列接続することによって構成された抵抗素子を含む。実施の形態１と同様に、実施の形態２によれば、並列接続することによって構成された抵抗素子においても、温度依存性を小さくする、あるいは温度依存性を実質的にゼロとすることができる。
【００８４】
［実施の形態３］
実施の形態３では、窒化チタン抵抗と窒化タンタル抵抗とが積み重ねられる。この点において実施の形態３は実施の形態１と異なる。実施の形態１と同様に、この抵抗素子は、マイクロコンピュータチップに内蔵される高速ＯＣＯ回路に含まれる（図１および図２参照）。よって、実施の形態３に係る抵抗素子を含む高速ＯＣＯ回路、およびその高速ＯＣＯ回路を含むマイクロコンピュータチップに関する詳細な説明は以後繰り返さない。
【００８５】
図３１は、実施の形態３に係る抵抗素子の一例を示した平面図である。図３１を参照して、抵抗素子１３０は、抵抗素子１１１および、抵抗素子１１１の上に配置された抵抗素子１１２を含む。抵抗素子１１１の一方端は、コンタクトプラグＣＰ１を介してタップ層Ｍａに接続される。抵抗素子１１１の他方端は、コンタクトプラグＣＰ１を介してタップ層Ｍｂに接続される。
【００８６】
抵抗素子１１１の長さおよび抵抗素子１１２の長さはともにＬである。抵抗素子１１１の幅はＷ１であるのに対し、抵抗素子１１１の幅はＷ２である。Ｗ１＜Ｗ２である。実施の形態１，２と同様に、抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００８７】
図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線断面図である。図３３は、図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線断面図である。図３２および図３３を参照して、第２層間絶縁膜ＳＯ１２の上に金属抵抗素子層Ｒｍ３が設けられる。金属抵抗素子層Ｒｍ３は、金属抵抗膜層Ｒｍ１１，Ｒｍ１２および酸化防止膜層ＳＮ１の３層構造を有する。金属抵抗膜層Ｒｍ１２は、金属抵抗膜層Ｒｍ１１に重ねられる。金属抵抗膜層Ｒｍ１１は、抵抗素子１１１に対応する。金属抵抗膜層Ｒｍ１２は、抵抗素子１１２に対応する。酸化防止膜層ＳＮ１は、金属抵抗膜層Ｒｍ１１，Ｒｍ１２を覆う。
【００８８】
金属抵抗素子層Ｒｍ３は、第３層間絶縁膜ＳＯ１３により覆われる。実施の形態３に係る半導体装置は、第４層間絶縁膜ＳＯ１４を有していない。この点において、実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置と異なる（図８を参照）。第３層間絶縁膜ＳＯ１３は、表面が平坦なパッシベーション膜ＳＮ１２により覆われる。パッシベーション膜ＳＮ１２は、表面が平坦な保護膜ＰＦにより覆われる。
【００８９】
図３２および図３３に示された半導体装置の他の部分の構成は、実施の形態１に係る半導体装置の対応する部分の構成と同様である（図８を参照）。すなわち、実施の形態１と同様に、金属抵抗膜層Ｒｍ１１，Ｒｍ１２は、複数の配線層のうちの最上層の配線よりも上に位置する。
【００９０】
金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。すなわち、窒化チタン抵抗が窒化タンタル抵抗よりも上に形成されてもよく、逆に、窒化タンタル抵抗が窒化チタン抵抗よりも上に形成されてもよい。
【００９１】
金属抵抗素子層Ｒｍ３を製造するための方法は特に限定されるものではないが、たとえば以下に説明する方法を用いることができる。まず、平坦化された第２層間絶縁膜ＳＯ１２の表面に、スパッタリング法によりＴｉＮ膜（金属抵抗膜層Ｒｍ１１）が形成される。次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗膜層Ｒｍ１１のパターニングが行なわれる。
【００９２】
続いて、スパッタリング法によりＴａＮ膜（金属抵抗膜層Ｒｍ１２）が形成される。写真製版技術およびドライエッチング処理を用いて、ＴａＮ膜がＴｉＮ膜と重なるように金属抵抗素子層Ｒｍ２のパターニングが行なわれる。リフトオフ法によりＴａＮ膜をＴｉＮ膜に重ねてもよい。すなわち、ＴｉＮ膜と重なる部分にフォトレジストの開口部（抜きパターン）が形成されるように、写真製版技術を用いてフォトレジストのパターニングを行なう。次にスパッタリングによりＴａＮ膜を成膜する。最後にフォトレジストを除去する。これにより、長さＬおよび幅Ｗ２を有するＴａＮ膜をＴｉＮ膜に重ねることができる。
【００９３】
続いて、酸化防止膜層ＳＮ１（Ｐ−ＳｉＮ膜）がＣＶＤ法により形成される。写真製版技術およびドライエッチング処理を用いて、酸化防止膜層ＳＮ１のパターニングが行なわれる。具体的には酸化防止膜層ＳＮ１の長さがＬ、かつ酸化防止膜層ＳＮ１の幅がＷ１となるように酸化防止膜層ＳＮ１のパターニングが行なわれる。
【００９４】
図３１〜３３に示す抵抗素子１２０の等価回路は、図２６に示した回路に等しい。すなわち、抵抗素子１２０は、互いに並列に接続された抵抗素子１１１，１１２を含む。
【００９５】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１１０の抵抗値Ｒは、上記のように１／｛（１／Ｒ１）＋（１／Ｒ２）｝＝Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２）と表わされる。Ｒ１＝Ｒ１ｓ（１＋ΔＲ１）、Ｒ２＝Ｒ２ｓ（１＋ΔＲ２）とすると、抵抗値Ｒは、以下の式（３）に従って表わされる。
【００９６】
【数１】
【００９７】
分数の分子に含まれるΔＲ１＊ΔＲ２の項を省略する。さらに、分母をテーラー展開することで分子に移項する。これにより式（３）は、以下のように変形される。
【００９８】
【数２】
【００９９】
式（４）の右辺における括弧内の第２項を０とすることで、抵抗値Ｒの温度依存性をなくすことができる。すなわち、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０となる条件が必要となる。
【０１００】
図３１および図３２に示されるように、抵抗素子１１１，１１２の抵抗長が等しく、かつ、抵抗素子１１１，１１２の幅が異なる場合、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０となる条件は、以下のようにして決定される。
【０１０１】
抵抗素子１１１のシート抵抗値をρ１とし、抵抗素子１１１の抵抗長をＬ１とし、抵抗素子１１１の幅をＷ１とする。抵抗素子１１２のシート抵抗値をρ２とし、抵抗素子１１２の抵抗長をＬ２とし、抵抗素子１１２の幅をＷ２とする。抵抗素子１１１の抵抗値Ｒ１はＲ１＝ρ１＊（Ｌ１／Ｗ１）と表わされ、抵抗素子１１２の抵抗値Ｒ２はＲ２＝ρ２＊（Ｌ２／Ｗ２）と表わされる。したがって、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０は、以下の式（５）に置き換えられる。
【０１０２】
【数３】
【０１０３】
ここで、Ｌ１＝Ｌ２である。従って、式（５）は以下のように変形できる。
【０１０４】
【数４】
【０１０５】
したがって、式（６）に示される関係が満たされるようにＷ１，Ｗ２の比を設定することで、抵抗値Ｒの温度依存性をなくすことができる。
【０１０６】
さらに図３４に示されるように、金属抵抗膜層Ｒｍ１１，Ｒｍ１２の幅（すなわち抵抗素子１１１の幅Ｗ１と抵抗素子１１２の幅Ｗ２）を互いに等しくすることもできる。たとえば、スパッタリングによってＴｉＮ膜を作製し、ターゲットを変更してスパッタリングを連続的に行なうことによりＴａＮ膜をＴｉＮ膜に重ねる。さらに、ＣＶＤ法により、ＴａＮ膜およびＴｉＮ膜を覆うように酸化防止膜層ＳＮ１が作成される。続いてパターニング処理によって、図３４に示されるように、幅が等しい抵抗素子１１１および抵抗素子１１２を作成することができる。
【０１０７】
この場合、抵抗値Ｒの温度依存性をなくすための条件（Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０）は、以下のようにして求められる。
【０１０８】
まず、シート抵抗ρは、体積抵抗σおよび膜厚ｔを用いてρ＝σ／ｔと表わされる。抵抗素子１１１の体積抵抗をσ１、抵抗素子１１１の膜厚をｔ１、抵抗素子１１２の体積抵抗をσ２、抵抗素子１１２の膜厚をｔ２とすると、上記式（５）は、以下のように変形できる。
【０１０９】
【数５】
【０１１０】
Ｌ１＝Ｌ２かつＷ１＝Ｗ２である。したがって、式（７）は以下のように変形できる。
【０１１１】
【数６】
【０１１２】
式（８）で表わされる関係が満たされるように、膜厚ｔ１，ｔ２を選択することにより、温度依存性のない抵抗値Ｒを得ることができる。
【０１１３】
以上のように実施の形態３によれば、窒化チタン抵抗と窒化タンタル抵抗との一方が他方の上に積み重ねられる。これにより、窒化チタン抵抗と窒化タンタル抵抗とを相互に接続するためのコンタクトプラグ、あるいは、窒化チタン抵抗および窒化タンタル抵抗の各々を、配線層Ｍ（図２７および図２８に示されるタップ層Ｍｃ）に接続するためのコンタクトプラグが不要になる。この結果、抵抗素子の抵抗値に対するコンタクトプラグの抵抗値の寄与分を低下させることができる。
【０１１４】
上記のように、コンタクトプラグの抵抗値の温度係数は、窒化チタン抵抗および窒化タンタル抵抗の各々の抵抗値の温度係数（絶対値）よりも大きい場合がある。実施の形態３によれば、実施の形態１または２に係る抵抗素子に比較して温度依存性がより低減される抵抗素子、あるいは、温度依存性を実質的に有さない抵抗素子を提供することができる。
【０１１５】
さらに実施の形態３によれば、実施の形態１に係る構成から第４層間絶縁膜ＳＯ１４を省略することができる。したがって実施の形態３によれば、実施の形態１に比較して半導体装置の製造コストの低減を図ることができる。
【０１１６】
［実施の形態４］
実施の形態４に係る半導体装置は、実施の形態１〜３のいずれかに係る抵抗素子を複数備えることによって、抵抗値の調整を可能にする。
【０１１７】
図３５は、実施の形態４に係る半導体装置が備える抵抗回路を示した図である。図３５を参照して、抵抗回路１５０は、ノードＮａとノードＮｂとの間に直列接続された抵抗素子１５１〜１５５と、抵抗素子１５１〜１５５にそれぞれ並列に接続されたＭＯＳＦＥＴＴｒ１〜Ｔｒ５とを備える。抵抗素子１５１〜１５５の各々は、実施の形態１〜３のいずれかに係る抵抗素子（１１０，１１０Ａ，１１０Ｂ，１２０，１３０）である。
【０１１８】
抵抗回路１５０は、たとえば図２に示した定電圧回路１０１において、抵抗素子１１０の代わりに用いることができる。この場合には、ノードＮａはＭＯＳＦＥＴＱ１のソースに接続されるとともに、ノードＮｂは接地電圧に接続される。
【０１１９】
抵抗素子１５１〜１５５の各々は、対応するＭＯＳＦＥＴがオフした場合には選択される一方で、対応するＭＯＳＦＥＴがオンした場合に非選択とされる。ＭＯＳＦＥＴＴｒ１〜Ｔｒ５は互いに独立にオンまたはオフされる。したがって、ノードＮａとノードＮｂとの間の抵抗値を制御することができる。また、抵抗値の温度依存性（温度係数）が抵抗素子１５１〜１５５の間で互いに異なることが考えられるが、これを利用して、ノードＮａとノードＮｂとの間の抵抗値の温度依存性を微調整することが可能となる。
【０１２０】
なお、図３５では、抵抗回路１５０に含まれる抵抗素子の数は５であるが、抵抗回路１５０に含まれる抵抗素子の数は複数であれば特に限定されるものではない。
【０１２１】
また、上記の実施の形態に係る抵抗素子は、ＯＣＯ回路に使用されるものと限定されない。温度による抵抗値の変動をできるだけ小さくすることが必要とされる回路を含む半導体装置に本発明は適用可能である。
【０１２２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２３】
本発明は、抵抗素子を有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１２４】
１００ 高速ＯＣＯ回路、１０１ 定電圧回路、１０２ 差動増幅回路、１０３ 遅延回路、１０４ 昇圧回路、１１０，１１０Ａ，１１０Ｂ，１１１，１１２，１２０，１３０，１５１〜１５５ 抵抗素子、１５０ 抵抗回路、Ｃ１〜Ｃ３ コンデンサ、ＣＬＫ 起動信号、ＣＰ１〜ＣＰ３ コンタクトプラグ、ＣＰ１１，ＣＰ１３ ＴｉＮ／Ｔｉ積層膜、ＣＰ１２，ＣＰ１４ タングステン膜、ＩＶ１ インバータ、Ｍ，ＭＬ１，ＭＬ２ 配線層、Ｍ１ 下層、Ｍ２ 配線本体、Ｍ３ 上層、ＭＣ１ マイクロコンピュータチップ、ＭＣ１１ ＲＡＭ形成領域、ＭＣ１２ ＣＰＵ形成領域、ＭＣ１３，ＭＣ１５ 周辺回路形成領域、ＭＣ１４ ＲＯＭ形成領域、ＭＣ１６ 電源回路領域、Ｍａ〜Ｍｃ タップ層、Ｎ１〜Ｎ３，Ｎａ，Ｎｂ ノード、ＰＦ 保護膜、Ｑ１〜Ｑ７，Ｑ１２，Ｑ１３，Ｔｒ１〜Ｔｒ５ ＭＯＳＦＥＴ、Ｒｍ１〜Ｒｍ３ 金属抵抗素子層、Ｒｍ１１，Ｒｍ１２ 金属抵抗膜層、ＳＮ１，ＳＮ２ 酸化防止膜層、ＳＮ１２ パッシベーション膜、ＳＯ１，ＳＯ２，ＳＯ３ 絶縁膜、ＳＯ１１ 第１層間絶縁膜、ＳＯ１２ 第２層間絶縁膜、ＳＯ１３ 第３層間絶縁膜、ＳＯ１４ 第４層間絶縁膜、ＳＯＮ１１ 反射防止膜、ＳＵＢ 基板、Ｖａ１，Ｖａ２ コンタクトホール、Ｖｃｃ 電源電圧。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる抵抗素子の構成に関する。
【背景技術】
【０００２】
従来、マイクロコンピュータと発振子とは別々に作製されていた。近年では、マイクロコンピュータのチップに発振子を含めることによって、半導体装置のレイアウト面積の縮小、コスト低減等が図られつつある。
【０００３】
マイクロコンピュータのチップに発振子を内蔵するためには、電圧、温度などの条件が変化しても当該発振子の発振周波数が安定していることが求められる。一例として、マイクロコンピュータに含まれる高速ＯＣＯ（On Chip Oscillator）回路では、発振周波数がたとえば４０ＭＨｚ±１％であることが求められる。
【０００４】
高速ＯＣＯ回路は、たとえば、定電流源から供給される電流を電圧に変換するための抵抗素子を含む。この電圧によって発振周波数が決定される。したがって抵抗素子の抵抗値が温度に応じて変動した場合には、高速ＯＣＯ回路の発振周波数が変動する。このため、その抵抗素子の抵抗値の温度依存性を小さくすることが要求される。
【０００５】
たとえば特開２００７−１４９９６５号公報（特許文献１）、特開２００６−２１６６０７号公報（特許文献２）は、正の温度係数を有する抵抗素子と負の温度係数を有する抵抗素子とを組み合わせることによって、抵抗値の温度依存性を抑制する技術を開示する。特許文献１は、ニッケルクロムによって形成された抵抗素子の抵抗値が正の温度係数を有するとともに、クロムシリコンによって形成された抵抗素子の抵抗値が負の温度係数を有することを開示する。特許文献２は、Ｎ型ポリシリコンによって形成された抵抗素子の抵抗値が正の温度係数を有し、Ｐ型ポリシリコンによって形成された抵抗素子の抵抗値が負の温度係数を有することを開示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１４９９６５号公報
【特許文献２】特開２００６−２１６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１は、抵抗値の温度係数を具体的に開示していない。このため特許文献１は、ニッケルクロム抵抗およびクロムシリコン抵抗によって構成された抵抗素子の抵抗値の温度変化率がどの程度小さくなるかを具体的に示していない。
【０００８】
一方、特許文献２は、Ｎ型ポリシリコンとＰ型ポリシリコンとによって形成された抵抗素子の抵抗値の変化率が−０．０２％（−４５℃〜１２５℃の温度範囲）であることを開示する。上記の高速ＯＣＯ回路のように、抵抗素子の抵抗値の精度が高いことが要求される回路の場合、抵抗値の温度依存性ができるだけ小さいことが求められる。したがって、Ｎ型ポリシリコンとＰ型ポリシリコンとによって形成された抵抗素子を、そのような回路に適用できない可能性がある。
【０００９】
本発明の目的は、抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例に従う半導体装置は、半導体基板と、半導体基板上に設けられた絶縁層と、絶縁層上に設けられた第１の抵抗素子と、第１の抵抗素子に電気的に接続された第２の抵抗素子とを備える。第１および第２の抵抗素子のうちの一方は、窒化チタンによって形成される。第１および第２の抵抗素子のうちの他方は、窒化タンタルによって形成される。
【発明の効果】
【００１１】
本発明の実施例によれば、抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置を含むマイクロコンピュータチップの全体構造を示した概略図である。
【図２】図１に示した高速ＯＣＯ回路の構成の一例を示した回路図である。
【図３】窒化チタン抵抗の抵抗値の温度依存性を示した図である。
【図４】窒化タンタル抵抗の抵抗値の温度依存性を示した図である。
【図５】実施の形態１に係る抵抗素子の温度依存性を示した図である。
【図６】実施の形態１に係る抵抗素子の等価回路図である。
【図７】実施の形態１に係る抵抗素子の平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線断面図である。
【図９】最も単純な多層配線構造を有する半導体装置の例を模式的に示した断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２１】実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２２】実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２３】実施の形態１に係る抵抗素子の第１の変形例を示した平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線断面図である。
【図２５】実施の形態１に係る抵抗素子の第２の変形例を示した平面図である。
【図２６】実施の形態２に係る抵抗素子の等価回路図である。
【図２７】実施の形態２に係る抵抗素子の一例を示した平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線断面図である。
【図３０】図２７のＸＸＸ−ＸＸＸ線断面図である。
【図３１】実施の形態３に係る抵抗素子の一例を示した平面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線断面図である。
【図３３】図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線断面図である。
【図３４】実施の形態３に係る抵抗素子の他の例を示した断面図である。
【図３５】実施の形態４に係る半導体装置が備える抵抗回路を示した図である。
【発明を実施するための形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１４】
［実施の形態１］
図１は、本発明の実施の形態に係る半導体装置を含むマイクロコンピュータチップの全体構造を示した概略図である。
【００１５】
図１を参照して、マイクロコンピュータチップＭＣ１は、ＲＡＭ（Random Access Memory）形成領域ＭＣ１１と、ＣＰＵ（Central Processing Unit）形成領域ＭＣ１２と、周辺回路形成領域ＭＣ１３，ＭＣ１５と、ＲＯＭ（Read Only Memory）形成領域ＭＣ１４と、電源回路領域ＭＣ１６とを含む。電源回路領域ＭＣ１６は、高速ＯＣＯ回路１００を含む。図１に示したレイアウトは一例であり、マイクロコンピュータチップの構成は図１に示されたように限定されるものではない。
【００１６】
図２は、図１に示した高速ＯＣＯ回路の構成の一例を示した回路図である。図２を参照して、高速ＯＣＯ回路１００は、たとえば容量素子の充電と放電との繰り返しによる発振動作によって、所定の発振周期（特に限定されないが、たとえば４０ＭＨｚ）を有する信号を発生させる。
【００１７】
高速ＯＣＯ回路１００は、定電流源を含む定電圧回路１０１を含む。定電圧回路１０１は、デプレッション型のＭＯＳＦＥＴＱ１と、抵抗素子１１０と、エンハンスメント型のＭＯＳＦＥＴＱ２，Ｑ３，Ｑ４とを含む。ＭＯＳＦＥＴＱ１，Ｑ４は、ＮチャネルＭＯＳＦＥＴである。ＭＯＳＦＥＴＱ２，Ｑ３はＰチャネルＭＯＳＦＥＴである。高速ＯＣＯ回路１００は、エンハンスメント型のＭＯＳＦＥＴＱ５〜Ｑ７と、コンデンサＣ１と、差動増幅回路１０２と、遅延回路１０３と、昇圧回路１０４とをさらに含む。
【００１８】
ＭＯＳＦＥＴＱ１のソースは抵抗素子１１０の一端に接続される。ＭＯＳＦＥＴＱ１のドレインとＭＯＳＦＥＴＱ２のドレインと、ＭＯＳＦＥＴＱ２のゲートと、ＭＯＳＦＥＴＱ３のゲートとが相互に接続される。ＭＯＳＦＥＴＱ３のドレインと、ＭＯＳＦＥＴＱ４のドレインと、ＭＯＳＦＥＴＱ４のゲートと、ＭＯＳＦＥＴＱ１のゲートとが相互に接続される。ＭＯＳＦＥＴＱ２，Ｑ３のソースが電源電圧Ｖｃｃに接続される。抵抗素子１１０の他端およびＭＯＳＦＥＴＱ４のソースが接地電圧に接続される。
【００１９】
定電圧回路１０１は、抵抗素子１１０を流れる一定の電流を発生させる。抵抗素子１１０の一端（ノードＮ２）からは、電流値と抵抗素子１１０の抵抗値（一例では５ｋΩ）との積によって決定される定電圧が出力される。この定電圧は、差動増幅回路１０２の負入力端子に入力される基準電圧である。
【００２０】
ＭＯＳＦＥＴＱ５のゲートは、ＭＯＳＦＥＴＱ２のゲートおよびＭＯＳＦＥＴＱ３のゲートに接続される。ＭＯＳＦＥＴＱ５のソースは電源電圧Ｖｃｃに接続される。ＭＯＳＦＥＴＱ５のドレインは、ＭＯＳＦＥＴＱ６のソースに接続される。ＭＯＳＦＥＴＱ６のドレインは、ＭＯＳＦＥＴＱ７のドレインに接続される。ＭＯＳＦＥＴＱ７のソースは接地電圧に接続される。
【００２１】
ＭＯＳＦＥＴＱ６のゲートおよびＭＯＳＦＥＴＱ７のゲートは、遅延回路１０３の出力端に接続される。ＭＯＳＦＥＴＱ６のドレインおよびＭＯＳＦＥＴＱ７のドレインがともにコンデンサＣ１の一端（ノードＮ１）に接続されるとともに、差動増幅回路１０２の正入力端子に接続される。
【００２２】
差動増幅回路１０２は、定電圧回路１０１により発生された電圧と、コンデンサＣ１の電圧とを比較する。この比較結果に応じてコンデンサＣ１が充電または放電される。コンデンサＣ１の充電および放電が繰り返されることによって、所定の発振周期を有する信号が遅延回路１０３を介して出力される。
【００２３】
昇圧回路１０４は、インバータＩＶ１と、エンハンスメント型のＭＯＳＦＥＴＱ１２，Ｑ１３と、コンデンサＣ２，Ｃ３とを含む。ＭＯＳＦＥＴＱ１２，Ｑ１３はＮチャネルＭＯＳＦＥＴである。
【００２４】
起動信号ＣＬＫが昇圧回路１０４に入力される。昇圧回路１０４は、起動信号ＣＬＫの電圧を昇圧するとともに、昇圧された電圧を、ＭＯＳＦＥＴＱ４のゲートおよびＭＯＳＦＥＴＱ１のゲートに印加する。
【００２５】
起動信号ＣＬＫは、インバータＩＶ１およびＭＯＳＦＥＴＱ１２のゲートに入力される。インバータＩＶ１の出力端子はコンデンサＣ２の一端に接続される。コンデンサＣ２の他端はＭＯＳＦＥＴＱ１２のドレイン、ＭＯＳＦＥＴＱ１３のドレインおよびＭＯＳＦＥＴＱ１３のゲートに接続される。ＭＯＳＦＥＴＱ１３のソースは、コンデンサＣ３の一端（ノードＮ３）に接続される。ＭＯＳＦＥＴＱ１２のソースおよびコンデンサＣ３の他端は接地電圧に接続される。
【００２６】
定電圧回路１０１から出力される電圧は、抵抗素子１１０の抵抗値および抵抗素子１１０を流れる電流によって決定される。この発明の実施の形態によれば、抵抗素子１１０の抵抗値が温度によって変動することを抑制することが可能となる。したがって定電圧回路１０１から出力される電圧を安定させることができる。定電圧回路１０１から出力される電圧を安定させることで、高速ＯＣＯ回路から出力される信号の発振周波数を安定させることができる（たとえば４０ＭＨｚ±１％、あるいは４０ＭＨｚ±０．２％）。すなわちマイクロコンピュータのチップに内蔵された発振回路の周波数を安定化できる。
【００２７】
抵抗値が温度によって変動することを防ぐために、従来では、抵抗素子１１０を、たとえばＮ型ポリシリコンとＰ型ポリシリコンとを組み合わせることで構成していた。Ｎ型ポリシリコンの抵抗値は正の温度係数を有するのに対して、Ｐ型ポリシリコンの抵抗値は負の温度係数を有する。両者を組み合わせることによって、正の温度係数と負の温度係数とが相殺されるので、抵抗値の温度係数を小さくすることができる。
【００２８】
しかしながら、ポリシリコンの温度係数は、一般に数千ｐｐｍ程度である。さらに、ポリシリコンの温度係数は、ポリシリコンの不純物濃度によって調整される。このため、小さな温度係数を有するポリシリコン抵抗を安定的に作成することは難しい。
【００２９】
このため、半導体装置の温度保証範囲内で抵抗値の変動が小さい金属材料によって抵抗素子１１０を形成することが考えられる。たとえば窒化チタン（ＴｉＮ）を抵抗素子１１０に用いることによって、ポリシリコン抵抗の温度係数よりも１桁小さい温度係数（数百ｐｐｍ）を達成することができる。
【００３０】
しかしながら発振周波数の精度をさらに高めることが要求される場合には、より小さな温度係数を有する抵抗が要求される可能性がある。本発明の実施の形態によれば、窒化チタン抵抗と、窒化タンタル（ＴａＮ）抵抗とを組み合わせることで抵抗素子１１０が構成される。
【００３１】
図３は、窒化チタン抵抗の抵抗値の温度依存性を示した図である。図３を参照して、窒化チタン抵抗の抵抗値は、−４０℃〜１２５℃の温度範囲内において正の温度係数（数百ｐｐｍ程度、たとえば４００ｐｐｍ）を有する。なお、上記の温度範囲は一例である。
【００３２】
図４は、窒化タンタル抵抗の抵抗値の温度依存性を示した図である。図４を参照して、窒化タンタル抵抗の抵抗値は、−４０℃〜１２５℃の温度範囲内において負の温度係数（絶対値が数百ｐｐｍ程度）を有する。
【００３３】
図５は、実施の形態１に係る抵抗素子の温度依存性を示した図である。図５を参照して、実施の形態１に係る抵抗素子は、互いに電気的に接続された窒化チタン抵抗と窒化タンタル抵抗とを有する。この抵抗素子においては、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。したがって温度係数の絶対値をより小さくする、あるいは温度係数を０にすることができる。
【００３４】
窒化チタン抵抗の抵抗値の温度係数および窒化タンタル抵抗の抵抗値の温度係数（絶対値）ともに、ポリシリコン抵抗の抵抗値の温度係数よりも１桁程度小さい。したがって、小さな温度係数を有する抵抗素子を安定的に作成することが可能になる。
【００３５】
図６は、実施の形態１に係る抵抗素子の等価回路図である。図６を参照して、抵抗素子１１０は、互いに直列に接続された抵抗素子１１１，１１２を含む。抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００３６】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１１０の抵抗値Ｒは、以下の式（１）に従って表わされる（記号「＊」は積を示す。以下同様）。
【００３７】
Ｒ＝Ｒ１＋Ｒ２=Ｒ１ｓ（１＋ΔＲ１）＋Ｒ２ｓ（１＋ΔＲ２）
＝Ｒ１ｓ＋Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ …（１）
ΔＲ１，ΔＲ２は互いに逆の符号を有する値である。たとえば抵抗素子１１１が窒化チタン抵抗であり、かつ抵抗素子１１２が窒化タンタル抵抗であるとする。この場合、ΔＲ１は正の値であり、ΔＲ２は負の値である。抵抗値Ｒ１，Ｒ２を適切に設定することにより、ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓを０にすることができる。Ｒ１ｓ，Ｒ２ｓは温度に依存しない成分である。ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ＝０である場合、温度に依存しない抵抗値Ｒ（＝Ｒ１ｓ＋Ｒ２ｓ）を得ることができる。
【００３８】
ΔＲ１とΔＲ２との間の関係は実験などによって予め求められる。これによって、ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ＝０を得るためのＲ１ｓとＲ２ｓとの間の関係が求められる。抵抗値Ｒは、たとえば回路設計の段階で決定される。抵抗値Ｒ（設計値）および、Ｒ１ｓとＲ２ｓとの間の関係から抵抗値Ｒ１ｓ，Ｒ２ｓが決定されて、抵抗値Ｒ１ｓ，Ｒ２ｓの値がそれぞれ抵抗値Ｒ１，Ｒ２として定められる。窒化チタン抵抗および窒化タンタル抵抗の各々の幅、長さ、厚みを適切に設定することで上記の抵抗値を得ることができる。
【００３９】
図７は、実施の形態１に係る抵抗素子の平面図である。図８は、図７のＶＩＩＩ−ＶＩＩＩ線断面図である。
【００４０】
図７および図８を参照して、この半導体装置は、基板ＳＵＢと、基板ＳＵＢの上方に設けられた第１層間絶縁膜ＳＯ１１とを有する。第１層間絶縁膜ＳＯ１１の上には、タップ層Ｍａ，Ｍｂが設けられる。第１層間絶縁膜ＳＯ１１の下層には多層配線構造が適用される。タップ層Ｍａ，Ｍｂは、複数の配線層のうちの最も上に位置する配線層である。
【００４１】
タップ層Ｍａ，Ｍｂは、表面が平坦化された第２層間絶縁膜ＳＯ１２に覆われる。この第２層間絶縁膜ＳＯ１２の上には金属抵抗素子層Ｒｍ１が設けられる。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１および酸化防止膜層ＳＮ１の２層構造を有する。金属抵抗素子層Ｒｍ１は、抵抗素子１１１に対応する。
【００４２】
金属抵抗素子層Ｒｍ１は、表面が平坦化された第３層間絶縁膜ＳＯ１３に覆われる。この第３層間絶縁膜ＳＯ１３の上には金属抵抗素子層Ｒｍ２が設けられる。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２および酸化防止膜層ＳＮ２の２層構造を有する。金属抵抗素子層Ｒｍ２は、抵抗素子１１２に対応する。
【００４３】
金属抵抗素子層Ｒｍ１は、表面が平坦化された第４層間絶縁膜ＳＯ１４に覆われる。第４層間絶縁膜ＳＯ１４は、表面が平坦なパッシベーション膜ＳＮ１２により覆われる。パッシベーション膜ＳＮ１２は、表面が平坦な保護膜ＰＦにより覆われる。
【００４４】
金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。すなわち、窒化タンタル抵抗の層よりも上に位置する層に窒化チタン抵抗が形成されてもよく、逆に、窒化チタン抵抗の層よりも上に位置する層に窒化タンタル抵抗が形成されてもよい。
【００４５】
コンタクトプラグＣＰ１は、抵抗素子１１１の一方端とタップ層Ｍａとを接続する。コンタクトプラグＣＰ２は、抵抗素子１１１の他方端と抵抗素子１１２の一方端とを接続する。コンタクトプラグＣＰ３は、抵抗素子１１２の他方端とタップ層Ｍｂとを接続する。コンタクトプラグＣＰ１〜ＣＰ３には、たとえばタングステン（Ｗ）が用いられる。コンタクトプラグＣＰ３は、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ１に接続されたコンタクトプラグＣＰ２とによって構成される。
【００４６】
コンタクトプラグＣＰ１〜ＣＰ３の材料が、窒化チタンおよび窒化タンタルのいずれとも異なるため、コンタクトプラグＣＰ１〜ＣＰ３の抵抗値の温度特性が抵抗素子１１０の抵抗値の温度特性に影響を与える可能性が考えられる。上記のようにコンタクトプラグＣＰ１〜ＣＰ３の各々がタングステンによって形成される場合、タングステンの抵抗値の温度係数は、数千ｐｐｍ（たとえば３０００ｐｐｍ）程度である。しかし、抵抗素子１１０の抵抗値とコンタクトプラグＣＰ１〜ＣＰ３の抵抗値とを合計した全体の抵抗値に対する抵抗素子１１０の抵抗値の寄与分を大きくすることによって、コンタクトプラグＣＰ１〜ＣＰ３の抵抗値の温度特性に起因する抵抗値の変動を小さくすることができる。
【００４７】
図９は、最も単純な多層配線構造を有する半導体装置の例を模式的に示した断面図である。図９を参照して、基板ＳＵＢ上に絶縁膜ＳＯ１が形成される。絶縁膜ＳＯ１上に配線層ＭＬ１が形成される。配線層ＭＬ１は絶縁膜ＳＯ２により覆われる。絶縁膜ＳＯ２上に配線層ＭＬ２が形成される。配線層ＭＬ２は絶縁膜ＳＯ３により覆われる。図９に示した構成によれば、配線層ＭＬ２が複数の配線層のうち最も上に位置する配線層である。したがって金属抵抗素子層Ｒｍ１，Ｒｍ２は、配線層ＭＬ２よりも上の位置、たとえば絶縁膜ＳＯ３上に形成される。
【００４８】
多層配線構造を有する半導体装置の場合、配線層の数は複数であれば２に限定されるものでない。すなわち図８に示したタップ層Ｍａ，Ｍｂよりも下に位置する配線層の数は１以上であれば特に限定されるものではない。
【００４９】
次に、実施の形態１に係る半導体装置の製造方法が説明される。具体的には、図７および図８に示された抵抗素子１１０の製造工程が説明される。
【００５０】
図１０は、実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。図１０を参照して、基板ＳＵＢの上に公知の多層配線構造が形成された後、表面が平坦化された第１層間絶縁膜ＳＯ１１が形成される。第１層間絶縁膜ＳＯ１１には、シリコン酸化膜を用いる。シリコン酸化膜には、段差被覆性の良いHigh Density Plasma CVD法により成膜したＵＳＧ（Undoped Silicate Glass）膜（ＨＤＰ−ＵＳＧ）およびプラズマＣＶＤ法により成膜したＴＥＯＳ膜（Ｐ−ＴＥＯＳ）が用いられる。基板ＳＵＢは、半導体基板であり、トランジスタ等の回路素子（図示せず）が基板ＳＵＢに形成される。
【００５１】
次に、第１層間絶縁膜ＳＯ１１の上に配線層Ｍが形成される。配線層Ｍは複数の配線層のうちの最も上に位置する配線層である。配線層Ｍは、スパッタリング法で成膜される。配線層Ｍは、下層Ｍ１、配線本体Ｍ２および上層Ｍ３を有する。下層Ｍ１はＴｉＮ／Ｔｉ膜からなる。配線本体Ｍ２は銅添加アルミ（Ａｌ−Ｃｕ）膜からなる。上層Ｍ３は、ＴｉＮ／Ｔｉ膜からなる。配線層Ｍの膜厚は、たとえば数百ｎｍから１μｍ程度である。
【００５２】
次に、配線層Ｍの上に反射防止膜ＳＯＮ１１が形成される。反射防止膜ＳＯＮ１１は、たとえばプラズマ酸窒化膜（Ｐ-ＳｉＯＮ）であり、ＣＶＤ法により形成される。
【００５３】
図１１は、実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。図１１を参照して、配線層Ｍおよび反射防止膜ＳＯＮ１１のパターニングが行なわれる。パターニングには、写真製版技術およびドライエッチング処理が用いられる。パターニングによってタップ層Ｍａ，Ｍｂが形成される。なお、パターニングのための写真製版技術およびドライエッチング処理には公知の技術を適用できるので、ここでは詳細な説明を繰り返さない（以後の説明においても同様）。
【００５４】
図１２は、実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。図１２を参照して、タップ層Ｍａ，Ｍｂを覆う第２層間絶縁膜ＳＯ１２が形成される。第２層間絶縁膜ＳＯ１２には、ＨＤＰ−ＵＳＧおよびＰ−ＴＥＯＳからなるシリコン酸化膜が用いられる。ＣＭＰ（Chemical Mechanical Polishing）法を用いた平坦化処理が実行されることによって、第２層間絶縁膜ＳＯ１２の表面が平坦化される。
【００５５】
図１３は、実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。図１３を参照して、写真製版技術およびドライエッチング処理を用いて、タップ層Ｍａ，Ｍｂのそれぞれに連通するコンタクトホールＶａ１が、第２層間絶縁膜ＳＯ１２に形成される。
【００５６】
図１４は、実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。図１４を参照して、コンタクトホールＶａ１内に、コンタクトプラグＣＰ１が形成される。まず、バリアメタルとしてのＴｉＮ／Ｔｉ（チタン）積層膜ＣＰ１１がスパッタリング法によりコンタクトホールＶａ１内に成膜される。次に、タングステン膜ＣＰ１２がＣＶＤ法により成膜される。続いて、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ１１およびタングステン膜ＣＰ１２の上面が平坦化される。
【００５７】
図１５は、実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。図１５を参照して、第２層間絶縁膜ＳＯ１２の上に金属抵抗素子層Ｒｍ１が形成される。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１と酸化防止膜層ＳＮ１とを有する２層構造を有する。たとえば金属抵抗膜層Ｒｍ１１は、スパッタリング法により形成されたＴｉＮ膜である。
【００５８】
酸化防止膜層ＳＮ１には、たとえばプラズマ窒化(Ｐ−ＳｉＮ）膜が用いられる。プラズマ窒化膜は、ＣＶＤ法により形成される。
【００５９】
次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層Ｒｍ１のパターニングが行なわれる。この工程により、金属抵抗素子層Ｒｍ１が形成されるとともに、金属抵抗素子層Ｒｍ１がコンタクトプラグＣＰ１を介してタップ層Ｍａと電気的に接続される。
【００６０】
なお、酸化防止膜層ＳＮ１は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗膜層Ｒｍ１１の表面が酸素プラズマ雰囲気にさらされるのを防止している。
【００６１】
図１６は、実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。図１６を参照して、金属抵抗素子層Ｒｍ１を覆うように、第２層間絶縁膜ＳＯ１２の上に第３層間絶縁膜ＳＯ１３が形成される。第３層間絶縁膜ＳＯ１３には、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜が用いられる。Ｐ−ＴＥＯＳ膜は、ＣＶＤ法により形成される。さらにＣＭＰ法を用いた平坦化処理が実行されることによって、第３層間絶縁膜ＳＯ１３の表面が平坦化される。
【００６２】
図１７は、実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。図１７を参照して、写真製版技術およびドライエッチング処理を用いて、コンタクトホールＶａ２が、第３層間絶縁膜ＳＯ１３に形成される。タップ層Ｍｂ上では、コンタクトプラグＣＰ１に連通するように、コンタクトホールＶａ２が第３層間絶縁膜ＳＯ１３に形成される。さらに、金属抵抗膜層Ｒｍ１１に連通するように、コンタクトホールＶａ２が第３層間絶縁膜ＳＯ１３に形成される。
【００６３】
図１８は、実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。図１８を参照して、コンタクトホールＶａ２内に、コンタクトプラグＣＰ２が形成される。まず、バリアメタルとしてのＴｉＮ／Ｔｉ積層膜ＣＰ１３がスパッタリング法によりコンタクトホールＶａ２内に成膜される。その後、タングステン膜ＣＰ１４がＣＶＤ法により成膜される。続いて、ＣＭＰ法により、ＴｉＮ／Ｔｉ積層膜ＣＰ１３およびタングステン膜ＣＰ１４の上面が平坦化される。
【００６４】
タップ層Ｍｂ上では、コンタクトプラグＣＰ１とコンタクトプラグＣＰ２とが接続される。これによりコンタクトプラグＣＰ３が形成される。
【００６５】
図１９は、実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。図１９を参照して、第３層間絶縁膜ＳＯ１３の上に金属抵抗素子層Ｒｍ２が形成される。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２と酸化防止膜層ＳＮ２とを有する２層構造を有する。たとえば金属抵抗膜層Ｒｍ１２は、スパッタリング法により形成されたＴａＮ膜である。ただし上記のように金属抵抗膜層Ｒｍ１１がＴａＮ膜であり、金属抵抗膜層Ｒｍ１２がＴｉＮ膜であってもよい。金属抵抗素子層Ｒｍ２はコンタクトプラグＣＰ２を介してタップ層Ｍａと電気的に接続される。
【００６６】
次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗素子層Ｒｍ２のパターニングが行なわれる。この工程により、金属抵抗素子層Ｒｍ２が形成される。酸化防止膜層ＳＮ２にはプラズマ窒化(Ｐ−ＳｉＮ）膜が用いられる。プラズマ窒化膜は、ＣＶＤ法により形成される。酸化防止膜層ＳＮ２は酸素プラズマ雰囲気でレジスト除去を行なう際に、金属抵抗膜層Ｒｍ１２の表面が酸素プラズマ雰囲気にさらされるのを防止している。
【００６７】
図２０は、実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。図２０を参照して、第３層間絶縁膜ＳＯ１３の上に第４層間絶縁膜ＳＯ１４が形成される。さらにＣＭＰ法を用いた平坦化処理が実行されることによって、第４層間絶縁膜ＳＯ１４の表面が平坦化される。
【００６８】
図２１は、実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。図２１を参照して、第４層間絶縁膜ＳＯ１４の上にパッシベーション膜ＳＮ１２が形成される。パッシベーション膜ＳＮ１２には、Ｐ−ＳｉＮ膜が用いられる。パッシベーション膜ＳＮ１２はＣＶＤ法により成膜される。パッシベーション膜ＳＮ１２は、半導体装置の表面を外的な損傷から保護するための被膜である。なお、図２１には示されていないが、パッド開口部を形成するために、写真製版技術およびドライエッチング処理により、第２層間絶縁膜ＳＯ１２、第３層間絶縁膜ＳＯ１３、第４層間絶縁膜ＳＯ１４、およびパッシベーション膜ＳＮ１２が選択的に除去される。
【００６９】
図２２は、実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。図２２を参照して、パッシベーション膜ＳＮ１２の上に、保護膜ＰＦが形成される。保護膜ＰＦは、たとえば感光性ポリイミド膜である。なお、図２２には示されていないが、写真製版処理によって、先の工程によって形成されたパッド開口部を覆うポリイミドが除去されたパターンが形成される。以上の工程により、図７および図８に示す半導体装置が完成する。
【００７０】
この実施の形態では、複数の配線層のうち最も上に位置する配線層Ｍよりもさらに上に、絶縁膜を介在して金属抵抗素子層Ｒｍ１，Ｒｍ２が形成される。パッシベーション膜ＳＮ１２および保護膜ＰＦの良好なカバレッジを達成するために、第２層間絶縁膜ＳＯ１２および第３層間絶縁膜ＳＯ１３の各々の表面は平坦化される。したがって、スパッタリング法によって形成された金属抵抗膜層Ｒｍ１１，金属抵抗膜層Ｒｍ１２の厚みを均一にすることができる。金属抵抗膜層Ｒｍ１１，金属抵抗膜層Ｒｍ１２の厚みを精度よく制御できるので、抵抗素子１１１，１１２の各々の抵抗値の精度を高くすることができる。
【００７１】
さらに、配線層Ｍよりも上に金属抵抗素子層Ｒｍ１，Ｒｍ２を配置することによって、抵抗素子１１１，１１２のレイアウトに関する制約を緩和することができる。たとえば所望の抵抗値を得るために、抵抗素子を長くする必要が生じる可能性がある。配線層Ｍあるいは配線層Ｍよりも下に位置する配線層を利用して金属抵抗素子層Ｒｍ１，Ｒｍ２を形成する場合、所望の抵抗値を得るために抵抗素子を長くしたことによって、チップ面積が増大する可能性がある。この実施の形態によれば、抵抗素子１１１，１１２のレイアウトに関する制約を緩和することができるため、チップ面積を増大させることなく抵抗素子を形成することができる。
【００７２】
図２３は、実施の形態１に係る抵抗素子の第１の変形例を示した平面図である。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線断面図である。図２３および図２４を参照して、抵抗素子１１０Ａは、抵抗素子１１１と抵抗素子１１２とが、タップ層ＭｃおよびコンタクトプラグＣＰ１，ＣＰ３を介して接続される。この点において、抵抗素子１１０Ａは、抵抗素子１１０と異なる。抵抗素子１１０Ａの他の部分の構成は、抵抗素子１１０の対応する部分の構成と同様であるので、以後の詳細な説明は繰り返さない。
【００７３】
タップ層Ｍｃは、タップ層Ｍａ，Ｍｂと同様に、複数の配線層のうちの最も上に位置する配線層Ｍである。図２３および図２４に示されるように、複数の配線層のうちの最も上に位置する配線層Ｍを利用して、抵抗素子１１１と抵抗素子１１２とを直列に接続することもできる。
【００７４】
図２５は、実施の形態１に係る抵抗素子の第２の変形例を示した平面図である。図２５を参照して、抵抗素子１１１，１１２は、ある方向（Ｘ方向とする）に沿って配置され、かつ、タップ層Ｍｃから共通の向き（Ｙ方向）に沿って延在する。この点において、抵抗素子１１０Ｂは、抵抗素子１１０Ａと異なる。抵抗素子１１０Ａの他の部分の構成は抵抗素子１１０の対応する部分の構成と同様であるので、以後の詳細な説明は繰り返さない。
【００７５】
金属抵抗素子層Ｒｍ１，Ｒｍ２が配線層Ｍよりも上の位置に配置されるので、図７，図２３および図２５に示されるように、抵抗素子１１１，１１２の様々なレイアウトを実現できる。すなわち図７，図２３および図２５に示されたレイアウトは一例であり、他のレイアウトを採用することも可能である。
【００７６】
以上のように実施の形態１によれば、半導体装置は、窒化チタン（ＴｉＮ）抵抗と窒化タンタル（ＴａＮ）抵抗とを直列接続することによって構成された抵抗素子を含む。窒化チタン抵抗および窒化タンタル抵抗は、抵抗値の温度係数が小さい（数百ｐｐｍであり、一例では４００ｐｐｍ）。さらに、窒化チタン抵抗の抵抗値は正の温度係数を有する一方で、窒化タンタル抵抗の抵抗値は負の温度係数を有する。窒化チタン抵抗と窒化タンタル抵抗とを組み合わせることによって、温度依存性が小さい、あるいは温度依存性を実質的に有さない抵抗素子を提供することができる。
【００７７】
［実施の形態２］
実施の形態２では、半導体装置は、窒化チタン抵抗と窒化タンタル抵抗とが並列接続されることによって構成された抵抗素子を含む。この点において実施の形態２は実施の形態１と異なる。実施の形態１と同様に、この抵抗素子は、たとえばマイクロコンピュータチップに内蔵される高速ＯＣＯ回路に含まれる（図１および図２参照）。よって、実施の形態２に係る抵抗素子を含む高速ＯＣＯ回路、およびその高速ＯＣＯ回路を含むマイクロコンピュータチップに関する詳細な説明は以後繰り返さない。
【００７８】
図２６は、実施の形態２に係る抵抗素子の等価回路図である。図２６を参照して、抵抗素子１２０は、互いに並列に接続された抵抗素子１１１，１１２を含む。実施の形態１と同様に、抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００７９】
図２７は、実施の形態２に係る抵抗素子の一例を示した平面図である。図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線断面図である。図２９は、図２７のＸＸＩＸ−ＸＸＩＸ線断面図である。図３０は、図２７のＸＸＸ−ＸＸＸ線断面図である。
【００８０】
図２７〜図３０を参照して、抵抗素子１２０は、抵抗素子１１１と抵抗素子１１２とを有する。抵抗素子１１１の一方端は、コンタクトプラグＣＰ３によってタップ層Ｍｂに接続される。抵抗素子１１１の他方端は、コンタクトプラグＣＰ１によってタップ層Ｍｃに接続される。抵抗素子１１２の一方端は、コンタクトプラグＣＰ１によってタップ層Ｍｂに接続される。抵抗素子１１２の他方端は、コンタクトプラグＣＰ１によってタップ層Ｍｃに接続される。
【００８１】
なお、図２７と図２５とを比較すると分かるように、抵抗素子１２０は、抵抗素子１１０Ｂにおいてタップ層Ｍａとタップ層Ｍｂとが接続された構成を有している。
【００８２】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１２０の抵抗値Ｒは、以下の式（２）に従って表わされる。
Ｒ＝１／（１／Ｒ１＋１／Ｒ２）＝Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２）
＝｛Ｒ１ｓ（１＋ΔＲ１）＊Ｒ２ｓ（１＋ΔＲ２）｝／｛Ｒ１ｓ（１＋ΔＲ１）+Ｒ２ｓ（1＋ΔＲ２）｝
≒（Ｒ１ｓ＊Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ）／（Ｒ１ｓ＋Ｒ２ｓ＋ΔＲ１＊Ｒ１ｓ＋ΔＲ２＊Ｒ２ｓ)
＝（１＋ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ）／（１／Ｒ２ｓ＋１／Ｒ１ｓ＋ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ） …（２）
ΔＲ１，ΔＲ２は互いに逆の符号を有する値である（たとえばΔＲ１が正の値であり、ΔＲ２が負の値）。抵抗値Ｒ１，Ｒ２を適切な数値に設定することによって、ΔＲ１／Ｒ２ｓ＋ΔＲ２／Ｒ１ｓ＝０の関係を満たすことができる。これにより、温度に依存しない抵抗値Ｒを得ることができる。
【００８３】
以上のように実施の形態２によれば、半導体装置は、窒化チタン抵抗と窒化タンタル抵抗とを並列接続することによって構成された抵抗素子を含む。実施の形態１と同様に、実施の形態２によれば、並列接続することによって構成された抵抗素子においても、温度依存性を小さくする、あるいは温度依存性を実質的にゼロとすることができる。
【００８４】
［実施の形態３］
実施の形態３では、窒化チタン抵抗と窒化タンタル抵抗とが積み重ねられる。この点において実施の形態３は実施の形態１と異なる。実施の形態１と同様に、この抵抗素子は、マイクロコンピュータチップに内蔵される高速ＯＣＯ回路に含まれる（図１および図２参照）。よって、実施の形態３に係る抵抗素子を含む高速ＯＣＯ回路、およびその高速ＯＣＯ回路を含むマイクロコンピュータチップに関する詳細な説明は以後繰り返さない。
【００８５】
図３１は、実施の形態３に係る抵抗素子の一例を示した平面図である。図３１を参照して、抵抗素子１３０は、抵抗素子１１１および、抵抗素子１１１の上に配置された抵抗素子１１２を含む。抵抗素子１１１の一方端は、コンタクトプラグＣＰ１を介してタップ層Ｍａに接続される。抵抗素子１１１の他方端は、コンタクトプラグＣＰ１を介してタップ層Ｍｂに接続される。
【００８６】
抵抗素子１１１の長さおよび抵抗素子１１２の長さはともにＬである。抵抗素子１１１の幅はＷ１であるのに対し、抵抗素子１１１の幅はＷ２である。Ｗ１＜Ｗ２である。実施の形態１，２と同様に、抵抗素子１１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、抵抗素子１１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。
【００８７】
図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線断面図である。図３３は、図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線断面図である。図３２および図３３を参照して、第２層間絶縁膜ＳＯ１２の上に金属抵抗素子層Ｒｍ３が設けられる。金属抵抗素子層Ｒｍ３は、金属抵抗膜層Ｒｍ１１，Ｒｍ１２および酸化防止膜層ＳＮ１の３層構造を有する。金属抵抗膜層Ｒｍ１２は、金属抵抗膜層Ｒｍ１１に重ねられる。金属抵抗膜層Ｒｍ１１は、抵抗素子１１１に対応する。金属抵抗膜層Ｒｍ１２は、抵抗素子１１２に対応する。酸化防止膜層ＳＮ１は、金属抵抗膜層Ｒｍ１１，Ｒｍ１２を覆う。
【００８８】
金属抵抗素子層Ｒｍ３は、第３層間絶縁膜ＳＯ１３により覆われる。実施の形態３に係る半導体装置は、第４層間絶縁膜ＳＯ１４を有していない。この点において、実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置と異なる（図８を参照）。第３層間絶縁膜ＳＯ１３は、表面が平坦なパッシベーション膜ＳＮ１２により覆われる。パッシベーション膜ＳＮ１２は、表面が平坦な保護膜ＰＦにより覆われる。
【００８９】
図３２および図３３に示された半導体装置の他の部分の構成は、実施の形態１に係る半導体装置の対応する部分の構成と同様である（図８を参照）。すなわち、実施の形態１と同様に、金属抵抗膜層Ｒｍ１１，Ｒｍ１２は、複数の配線層のうちの最上層の配線よりも上に位置する。
【００９０】
金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。すなわち、窒化チタン抵抗が窒化タンタル抵抗よりも上に形成されてもよく、逆に、窒化タンタル抵抗が窒化チタン抵抗よりも上に形成されてもよい。
【００９１】
金属抵抗素子層Ｒｍ３を製造するための方法は特に限定されるものではないが、たとえば以下に説明する方法を用いることができる。まず、平坦化された第２層間絶縁膜ＳＯ１２の表面に、スパッタリング法によりＴｉＮ膜（金属抵抗膜層Ｒｍ１１）が形成される。次に、写真製版技術およびドライエッチング処理を用いて、金属抵抗膜層Ｒｍ１１のパターニングが行なわれる。
【００９２】
続いて、スパッタリング法によりＴａＮ膜（金属抵抗膜層Ｒｍ１２）が形成される。写真製版技術およびドライエッチング処理を用いて、ＴａＮ膜がＴｉＮ膜と重なるように金属抵抗素子層Ｒｍ２のパターニングが行なわれる。リフトオフ法によりＴａＮ膜をＴｉＮ膜に重ねてもよい。すなわち、ＴｉＮ膜と重なる部分にフォトレジストの開口部（抜きパターン）が形成されるように、写真製版技術を用いてフォトレジストのパターニングを行なう。次にスパッタリングによりＴａＮ膜を成膜する。最後にフォトレジストを除去する。これにより、長さＬおよび幅Ｗ２を有するＴａＮ膜をＴｉＮ膜に重ねることができる。
【００９３】
続いて、酸化防止膜層ＳＮ１（Ｐ−ＳｉＮ膜）がＣＶＤ法により形成される。写真製版技術およびドライエッチング処理を用いて、酸化防止膜層ＳＮ１のパターニングが行なわれる。具体的には酸化防止膜層ＳＮ１の長さがＬ、かつ酸化防止膜層ＳＮ１の幅がＷ１となるように酸化防止膜層ＳＮ１のパターニングが行なわれる。
【００９４】
図３１〜３３に示す抵抗素子１２０の等価回路は、図２６に示した回路に等しい。すなわち、抵抗素子１２０は、互いに並列に接続された抵抗素子１１１，１１２を含む。
【００９５】
抵抗素子１１１の抵抗値をＲ１とし、抵抗素子１１２の抵抗値をＲ２とする。抵抗素子１１０の抵抗値Ｒは、上記のように１／｛（１／Ｒ１）＋（１／Ｒ２）｝＝Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２）と表わされる。Ｒ１＝Ｒ１ｓ（１＋ΔＲ１）、Ｒ２＝Ｒ２ｓ（１＋ΔＲ２）とすると、抵抗値Ｒは、以下の式（３）に従って表わされる。
【００９６】
【数１】
【００９７】
分数の分子に含まれるΔＲ１＊ΔＲ２の項を省略する。さらに、分母をテーラー展開することで分子に移項する。これにより式（３）は、以下のように変形される。
【００９８】
【数２】
【００９９】
式（４）の右辺における括弧内の第２項を０とすることで、抵抗値Ｒの温度依存性をなくすことができる。すなわち、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０となる条件が必要となる。
【０１００】
図３１および図３２に示されるように、抵抗素子１１１，１１２の抵抗長が等しく、かつ、抵抗素子１１１，１１２の幅が異なる場合、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０となる条件は、以下のようにして決定される。
【０１０１】
抵抗素子１１１のシート抵抗値をρ１とし、抵抗素子１１１の抵抗長をＬ１とし、抵抗素子１１１の幅をＷ１とする。抵抗素子１１２のシート抵抗値をρ２とし、抵抗素子１１２の抵抗長をＬ２とし、抵抗素子１１２の幅をＷ２とする。抵抗素子１１１の抵抗値Ｒ１はＲ１＝ρ１＊（Ｌ１／Ｗ１）と表わされ、抵抗素子１１２の抵抗値Ｒ２はＲ２＝ρ２＊（Ｌ２／Ｗ２）と表わされる。したがって、Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０は、以下の式（５）に置き換えられる。
【０１０２】
【数３】
【０１０３】
ここで、Ｌ１＝Ｌ２である。従って、式（５）は以下のように変形できる。
【０１０４】
【数４】
【０１０５】
したがって、式（６）に示される関係が満たされるようにＷ１，Ｗ２の比を設定することで、抵抗値Ｒの温度依存性をなくすことができる。
【０１０６】
さらに図３４に示されるように、金属抵抗膜層Ｒｍ１１，Ｒｍ１２の幅（すなわち抵抗素子１１１の幅Ｗ１と抵抗素子１１２の幅Ｗ２）を互いに等しくすることもできる。たとえば、スパッタリングによってＴｉＮ膜を作製し、ターゲットを変更してスパッタリングを連続的に行なうことによりＴａＮ膜をＴｉＮ膜に重ねる。さらに、ＣＶＤ法により、ＴａＮ膜およびＴｉＮ膜を覆うように酸化防止膜層ＳＮ１が作成される。続いてパターニング処理によって、図３４に示されるように、幅が等しい抵抗素子１１１および抵抗素子１１２を作成することができる。
【０１０７】
この場合、抵抗値Ｒの温度依存性をなくすための条件（Ｒ２＊ΔＲ１＋Ｒ１＊ΔＲ２＝０）は、以下のようにして求められる。
【０１０８】
まず、シート抵抗ρは、体積抵抗σおよび膜厚ｔを用いてρ＝σ／ｔと表わされる。抵抗素子１１１の体積抵抗をσ１、抵抗素子１１１の膜厚をｔ１、抵抗素子１１２の体積抵抗をσ２、抵抗素子１１２の膜厚をｔ２とすると、上記式（５）は、以下のように変形できる。
【０１０９】
【数５】
【０１１０】
Ｌ１＝Ｌ２かつＷ１＝Ｗ２である。したがって、式（７）は以下のように変形できる。
【０１１１】
【数６】
【０１１２】
式（８）で表わされる関係が満たされるように、膜厚ｔ１，ｔ２を選択することにより、温度依存性のない抵抗値Ｒを得ることができる。
【０１１３】
以上のように実施の形態３によれば、窒化チタン抵抗と窒化タンタル抵抗との一方が他方の上に積み重ねられる。これにより、窒化チタン抵抗と窒化タンタル抵抗とを相互に接続するためのコンタクトプラグ、あるいは、窒化チタン抵抗および窒化タンタル抵抗の各々を、配線層Ｍ（図２７および図２８に示されるタップ層Ｍｃ）に接続するためのコンタクトプラグが不要になる。この結果、抵抗素子の抵抗値に対するコンタクトプラグの抵抗値の寄与分を低下させることができる。
【０１１４】
上記のように、コンタクトプラグの抵抗値の温度係数は、窒化チタン抵抗および窒化タンタル抵抗の各々の抵抗値の温度係数（絶対値）よりも大きい場合がある。実施の形態３によれば、実施の形態１または２に係る抵抗素子に比較して温度依存性がより低減される抵抗素子、あるいは、温度依存性を実質的に有さない抵抗素子を提供することができる。
【０１１５】
さらに実施の形態３によれば、実施の形態１に係る構成から第４層間絶縁膜ＳＯ１４を省略することができる。したがって実施の形態３によれば、実施の形態１に比較して半導体装置の製造コストの低減を図ることができる。
【０１１６】
［実施の形態４］
実施の形態４に係る半導体装置は、実施の形態１〜３のいずれかに係る抵抗素子を複数備えることによって、抵抗値の調整を可能にする。
【０１１７】
図３５は、実施の形態４に係る半導体装置が備える抵抗回路を示した図である。図３５を参照して、抵抗回路１５０は、ノードＮａとノードＮｂとの間に直列接続された抵抗素子１５１〜１５５と、抵抗素子１５１〜１５５にそれぞれ並列に接続されたＭＯＳＦＥＴＴｒ１〜Ｔｒ５とを備える。抵抗素子１５１〜１５５の各々は、実施の形態１〜３のいずれかに係る抵抗素子（１１０，１１０Ａ，１１０Ｂ，１２０，１３０）である。
【０１１８】
抵抗回路１５０は、たとえば図２に示した定電圧回路１０１において、抵抗素子１１０の代わりに用いることができる。この場合には、ノードＮａはＭＯＳＦＥＴＱ１のソースに接続されるとともに、ノードＮｂは接地電圧に接続される。
【０１１９】
抵抗素子１５１〜１５５の各々は、対応するＭＯＳＦＥＴがオフした場合には選択される一方で、対応するＭＯＳＦＥＴがオンした場合に非選択とされる。ＭＯＳＦＥＴＴｒ１〜Ｔｒ５は互いに独立にオンまたはオフされる。したがって、ノードＮａとノードＮｂとの間の抵抗値を制御することができる。また、抵抗値の温度依存性（温度係数）が抵抗素子１５１〜１５５の間で互いに異なることが考えられるが、これを利用して、ノードＮａとノードＮｂとの間の抵抗値の温度依存性を微調整することが可能となる。
【０１２０】
なお、図３５では、抵抗回路１５０に含まれる抵抗素子の数は５であるが、抵抗回路１５０に含まれる抵抗素子の数は複数であれば特に限定されるものではない。
【０１２１】
また、上記の実施の形態に係る抵抗素子は、ＯＣＯ回路に使用されるものと限定されない。温度による抵抗値の変動をできるだけ小さくすることが必要とされる回路を含む半導体装置に本発明は適用可能である。
【０１２２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２３】
本発明は、抵抗素子を有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１２４】
１００ 高速ＯＣＯ回路、１０１ 定電圧回路、１０２ 差動増幅回路、１０３ 遅延回路、１０４ 昇圧回路、１１０，１１０Ａ，１１０Ｂ，１１１，１１２，１２０，１３０，１５１〜１５５ 抵抗素子、１５０ 抵抗回路、Ｃ１〜Ｃ３ コンデンサ、ＣＬＫ 起動信号、ＣＰ１〜ＣＰ３ コンタクトプラグ、ＣＰ１１，ＣＰ１３ ＴｉＮ／Ｔｉ積層膜、ＣＰ１２，ＣＰ１４ タングステン膜、ＩＶ１ インバータ、Ｍ，ＭＬ１，ＭＬ２ 配線層、Ｍ１ 下層、Ｍ２ 配線本体、Ｍ３ 上層、ＭＣ１ マイクロコンピュータチップ、ＭＣ１１ ＲＡＭ形成領域、ＭＣ１２ ＣＰＵ形成領域、ＭＣ１３，ＭＣ１５ 周辺回路形成領域、ＭＣ１４ ＲＯＭ形成領域、ＭＣ１６ 電源回路領域、Ｍａ〜Ｍｃ タップ層、Ｎ１〜Ｎ３，Ｎａ，Ｎｂ ノード、ＰＦ 保護膜、Ｑ１〜Ｑ７，Ｑ１２，Ｑ１３，Ｔｒ１〜Ｔｒ５ ＭＯＳＦＥＴ、Ｒｍ１〜Ｒｍ３ 金属抵抗素子層、Ｒｍ１１，Ｒｍ１２ 金属抵抗膜層、ＳＮ１，ＳＮ２ 酸化防止膜層、ＳＮ１２ パッシベーション膜、ＳＯ１，ＳＯ２，ＳＯ３ 絶縁膜、ＳＯ１１ 第１層間絶縁膜、ＳＯ１２ 第２層間絶縁膜、ＳＯ１３ 第３層間絶縁膜、ＳＯ１４ 第４層間絶縁膜、ＳＯＮ１１ 反射防止膜、ＳＵＢ 基板、Ｖａ１，Ｖａ２ コンタクトホール、Ｖｃｃ 電源電圧。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられた第１の抵抗素子と、
前記第１の抵抗素子に電気的に接続された第２の抵抗素子とを備え、
前記第１および第２の抵抗素子のうちの一方は、窒化チタンによって形成され、
前記第１および第２の抵抗素子のうちの他方は、窒化タンタルによって形成される、半導体装置。
【請求項２】
前記半導体装置は、
複数の配線層をさらに備え、
前記第１および第２の抵抗素子は、前記複数の配線層のうちの最も上に位置する配線層と、前記絶縁層を介在して配置される、請求項１に記載の半導体装置。
【請求項３】
前記第２の抵抗素子は、前記第１の抵抗素子に直列に接続される、請求項１に記載の半導体装置。
【請求項４】
前記第２の抵抗素子は、前記第１の抵抗素子に並列に接続される、請求項１に記載の半導体装置。
【請求項５】
前記第２の抵抗素子が前記第１の抵抗素子に直接的に接するように、前記第２の抵抗素子が前記第１の抵抗素子の上に重ねられる、請求項１に記載の半導体装置。
【請求項６】
前記第１および第２の抵抗素子は、前記第１および第２の抵抗素子に定電流が流れることによって定電圧を発生させる定電圧回路に含まれる、請求項１に記載の半導体装置。
【請求項７】
前記定電圧回路は、
各々が前記第１および第２の抵抗素子によって構成されて、互いに電気的に接続された複数の抵抗素子と、
前記複数の抵抗素子と並列にそれぞれ接続される複数のトランジスタとを含む、請求項６に記載の半導体装置。
【請求項８】
前記定電圧回路は、発振回路に含まれる、請求項６に記載の半導体装置。
【請求項９】
前記発振回路は、マイクロコンピュータのチップに内蔵される、請求項８に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられた第１の抵抗素子と、
前記第１の抵抗素子に電気的に接続された第２の抵抗素子とを備え、
前記第１および第２の抵抗素子のうちの一方は、窒化チタンによって形成され、
前記第１および第２の抵抗素子のうちの他方は、窒化タンタルによって形成される、半導体装置。
【請求項２】
前記半導体装置は、
複数の配線層をさらに備え、
前記第１および第２の抵抗素子は、前記複数の配線層のうちの最も上に位置する配線層と、前記絶縁層を介在して配置される、請求項１に記載の半導体装置。
【請求項３】
前記第２の抵抗素子は、前記第１の抵抗素子に直列に接続される、請求項１に記載の半導体装置。
【請求項４】
前記第２の抵抗素子は、前記第１の抵抗素子に並列に接続される、請求項１に記載の半導体装置。
【請求項５】
前記第２の抵抗素子が前記第１の抵抗素子に直接的に接するように、前記第２の抵抗素子が前記第１の抵抗素子の上に重ねられる、請求項１に記載の半導体装置。
【請求項６】
前記第１および第２の抵抗素子は、前記第１および第２の抵抗素子に定電流が流れることによって定電圧を発生させる定電圧回路に含まれる、請求項１に記載の半導体装置。
【請求項７】
前記定電圧回路は、
各々が前記第１および第２の抵抗素子によって構成されて、互いに電気的に接続された複数の抵抗素子と、
前記複数の抵抗素子と並列にそれぞれ接続される複数のトランジスタとを含む、請求項６に記載の半導体装置。
【請求項８】
前記定電圧回路は、発振回路に含まれる、請求項６に記載の半導体装置。
【請求項９】
前記発振回路は、マイクロコンピュータのチップに内蔵される、請求項８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１２−７４４８１（Ｐ２０１２−７４４８１Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１７３１７（Ｐ２０１０−２１７３１７）
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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