半導体装置
【課題】広範囲、光分解能に周波数を可変することのできるクロック信号を生成する。
【解決手段】オペアンプＡＭＰ１は、正入力部と負入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。デコーダＤＥＣは、制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。この構成によって、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減することができ、周波数精度の悪化を防止することができる。
【解決手段】オペアンプＡＭＰ１は、正入力部と負入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。デコーダＤＥＣは、制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。この構成によって、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減することができ、周波数精度の悪化を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路動作に用いられるクロック信号を発生させるクロック発振回路を有する半導体装置に有効な技術に関するものである。
【背景技術】
【０００２】
汎用のマイクロコンピュータなどの半導体装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められており、ＣＰＵ(Central Processing Unit)や周辺機能ブロックなどの内部モジュールへ供給するクロック信号を生成するクロック発振回路に、水晶発振子等の外付け部品を用いない、いわゆるオンチップオシレータを内蔵しているものがある。
【０００３】
オンチップオシレータの重要な特性に周波数精度がある。周波数精度とは、電源変動や温度変動に対する周波数の変動量である。オンチップオシレータは、この周波数精度が低いため、外付け発振子の代替部品としては用途が限定されてしまう。
【０００４】
そこで、用途を拡大するために、オンチップオシレータの周波数の高精度化が必要となる。また、周波数精度とともに広い発振周波数範囲をカバーすることでその適応範囲を更に広げることができる。周波数の設定は、ユーザで使用用途に合わせて設定変更することを許可しているのが汎用マイコンにおいて一般的である。
【０００５】
高い周波数精度を要求されるオンチップオシレータは、周波数精度向上のため、たとえば、温度トリミングを実施している。温度トリミングを実施することで回路がもつ温度依存性と使用しているデバイスの温度依存性をキャンセルするよう制御信号を設定する。
【０００６】
２点の温度でトリミングを実施することにより１次の温度係数をキャンセルすることができる。３点の温度でトリミングを実施した場合は、１次の温度係数に加えて、２次の温度係数もキャンセルすることが可能となる。
【０００７】
この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。
【０００８】
また、複数の電圧を高精度に生成する電圧発生回路としては、たとえば、参照電圧発生回路と、差動増幅器と、ＰチャンネルＭＯＳ(Metal Oxide Semiconductor)トランジスタと、スイッチングトランジスタと、出力ノードと、第１〜第３の抵抗列とを備え、第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、ＰチャンネルＭＯＳトランジスタのドレインと出力ノードとの間に配置された第１の抵抗列の抵抗値と出力ノードと差動増幅器の他方の入力端子との間に配置された第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、第１の抵抗列の抵抗値と第２の抵抗列の抵抗値との和が一定となるように選択制御するものが知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３０００２７号公報
【特許文献２】特開２００７−２９３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、上記のようなオンチップオシレータにおけるクロック生成技術では、次のような問題点があることが本発明者により見出された。
【００１１】
オンチップオシレータを用いたクロック発振回路は、たとえば、参照電圧発生回路、電圧電流変換回路、制御回路、周波数電圧変換回路、および電圧制御発振回路を有する。周波数電圧変換回路、電圧制御発振回路、制御回路でフィードバックループを構成する。
【００１２】
参照電圧発生回路は、参照電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、電流発生回路と発振回路へ出力する。電圧電流変換回路は、参照電圧に基づき、ほぼ一定の電流を出力する。
【００１３】
ここでは、電源電圧、温度依存性が小さい電流Ｉｒｅｆを生成する。周波数電圧変換回路は、電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。
【００１４】
制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。発振回路は積分回路を有する。
【００１５】
積分回路は、参照電圧発生回路が生成した参照電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振回路の制御電圧を変え、クロック周期を所望の周波数に調整する。
【００１６】
このクロック発振回路の発振周波数ＦＣＫＯＵＴは、
【００１７】
【数１】
【００１８】
で表せる。
【００１９】
本方式は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を温度トリミングすることにより、抵抗と容量の温度依存性をキャンセルすることで、発振周波数ＦＣＫＯＵＴは、温度に対して一定の発振周波数を得る。
【００２０】
周波数の絶対値は、周波数電圧変換回路の容量Ｃや、電圧電流変換回路の抵抗Ｒを切り替えることで実現する。一般に、容量は、周波数を大きく調整（粗調整）するために利用され、抵抗は周波数絶対値の微調整をするために利用されている。
【００２１】
ユーザに周波数設定を任意に許可するためには、容量値や抵抗値の設定を変化させて周波数切り替えできるようにする必要がある。
【００２２】
しかしながら、容量値を変化させる技術では、容量値の小さな容量を数多く配置する場合面積効率が低く、クロック発振回路のレイアウト面積の面積拡大につながってしまうため周波数調整の分解能の細分化、周波数範囲の拡大を実現する素子としては適切でない。よって、設計者は抵抗値を変化させることにより、周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する必要が生じた。
【００２３】
さらに、汎用マイクロコンピュータに例示される半導体装置は、低消費電力化が必須であるため、たとえば、約１．３５Ｖという低い動作電圧にて実現する必要があり、技術課題の難易度をあげている。
【００２４】
本発明の目的は、広範囲に、かつ高分解能にクロック信号の周波数を可変することのできる技術を提供することにある。
【００２５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
本発明は、クロック信号を出力するクロック発振回路と、該クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、該クロック発振回路は、基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、該トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを含む電流電圧変換回路を有し、第１の抵抗切り替え部は、第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が第１のノードに接続された第１の抵抗部と、ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、第１の経路切り替え部は、基準電流を第１のスイッチを介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは基準電流を第２のスイッチを介して第２の抵抗切り替え部へ流し、第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、オペアンプは、負入力部に参照電圧が入力され、正入力部に第１の抵抗部の他方端が接続され、出力部にトランジスタのゲートが接続されたものである。
【００２８】
また、本発明は、第２の抵抗切り替え部が、第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、第３のスイッチが第２の抵抗に並列に接続されているものである。
【００２９】
さらに、本発明は、第１のスイッチ及び第２のスイッチが、ＰチャネルＭＯＳのトランジスタであり、第３のスイッチが、ＮチャネルＭＯＳのトランジスタよりなるものである。
【００３０】
また、本発明は、第１のスイッチ及び第２のスイッチが、第２の抵抗部より、第１の抵抗部の近くに配置し、第３のスイッチが、第１の抵抗部より、第２の抵抗部の近くに配置し、第１および第２のスイッチと、第３のスイッチをそれぞれに分離して配置するものである。
【００３１】
さらに、本発明は、第１の抵抗部および第２の抵抗部が、メタル配線抵抗よりなるものである。
【００３２】
また、本発明は、第１の抵抗部が第１の経路切り替え部の上層に、第２の抵抗部が第２の経路切り替え部の上層に配置されているものである。
【００３３】
さらに、本発明は、第１の抵抗部および第２の抵抗部が、ポリシリコン抵抗よりなるものである。
【００３４】
また、本発明は、第２の抵抗部を構成する抵抗の抵抗値より、第１の抵抗の抵抗値が大きいものである。
【００３５】
さらに、第２の抵抗部を構成する直列に接続された複数の抵抗が、基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、第１の抵抗部を構成する抵抗の少なくとも１つは、第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値よりなるものである。
【発明の効果】
【００３６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３７】
（１）周波数切り替え分解能を細分化し、広範囲で高精度なクロック信号を生成することができる。
【００３８】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施の形態によるクロック発振回路における構成の一例を示すブロック図である。
【図２】図１のクロック発振回路に設けられた電圧電流変換回路における詳しい構成の一例を示す説明図である。
【図３】本発明者が検討したオンチップオシレータに設けられた電圧電流変換回路における構成の一例を示した説明図である。
【図４】図２における抵抗のレイアウトの一例を示す説明図である。
【図５】図３の抵抗のレイアウトの一例を示す説明図である。
【図６】図５における断面構造を模式的に示した説明図である。
【図７】図１のクロック発振回路を搭載した半導体装置の一例を示すブロック図である。
【図８】図１のクロック発振回路を搭載した半導体メモリの一例を示すブロック図である。
【図９】図１のクロック発振回路における高温時から低温にかけてのクロック信号の周波数特性の一例を示した説明図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４１】
《実施の形態の概要》
本発明の実施の形態による半導体装置（半導体装置８）は、図１に示すようにクロック信号を出力するクロック発振回路と、クロック信号に基づいて生成される動作周波数に応じて動作する内部回路（図７の９，１０等）と含んで構成される。
【００４２】
また、クロック発振回路は、電圧を電流に変換する電圧電流変換回路３を備える。
【００４３】
電圧電流変換回路３は、基準電流（電流Ｉｒｅｆ）を供給するトランジスタ（トランジスタＴ１）と、制御信号に基づいて、該トランジスタから出力される基準電流の経路を切り替える第１の抵抗切り替え部と第２の抵抗切り替え部と、基準電流を供給するトランジスタを制御するオペアンプ（オペアンプＡＭＰ１）とを有する。
【００４４】
第１の抵抗切り替え部は、第１の経路切り替え部（トランジスタＴ２〜Ｔ５）と第１の抵抗部（Ｒ１０〜Ｒ１３）とを含む。
【００４５】
第１の抵抗部は、一方端と他方端を有し、複数の抵抗（Ｒ１０からＲ１３）が直列に接続されている。複数の抵抗には、第１の抵抗Ｒ１３が含まれる。
【００４６】
第１の経路切り替え部は、第１のスイッチであるトランジスタＴ２と第２のスイッチであるトランジスタＴ３を含み、トランジスタＴ１のドレインに接続されている。
【００４７】
また、ノードＡＮで、第１の経路切り換え部と第１の抵抗部の他方端とが接続される。
【００４８】
第１の経路切り替え部は、基準電流をトランジスタＴ２を介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは、基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す、かのいずれかに制御信号により切り替える。
【００４９】
基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す場合は、第１の抵抗には基準電流が流れないことになる。
【００５０】
図２を例に説明すれば、トランジスタＴ２，抵抗Ｒ１３，Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すか、トランジスタＴ３，抵抗Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すかを制御信号で切り替える。
【００５１】
オペアンプＡＭＰ１は、負入力部に温度特性を有した参照電圧（参照電圧ＶＲＥＦＩ）が入力され、正入力部にノードＡＮが接続され、出力部に基準電流を供給するトランジスタのゲートが接続される。
【００５２】
第２の抵抗切り替え部は、第１のノードと基準電圧が供給される基準電圧線との間に接続される。
【００５３】
第１のノードには、第１の抵抗部の一方端が接続されている。
【００５４】
第２の抵抗切り替え部は、第２の経路切り替え部（トランジスタＴ６〜Ｔ１１）と第２の抵抗部（抵抗Ｒ４〜Ｒ９）を含む。
【００５５】
第２の経路切り換え部は、第２の抵抗部に含まれる第２の抵抗（Ｒ４）に並列接続された第３のスイッチ（Ｔ６）を含み、該第３のスイッチは、制御信号に基づいてオン／オフし、第２の抵抗に電流を流すかパスさせるかを切り替える構成からなる。
【００５６】
図１は、本発明の一実施の形態によるクロック発振回路における構成の一例を示すブロック図、図２は、図１のクロック発振回路に設けられた電圧電流変換回路における詳しい構成の一例を示す説明図、図３は、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路における構成の一例を示した説明図、図４は、図２における抵抗のレイアウトの一例を示す説明図、図５は、図３の抵抗のレイアウトの一例を示す説明図、図６は、図５における断面構造を模式的に示した説明図、図７は、図１のクロック発振回路を搭載した半導体装置の一例を示すブロック図、図８は、図１のクロック発振回路を搭載した半導体メモリの一例を示すブロック図である。
【００５７】
クロック発振回路１は、クロック信号を生成し、半導体装置の内部モジュールに供給する。クロック発振回路１は、図１に示すように、参照電圧発生回路２、電圧電流変換回路３、制御回路４、周波数電圧変換回路５、積分回路６、および電圧制御発振回路（VCO：Voltage Controlled Oscillator）７から構成されており、これらの回路でフィードバックループを構成するクロック生成回路である。
【００５８】
参照電圧発生回路２は、抵抗Ｒ１〜Ｒ３、バイポーラ素子からなるトランジスタＱ１から構成されている。電圧電流変換回路３は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２、ならびに抵抗Ｒｓｕｍから構成されている。
【００５９】
周波数電圧変換回路５は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路６は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。
【００６０】
参照電圧発生回路２は、たとえば、バンドギャップリファレンス回路などにより生成された正の１次の温度依存性をもつ電流Ｉｐｔａｔから、温度特性を有した参照電圧ＶＲＥＦＩ、および電源、温度依存性の小さい参照電圧ＶＲＥＦＣをそれぞれ生成する。
【００６１】
抵抗Ｒ１の一方の接続部には、バンドギャップリファレンス回路などが生成した電流Ｉｐｔａｔが供給されるように接続されている。この抵抗Ｒ１で発生した電圧が参照電圧ＶＲＥＦＩであり、電圧電流変換回路３に出力される。
【００６２】
抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部、および抵抗Ｒ３の他方の接続部には、基準電圧線ＶＳＳがそれぞれ接続されている。抵抗Ｒ３で発生した電圧が参照電圧ＶＲＥＦＣとして積分回路６に出力されている。
【００６３】
また、電圧電流変換回路３は、電源電圧、温度依存性の小さい電流Ｉｒｅｆを生成する。この電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、温度依存性を有した抵抗Ｒｓｕｍに参照電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｓｕｍの温度依存性をキャンセルするよう、参照電圧発生回路２において、参照電圧ＶＲＥＦＩに温度特性をもたせている。
【００６４】
オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。
【００６５】
これらトランジスタＴ１，Ｔ２のソースには、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１のドレインには、オペアンプＡＭＰ１の正（＋）入力部、ならびに抵抗Ｒｓｕｍの一方の接続部がそれぞれ接続されている。
【００６６】
抵抗Ｒｓｕｍの他方の接続部には、基準電圧線ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Ｉｃｏｎｓｔが出力され、トランジスタＴ２のドレインから周波数電圧変換回路５のスイッチＳＷ１に電圧ＶＮＤＤが供給される。
【００６７】
周波数電圧変換回路５は、電圧電流変換回路３から出力される電流Ｉｃｏｎｓｔ、静電容量素子Ｃ１の容量と電圧制御発振回路７から出力されるクロック信号ＣＫＯＵＴから、制御回路４において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。
【００６８】
この周波数電圧変換回路５において、スイッチＳＷ１の一方の接続部には、電圧ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電圧線ＶＳＳが接続されている。
【００６９】
スイッチＳＷ１は、制御回路４から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路４から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路４から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００７０】
積分回路６は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路６は、電源、温度依存性の小さい参照電圧ＶＲＥＦＣと周波数電圧変換回路５から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。
【００７１】
オペアンプＡＭＰ２の負（−）入力部、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。
【００７２】
オペアンプＡＭＰ２の正（＋）入力部には、参照電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路７へ出力されている。
【００７３】
電圧制御発振回路７は、入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路７が生成したクロック信号ＣＫＯＵＴは、制御回路４にも入力されるように接続されている。
【００７４】
図２は、電圧電流変換回路３におけるオペアンプＡＭＰ１、トランジスタＴ１、および抵抗Ｒｓｕｍの構成をより詳しく示した説明図である。
【００７５】
トランジスタＴ１のソースには、電源電圧ＶＤＤが接続されており、該トランジスタのドレインには、トランジスタＴ２〜Ｔ５のソースがそれぞれ接続されている。トランジスタＴ２〜Ｔ５のゲートには、デコーダＤＥＣの出力部がそれぞれ接続されている。
【００７６】
デコーダＤＥＣは、制御信号ＣＮＴ６，ＣＮＴ７をデコードし、そのデコード結果をトランジスタＴ２〜Ｔ５に出力し、トランジスタＴ２〜Ｔ５のうち、いずれか１つのトランジスタをＯＮさせる。
【００７７】
また、トランジスタＴ２のドレインと基準電圧線ＶＳＳとの間には、抵抗Ｒｓｕｍが接続されている。抵抗Ｒｓｕｍは、抵抗Ｒ４〜Ｒ１３からなり、これら抵抗Ｒ４〜Ｒ１３が、基準電圧線ＶＳＳからトランジスタＴ２のドレインにかけて直列接続された構成からなる。
【００７８】
トランジスタＴ３のドレインには、抵抗Ｒ１３と抵抗Ｒ１２との接続部が接続されており、トランジスタＴ４のドレインには、抵抗Ｒ１２と抵抗Ｒ１１との接続部が接続されている。トランジスタＴ５のドレインには、抵抗Ｒ１１と抵抗Ｒ１０との接続部が接続されている。
【００７９】
抵抗Ｒｓｕｍにおいて、抵抗Ｒ５は、抵抗Ｒ４（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ６は、抵抗Ｒ５（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ７は、抵抗Ｒ６（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ８は、抵抗Ｒ７（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
【００８０】
抵抗Ｒ９は、抵抗Ｒ８（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっている。また、抵抗Ｒ１１〜Ｒ１３は、抵抗Ｒ９（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）にそれぞれ設定されており、抵抗Ｒ１０は、抵抗値ＸＲに設定されている。ここで、Ｘは、任意の整数からなり、電流Ｉｒｅｆの可変範囲に応じて変化する。
【００８１】
抵抗Ｒ４〜抵抗Ｒ１０には、トランジスタＴ６〜Ｔ１１がそれぞれ並列に接続されている。これらトランジスタＴ６〜Ｔ１１は、ＮチャネルＭＯＳからなる。トランジスタＴ６〜Ｔ１１のゲートには、制御信号ＣＮＴ０〜ＣＮＴ５がそれぞれ接続されている。トランジスタＴ６〜Ｔ１１は、入力された制御信号ＣＮＴ０〜ＣＮＴ５基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。
【００８２】
オペアンプＡＭＰ１の出力部には、トランジスタＴ１のゲートが接続されており、該オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。また、オペアンプＡＭＰ１の正（＋）入力部は、トランジスタＴ２のドレインと抵抗Ｒ１３との接続部に接続されている。
【００８３】
抵抗Ｒｓｕｍの合成抵抗値は、次式によって求められる。
【００８４】
【数２】
【００８５】
上式では、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ４〜Ｒ１３に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。
【００８６】
なお、実際は、抵抗Ｒ４〜Ｒ９を有効とする際には、トランジスタＴ６〜Ｔ１１を制御する制御信号ＣＮＴ５〜ＣＮＴ０は、Ｌｏレベルの制御信号がそれぞれ出力される。
【００８７】
ここで、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路５０における構成の一例について図３を用いて説明する。図３においても、図２と同様に電流Ｉｃｏｎｓｔを生成するトランジスタは省略する。
【００８８】
一般に、電圧電流変換回路５０は、抵抗とＭＯＳトランジスタとを並列接続した可変ラダー抵抗部とボルテージフォロア回路から構成され、オペアンプＡＭＰ５０、ＰチャネルＭＯＳのトランジスタＴ５０、ＮチャネルＭＯＳのトランジスタＴ５１〜Ｔ５８、および抵抗Ｒｓからなる。抵抗Ｒｓは、抵抗Ｒ５０〜Ｒ５８から構成されている。
【００８９】
トランジスタＴ５０のソースには、電源電圧ＶＤＤが接続されており、該トランジスタＴ５０のゲートには、オペアンプＡＭＰ５０の出力部が接続されている。このオペアンプＡＭＰ５０の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。トランジスタＴ５０のドレインには、オペアンプＡＭＰ５０の正（＋）入力部が接続されている。
【００９０】
また、トランジスタＴ５０のドレインとオペアンプＡＭＰ５０の正（＋）側入力端子との接続部と基準電圧線ＶＳＳとの間には、基準電圧線ＶＳＳからトランジスタＴ５０のドレインにかけて抵抗Ｒ５０〜Ｒ５８が直列接続されている。
【００９１】
抵抗Ｒ５０〜抵抗Ｒ５７には、トランジスタＴ５１〜Ｔ５８がそれぞれ並列に接続されている。トランジスタＴ５１〜Ｔ５８のゲートには、制御信号ＣＮＴ０〜ＣＮＴ７がそれぞれ入力されるように接続されている。トランジスタＴ５１〜Ｔ５８は、制御信号ＣＮＴ０〜ＣＮＴ７に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。
【００９２】
抵抗Ｒ５１は、抵抗Ｒ５０（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ５２は、抵抗Ｒ５１（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ５３は、抵抗Ｒ５２（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ５４は、抵抗Ｒ５３（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
【００９３】
抵抗Ｒ５５は、抵抗Ｒ５４（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっており、抵抗Ｒ５６は、抵抗Ｒ５５（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）となっている。
【００９４】
また、抵抗Ｒ５７は、抵抗Ｒ５６（抵抗値６４Ｒ）の２倍の抵抗値（抵抗値１２８Ｒ）となっており、抵抗Ｒ５８は、生成される電流Ｉｒｅｆが最大となるように任意の抵抗値（抵抗値ＸＲ）が設定されている。
【００９５】
抵抗Ｒｓの合成抵抗値は、次式によって求められる。
【００９６】
【数３】
【００９７】
式３では、式２と同様に、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ５８〜Ｒ５０に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。
【００９８】
式２、および式３からわかるように、抵抗Ｒｓｕｍ（図２）と抵抗Ｒｓ（図３）の合成抵抗値の可変範囲は同じである。
【００９９】
図３に示した回路トポロジーは、一般的であり、アナログ回路において多々使用されている。オンチップオシレータでは、抵抗Ｒ５０〜Ｒ５８に並列接続されたトランジスタＴ５１〜Ｔ５８を制御信号ＣＮＴ０〜ＣＮＴ７によってＯＮ／ＯＦＦ制御することにより抵抗値（抵抗Ｒｓ）を可変し、発振周波数の切り替えを実現している。
【０１００】
このとき、トランジスタＴ５０のオン抵抗は、オンチップオシレータの周波数精度に影響ないよう抵抗に対して十分に小さく設計する必要がある。回路の基準は、電源電圧依存性を除去するため、基準電圧線ＶＳＳ（グランド）を基準としている。
【０１０１】
使用するトランジスタは、基板がグランド給電であるＮチャネルＭＯＳトランジスタを使うのがよい。オンチップオシレータにおいて、広い発振周波数を実現するためには、抵抗値を大きく可変できるように設計する必要がある。
【０１０２】
しかしながら、図３に示すような回路構成では、以下に述べるような課題がある。
【０１０３】
前述したとおり、周波数精度におけるＭＯＳトランジスタのオン抵抗の影響を十分に小さくするためには、トランジスタのゲート幅を大きくするか、もしくはオン抵抗の影響を小さくするため単位抵抗を大きくすることが必要である。
【０１０４】
また、直列接続する抵抗の数を増やし、可変範囲を広くすると抵抗の上位部分に並列接続されたトランジスタ（たとえば、トランジスタＴ５８，Ｔ５７）は、低電圧条件下では十分なゲート−ソース間電圧がバイアスされず、加えて、基板がグランドレベルで給電されているため基板効果により、しきい値電圧が高くなってしまい、並列接続されたトランジスタのオン抵抗値は無視できない大きさとなってしまう。
【０１０５】
その結果、生成する電流、その電流で動作、生成される発振周波数に温度依存性を発生させてしまうことが判明した。しかしながら、トランジスタのゲート幅を大きくした場合、トランジスタのオン抵抗の影響を低減することが可能となるが、高温時に発生するリーク電流により、発振周波数に温度依存性が発生してしまうことも判明した。
【０１０６】
また、トランジスタサイズを大きくすることは、直接的に面積増加につながるためサイズによる解決は難しく、本発明者は、図２に示す回路構成とすることにより、後者のオン抵抗の影響なき単位抵抗値とし、抵抗値の切り替え技術を工夫することによりこの技術課題を解決した。
【０１０７】
次に、本実施の形態による電圧電流変換回路３の作用について説明する。
【０１０８】
図２に示す回路構成において、回路ノードｆｂｃｋは、オペアンプＡＭＰ１の正（＋）入力部に入力されており、該オペアンプＡＭＰ１の負（−）入力部に参照電圧ＶＲＥＦＩが入力されている。
【０１０９】
オペアンプＡＭＰ１は、正（＋）入力部と負（−）入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。
【０１１０】
よって、この回路が生成する電流Ｉｒｅｆは、
【０１１１】
【数４】
【０１１２】
となる。
【０１１３】
上位ビットの制御信号ＣＮＴ７，ＣＮＴ６によって動作するトランジスタＴ２〜Ｔ５（図３のＴ５７，Ｔ５８に相当するトランジスタ）は、抵抗に並列接続する構成から、電流パスをＰチャネルＭＯＳで選択する構成に変更している。
【０１１４】
デコーダＤＥＣは、入力された制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。たとえば、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ２をオンさせる信号を出力し、これにより、すべての抵抗Ｒ１３〜Ｒ１１に電流をパスさせる構成となる。
【０１１５】
また、制御信号ＣＮＴ７がＨｉ信号で、制御信号ＣＮＴ６がＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ３をオンさせる信号を出力し、これにより、抵抗Ｒ１３を介さず、抵抗Ｒ１２，Ｒ１１に電流をパスさせる構成となる。
【０１１６】
制御信号ＣＮＴ７がＬｏ信号で、制御信号ＣＮＴ６がＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ４をオンさせる信号を出力し、抵抗Ｒ１３、Ｒ１２を介さず、抵抗Ｒ１１に電流をパスさせる構成とし、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ５をオンさせる信号を出力し、抵抗Ｒ１３〜Ｒ１１に電流をパスさせない構成とする。
【０１１７】
また、トランジスタＴ６〜Ｔ１１は、制御信号ＣＮＴ０〜ＣＮＴ５に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）し、抵抗Ｒ４〜Ｒ９に電流をパスさせる否かを設定する。たとえば、抵抗Ｒ４〜Ｒ９において、たとえば、抵抗Ｒ９，Ｒ８に電流をパスさせる場合には、トランジスタＴ１１，Ｔ１０をそれぞれオンさせるように制御信号ＣＮＴ５，ＣＮＴ４をそれぞれ出力（Ｈｉ信号）する。
【０１１８】
また、制御信号ＣＮＴ５〜ＣＮＴ０がすべてＨｉ信号の場合には、トランジスタＴ６〜Ｔ１１がＯＮとなり、抵抗Ｒ９〜Ｒ４には、電流がパスしない構成となる。
【０１１９】
トランジスタＴ２〜Ｔ５を電源電圧ＶＤＤと並列接続した図２の回路構成では、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のソース―ドレイン電圧の変動が抑えられるため、ＯＮ抵抗を大幅に低減することができる。
【０１２０】
それにより、温度依存性、電源依存性を無視することができ、周波数精度の悪化を防止することができる。
【０１２１】
また、トランジスタＴ２〜Ｔ５のＯＮ抵抗が低減することにより、図３の説明で述べたトランジスタのゲート幅の拡大などが不要となり、リーク電流の低減、および面積増の抑制を行うことができる。
【０１２２】
その結果、制御信号ＣＮＴ５〜ＣＮＴ０によって動作制御されるトランジスタＴ６〜Ｔ１１のトランジスタサイズを大きくすることが可能となり、単位抵抗を図３に対して小さく設定することができ、これにより周波数切り替え分解能の細分化が可能となり、周波数精度をより改善することができる。
【０１２３】
また、図３の回路構成では、たとえば、トランジスタＴ５８がＯＦＦで、トランジスタＴ５７〜Ｔ５１がＯＮの状態から、トランジスタＴ５８がＯＮし、トランジスタＴ５７〜Ｔ５１がＯＦＦに遷移した状態などのトランジスタのＯＮ抵抗が大きく変化することになるが、図２の回路構成では、トランジスタＴ２〜Ｔ５のオン抵抗の影響がなくなったことにより、ＯＮ抵抗の大幅な変化がなくなり、周波数調整の分解能を大きくすることができる。制御信号の上位ビットは大きな抵抗値の抵抗の接続を切り替え、制御信号の下位ビットは上位ビットの制御信号により接続を切替えられる抵抗の抵抗値より小さな抵抗値の抵抗の接続を切替えるため、制御信号の上位ビットをデコードすることで周波数精度を向上させることができる。
【０１２４】
なお、図２では、８ビットの制御信号ＣＮＴ７〜ＣＮＴ０のうち、上位２ビットの制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５によって抵抗Ｒ１３〜Ｒ１１を切り替える構成としたが、デコードされる制御信号のビット数はこれに限定されるものではなく、抵抗の数、およびトランジスタの数などによって変更可能である。但し、デコードされる制御信号のビット数を増やすにつれデコードされた制御信号が増える。
【０１２５】
これは、デコードされた制御信号のうちいずれか１つの制御信号しか選択されないためである。このため、上述の構成では、抵抗およびトランジスタの数が膨大に増える。よってビット数は少ない方が適切であり、この実施の形態では２ビットとした。
【０１２６】
このため、制御信号の全ビットをデコードして構成するのではなく、デコードされる上位ビットの制御信号とデコードしない下位ビットの制御信号のとの両方を用いることで、面積を減らすことができる。また、直列に接続されている抵抗Ｒ４〜Ｒ９の接続順序を入れ替えることも可能である。
【０１２７】
図４は、図２における抵抗Ｒ４〜Ｒ１３のレイアウトの一例を示す説明図である。
【０１２８】
オンチップオシレータであるクロック発振回路１は、周波数の高精度化が重要であるため、抵抗素子として、たとえば、メタル抵抗素子Ｒｄが使用されている。これは、メタル抵抗の２次の温度依存性が小さいことによる。
【０１２９】
メタル抵抗素子Ｒｄは、たとえば、チタンナイトライド抵抗やタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄの抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。
【０１３０】
抵抗Ｒ１３は、図４の左側に上方から下方にかけて形成されている。この抵抗Ｒ１３は、８本のメタル抵抗素子Ｒｄを、スルーホールＴＨと配線Ｈを介して、直列接続した構成からなる。尚、図４にはスルーホールＴＨおよび配線Ｈの一部を代表して記号を示しているが、同様のパターンは同一の要素を示すものである。抵抗Ｒ１３の右側には、抵抗Ｒ１２が形成されており、該抵抗Ｒ１２の右側には、抵抗Ｒ１１が形成されている。抵抗Ｒ１２，Ｒ１１においても、それぞれ８本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。
【０１３１】
抵抗Ｒ１１の右側には、抵抗Ｒ１０が形成されている。抵抗Ｒ１０は、たとえば、抵抗値を２５６Ｒとしており、３２本のメタル抵抗素子Ｒｄを直列接続した構成からなる。抵抗Ｒ１０の右側には、抵抗Ｒ９が形成されている。抵抗Ｒ９は、４本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。
【０１３２】
抵抗Ｒ９の右側上半分の領域には、抵抗Ｒ８が形成されており、抵抗Ｒ８の右側には、抵抗Ｒ７が形成されている。抵抗Ｒ７の右側には、抵抗Ｒ６が形成されており、該抵抗Ｒ６の右側には、抵抗Ｒ５が形成されている。また、抵抗Ｒ９の右側下半分の領域には、ダミー抵抗Ｒｄａを挟んで、抵抗Ｒ４が形成されている。
【０１３３】
抵抗Ｒ８は、２本のメタル抵抗素子Ｒｄを直列接続した構成からなり、抵抗Ｒ７は、１本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。また、抵抗Ｒ６は、２本のメタル抵抗素子Ｒｄを並列接続した構成からなり、抵抗Ｒ５は、４本のメタル抵抗素子Ｒｄを並列接続した構成からなる。抵抗Ｒ４は、８本のメタル抵抗素子Ｒｄを並列接続した構成からなる。
【０１３４】
図４における抵抗Ｒ１３の上側には、トランジスタＴ２〜Ｔ５が形成されているトランジスタエリアＴＡ１がレイアウトされており、抵抗Ｒ５の上側には、トランジスタＴ６〜Ｔ１１が形成されているトランジスタエリアＴＡ２がレイアウトされている。
【０１３５】
トランジスタエリアＴＡ１のトランジスタＴ４のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ１（図４の左側の回路図参照）を介して抵抗Ｒ１２と抵抗Ｒ１１との接続部に接続されている。
【０１３６】
トランジスタＴ５のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ２（図４の左側の回路図参照）を介して抵抗Ｒ１１と抵抗Ｒ１０との接続部に接続されている。
【０１３７】
また、トランジスタエリアＴＡ２のトランジスタＴ６とトランジスタＴ７との接続部は、配線層に形成された配線Ｈ３（図４の左側の回路図参照）を介して抵抗Ｒ４と抵抗Ｒ５との接続部に接続されている。
【０１３８】
トランジスタエリアＴＡ２のトランジスタＴ８とトランジスタＴ９との接続部は、配線層に形成された配線Ｈ４（図４の左側の回路図参照）を介して抵抗Ｒ６と抵抗Ｒ７との接続部に接続されており、トランジスタエリアＴＡ２のトランジスタＴ９、およびトランジスタＴ１０の接続部は、配線層に形成された配線Ｈ５（図４の左側の回路図参照）を介して抵抗Ｒ８と抵抗Ｒ７との接続部に接続されている。
【０１３９】
さらに、トランジスタエリアＴＡ２のトランジスタＴ１０とトランジスタＴ１１との接続は、配線層に形成された配線Ｈ６（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ８との接続部に接続されている。
【０１４０】
トランジスタエリアＴＡ２のトランジスタＴ１１のドレインは、配線層に形成された配線Ｈ７（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ１０との接続部に接続されている。
【０１４１】
この場合、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続する必要がないため、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となる。
【０１４２】
これにより、各々のトランジスタエリアＴＡ１，ＴＡ２は、接続される抵抗の近くの端子にレイアウトすることが可能となり、メタル抵抗素子Ｒｄの数が増加しても配線長を短くすることが可能となり、配線抵抗を低減することができる。
【０１４３】
また、図４では、抵抗Ｒ４〜Ｒ１３をメタル抵抗素子Ｒｄで構成する場合について説明したが、これら抵抗Ｒ４〜Ｒ１３は、たとえば、ポリシリコン抵抗などによって形成するようにしてもよい。
【０１４４】
この場合においても、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となり、配線Ｈ１〜Ｈ７の配線長を短くすることができる。
【０１４５】
なお、図４では、トランジスタエリアＴＡ１を左上側にレイアウトし、トランジスタエリアＴＡ２を右上側にレイアウトした構成としたが、これらトランジスタエリアＴＡ１，ＴＡ２は、配線が短くなるようにレイアウトされればよく、図４のレイアウト位置に限るものではない。
【０１４６】
図５は、図３の抵抗Ｒ５０〜Ｒ５８のレイアウトの一例を示す説明図である。
【０１４７】
抵抗Ｒ５０〜Ｒ５８は、図４と同様に、メタル抵抗素子Ｒｄ５０によって形成されている。図４の左側には、上方から下方にかけて、抵抗Ｒ５８が形成されている。この抵抗Ｒ５８は、３２本のメタル抵抗素子Ｒｄ５０を直列接続した構成からなる。
【０１４８】
メタル抵抗素子Ｒｄ５０は、たとえば、チタンナイトライド抵抗、あるいはタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄ５０の抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。
【０１４９】
抵抗Ｒ５８の右側には、抵抗Ｒ５７が形成されており、該抵抗Ｒ５７の右側には、抵抗Ｒ５６が形成されている。抵抗Ｒ５７は、１６本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなり、抵抗Ｒ５６は、８本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。
【０１５０】
抵抗Ｒ５６の右側には、抵抗Ｒ５５が形成されており、該抵抗Ｒ５５は、４本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。抵抗Ｒ５５の右側上半分の領域には、抵抗Ｒ５４が形成されており、抵抗Ｒ５４の右側には、抵抗Ｒ５３が形成されている。
【０１５１】
抵抗Ｒ５３の右側方には、抵抗Ｒ５２が形成されており、該抵抗Ｒ５２の右側には、抵抗Ｒ５１が形成されている。また、抵抗Ｒ５５の右側下半分の領域には、ダミー抵抗Ｒｄａ５０を挟んで、抵抗Ｒ５０が形成されている。
【０１５２】
抵抗Ｒ５４は、２本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなり、抵抗Ｒ５３は、１本のメタル抵抗素子Ｒｄ５０からなる。抵抗Ｒ５２は、２本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなり、抵抗Ｒ５１は、４本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなる。また、抵抗Ｒ５０は、８本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなる。
【０１５３】
図５における抵抗Ｒ５１の上側には、トランジスタＴ５１〜Ｔ５８が形成されているトランジスタエリアＴＡ５０がレイアウトされている。また、抵抗Ｒ５８と抵抗Ｒ５７との接続部は、配線層に形成された配線Ｈ５０（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８と接続されている。
【０１５４】
抵抗Ｒ５７と抵抗Ｒ５６との接続部は、配線層に形成された配線Ｈ５１（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８，Ｔ５７の接続部に接続されている。
【０１５５】
抵抗Ｒ５６，Ｒ５５の接続部は、配線層に形成された配線Ｈ５２（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５７，Ｔ５６の接続部に接続されている。
【０１５６】
抵抗Ｒ５５，Ｒ５４の接続部は、配線層に形成された配線Ｈ５３（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５６，Ｔ５５の接続部に接続されており、抵抗Ｒ５４，Ｒ５３の接続部は、配線層に形成された配線Ｈ５４（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５５，Ｔ５４の接続部に接続されている。
【０１５７】
この場合、たとえば、トランジスタＴ５１のドレインとトランジスタＴ５２のソースが共通、トランジスタＴ５２のドレインとトランジスタＴ５３のソースが共通というように、トランジスタのソースまたはドレインが他のトランジスタと共通であることから、トランジスタを分離して配置すると、配線長が増加してしまうことになるため、図５のトランジスタエリアＴＡ５０のように集中して配置することが望ましい。
【０１５８】
しかしながら、トランジスタを集中して配置することにより、配線Ｈ５０，Ｈ５１などのように、抵抗値の高い抵抗では、直列接続する抵抗素子の数が多くなるために接続する距離が大きく離れてしまい、配線長が長くなってしまうことになる。
【０１５９】
図６は、図５における断面構造を模式的に示した説明図である。
【０１６０】
半導体基板５１の上部には、トランジスタなどの半導体デバイスが形成される半導体デバイス領域５２が形成されている。この半導体デバイス領域５２の上方には、接続用の配線Ｈが形成される配線層５３が形成されている。
【０１６１】
配線層５３の上方には、下層からの影響をなくすためのシールド層５４が形成されており、シールド層５４の上方には、複数のメタル抵抗素子Ｒｄ５０が形成されたメタル抵抗層５５が形成されている。
【０１６２】
メタル配線層５５に形成された抵抗素子と半導体デバイス領域５２に形成されたトランジスタとは、該配線層５３に形成された配線Ｈ、およびスルーホールＴＨを介して接続されている。
【０１６３】
この配線層５３に形成される配線Ｈは、半導体デバイス領域５２に形成される様々な半導体デバイスを接続する配線として使用されることになるが、配線層５３に抵抗Ｒ５０〜Ｒ５８、およびトランジスタＴ５１〜５８を接続する配線が形成されている場合には、配線の制約が大きくなってしまう。
【０１６４】
それにより、図６の右側に示す半導体デバイス領域５２にトランジスタＴ５１〜５８以外の半導体デバイスを形成しても、該半導体デバイスとの配線接続ができなくなってしまう恐れがある。
【０１６５】
しかしながら、図４に示したレイアウトの場合には、前述したように、トランジスタエリアＴＡ１，ＴＡ２と抵抗とを接続する配線長を短くすることが可能となり、配線の制約を最小限にすることができる。配線の制約が小さくなることにより、他の半導体デバイスのレイアウトを容易にすることができる。
【０１６６】
図７は、図１のクロック発振回路１を搭載した半導体装置８の一例を示すブロック図である。
【０１６７】
半導体装置８は、図示するように、クロック発振回路１と、例えばＣＰＵ(Central Processing Unit)９、揮発性メモリ１０、不揮発性メモリ１１、機能ブロック１２、分周器１３、レジスタ１４といった内部回路、およびバンドギャップリファレンス回路１５などから構成されている。
【０１６８】
ＣＰＵ９は、半導体装置８の中央処理部であり、揮発性メモリ１０は、たとえば、ＳＲＡＭ(Static Random Access Memory)などの半導体メモリからなる。
【０１６９】
不揮発性メモリ１１は、フラッシュメモリに例示される半導体メモリであり、機能ブロック１２は、たとえば、Ａ／Ｄ(Analog/Digital)変換器などの任意の機能を実現する様々な回路ブロックなどからなる。
【０１７０】
分周器１３は、クロック発振回路１が生成したクロック信号ＣＫＯＵＴを分周し、ＣＰＵ９、揮発性メモリ１０、および不揮発性メモリ１１に供給する。また、クロック発振回路１が生成したクロック信号ＣＫＯＵＴは、機能ブロック１２に供給される。
【０１７１】
レジスタ１４は、不揮発性メモリ１１から読み出されたデータを一時的に格納し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。
【０１７２】
バンドギャップリファレンス回路１５は、参照電圧源として、温度変化に対する電圧変化の小さい電圧を発生する回路であり、ここでは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成し、クロック発振回路１に供給する。
【０１７３】
制御信号ＣＮＴ０〜ＣＮＴ７は、予め不揮発性メモリ１１に書き込まれており、半導体装置８が起動すると、該不揮発性メモリ１１から読み出された制御信号ＣＮＴ０〜ＣＮＴ７がレジスタ１４へ書き込まれる。
【０１７４】
レジスタ１４への制御信号ＣＮＴ０〜ＣＮＴ７の書き込みは、不揮発性メモリ１１以外に、たとえば、ヒューズなどを利用するようにしてもよい。クロック発振回路１における可変可能な発振周波数範囲は、たとえば、３２ＭＨｚ〜５０ＭＨｚ程度であり、発振周波数を±１％程度で調整することを想定している。これに必要な制御信号の精度は概８ｂｉｔとなる。
【０１７５】
また、クロック発振回路１は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を調整することにより周波数の温度特性を正特性（高温になるに従い高周波）や負特性（低温になるに従い高周波）に自由に設定可能である。温度トリミングは、複数の温度でのクロック発振回路１の発振周波数を測定し、発振周波数の温度依存係数を算出することにより行われる。
【０１７６】
このように、周波数の温度依存性の自由度が高いクロック発振回路１は、たとえば、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体メモリのデータの保持をするために必要なセルフリフレッシュを行う基準クロック発生回路としても利用可能である。
【０１７７】
図８は、図１のクロック発振回路１を搭載した半導体メモリ１６の一例を示すブロック図である。
【０１７８】
半導体メモリ１６は、図示するように、クロック発振回路１、バンドギャップリファレンス回路１５、メモリ部１７、ヒューズ回路１８、およびなどから構成されている。メモリ部１７は、たとえば、ＤＲＡＭからなる揮発性メモリである。
【０１７９】
ヒューズ回路１８は、予め設定されている信号を生成し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。その他の構成については、図７と同様であるので、説明は省略する。
【０１８０】
ＤＲＡＭのデータ保持能力は高温で低下するため、高温時は常温に対して高周波でリフレッシュを実施したい、しかしながら、高温時に合わせて高周波に設定すると常温、または低温時に必要以上のリフレッシュを実施するため、消費電流が増加するというデメリットが発生する。
【０１８１】
そこで、図９に示すように、クロック発振回路１では、温度トリミングによって１次の正温特性を持たせることにより高温時のみ周波数を速くすることが可能である。これにより、高温時のデータ保持能力を高め、常温、低温時の消費電流の増加を抑えることが可能となる。
【０１８２】
それにより、本実施の形態によれば、電圧電流変換回路３におけるトランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減するとともに、トランジスタＴ２〜Ｔ５の温度依存性、および電源依存性を無視することができるので、クロック信号ＣＫＯＵＴの周波数精度を向上させることができる。
【０１８３】
また、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続される抵抗の近くにそれぞれレイアウトすることができるので、配線抵抗を低減することができる。
【０１８４】
以上、抵抗値を変化させることにより、クロック発振周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する方法について述べたが、要求される発振周波数の仕様によっては、容量値を変化させる方法と組み合わせて用いることも可能である。
【０１８５】
また、クロック発振周波数のみならず、高精度な調整が必要となる基準電圧発生回路等にも本発明によるクロック発振回路で用いられた電圧電流変換回路を利用することができる。
【産業上の利用可能性】
【０１８６】
本発明は、動作クロックを内部生成するクロック発振回路を備えた半導体装置における高精度なクロック信号の生成技術に適している。
【符号の説明】
【０１８７】
１ クロック発振回路
２ 参照電圧発生回路
３ 電圧電流変換回路
４ 制御回路
５ 周波数電圧変換回路
６ 積分回路
７ 電圧制御発振回路
８ 半導体装置
９ ＣＰＵ
１０ 揮発性メモリ
１１ 不揮発性メモリ
１２ 機能ブロック
１３ 分周器
１４ レジスタ
１５ バンドギャップリファレンス回路
１６ 半導体メモリ
１７ メモリ部
１８ ヒューズ回路
Ｒ１〜Ｒ１３ 抵抗
Ｑ１ トランジスタ
Ｔ１〜Ｔ１１ トランジスタ
ＡＭＰ１ オペアンプ
ＡＭＰ２ オペアンプ
Ｒｓｕｍ 抵抗
Ｒ１〜Ｒ１３ 抵抗
Ｒｄａ ダミー抵抗
Ｒｄ メタル抵抗素子
ＳＷ１〜ＳＷ３ スイッチ
Ｃ１ 静電容量素子
Ｃ２ 静電容量素子
ＤＥＣ デコーダ
ＴＡ１ トランジスタエリア
ＴＡ２ トランジスタエリア
Ｈ１〜Ｈ７ 配線
５０ 電圧電流変換回路
５１ 半導体基板
５２ 半導体デバイス領域
５３ 配線層
５４ シールド層
５５ メタル抵抗層
ＡＭＰ５０ オペアンプ
Ｔ５０〜Ｔ５８ トランジスタ
Ｒｓ 抵抗
Ｒ５０〜Ｒ５８ 抵抗
Ｒｄａ５０ ダミー抵抗
Ｈ５０〜Ｈ５４ 配線
Ｒｄ５０ メタル抵抗素子
Ｒｄａ５０ ダミー抵抗
ＴＡ５０ トランジスタエリア
Ｈ５０〜Ｈ５４ 配線
ＴＨ スルーホール
【技術分野】
【０００１】
本発明は、回路動作に用いられるクロック信号を発生させるクロック発振回路を有する半導体装置に有効な技術に関するものである。
【背景技術】
【０００２】
汎用のマイクロコンピュータなどの半導体装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められており、ＣＰＵ(Central Processing Unit)や周辺機能ブロックなどの内部モジュールへ供給するクロック信号を生成するクロック発振回路に、水晶発振子等の外付け部品を用いない、いわゆるオンチップオシレータを内蔵しているものがある。
【０００３】
オンチップオシレータの重要な特性に周波数精度がある。周波数精度とは、電源変動や温度変動に対する周波数の変動量である。オンチップオシレータは、この周波数精度が低いため、外付け発振子の代替部品としては用途が限定されてしまう。
【０００４】
そこで、用途を拡大するために、オンチップオシレータの周波数の高精度化が必要となる。また、周波数精度とともに広い発振周波数範囲をカバーすることでその適応範囲を更に広げることができる。周波数の設定は、ユーザで使用用途に合わせて設定変更することを許可しているのが汎用マイコンにおいて一般的である。
【０００５】
高い周波数精度を要求されるオンチップオシレータは、周波数精度向上のため、たとえば、温度トリミングを実施している。温度トリミングを実施することで回路がもつ温度依存性と使用しているデバイスの温度依存性をキャンセルするよう制御信号を設定する。
【０００６】
２点の温度でトリミングを実施することにより１次の温度係数をキャンセルすることができる。３点の温度でトリミングを実施した場合は、１次の温度係数に加えて、２次の温度係数もキャンセルすることが可能となる。
【０００７】
この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。
【０００８】
また、複数の電圧を高精度に生成する電圧発生回路としては、たとえば、参照電圧発生回路と、差動増幅器と、ＰチャンネルＭＯＳ(Metal Oxide Semiconductor)トランジスタと、スイッチングトランジスタと、出力ノードと、第１〜第３の抵抗列とを備え、第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、ＰチャンネルＭＯＳトランジスタのドレインと出力ノードとの間に配置された第１の抵抗列の抵抗値と出力ノードと差動増幅器の他方の入力端子との間に配置された第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、第１の抵抗列の抵抗値と第２の抵抗列の抵抗値との和が一定となるように選択制御するものが知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３０００２７号公報
【特許文献２】特開２００７−２９３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、上記のようなオンチップオシレータにおけるクロック生成技術では、次のような問題点があることが本発明者により見出された。
【００１１】
オンチップオシレータを用いたクロック発振回路は、たとえば、参照電圧発生回路、電圧電流変換回路、制御回路、周波数電圧変換回路、および電圧制御発振回路を有する。周波数電圧変換回路、電圧制御発振回路、制御回路でフィードバックループを構成する。
【００１２】
参照電圧発生回路は、参照電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、電流発生回路と発振回路へ出力する。電圧電流変換回路は、参照電圧に基づき、ほぼ一定の電流を出力する。
【００１３】
ここでは、電源電圧、温度依存性が小さい電流Ｉｒｅｆを生成する。周波数電圧変換回路は、電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。
【００１４】
制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。発振回路は積分回路を有する。
【００１５】
積分回路は、参照電圧発生回路が生成した参照電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振回路の制御電圧を変え、クロック周期を所望の周波数に調整する。
【００１６】
このクロック発振回路の発振周波数ＦＣＫＯＵＴは、
【００１７】
【数１】
【００１８】
で表せる。
【００１９】
本方式は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を温度トリミングすることにより、抵抗と容量の温度依存性をキャンセルすることで、発振周波数ＦＣＫＯＵＴは、温度に対して一定の発振周波数を得る。
【００２０】
周波数の絶対値は、周波数電圧変換回路の容量Ｃや、電圧電流変換回路の抵抗Ｒを切り替えることで実現する。一般に、容量は、周波数を大きく調整（粗調整）するために利用され、抵抗は周波数絶対値の微調整をするために利用されている。
【００２１】
ユーザに周波数設定を任意に許可するためには、容量値や抵抗値の設定を変化させて周波数切り替えできるようにする必要がある。
【００２２】
しかしながら、容量値を変化させる技術では、容量値の小さな容量を数多く配置する場合面積効率が低く、クロック発振回路のレイアウト面積の面積拡大につながってしまうため周波数調整の分解能の細分化、周波数範囲の拡大を実現する素子としては適切でない。よって、設計者は抵抗値を変化させることにより、周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する必要が生じた。
【００２３】
さらに、汎用マイクロコンピュータに例示される半導体装置は、低消費電力化が必須であるため、たとえば、約１．３５Ｖという低い動作電圧にて実現する必要があり、技術課題の難易度をあげている。
【００２４】
本発明の目的は、広範囲に、かつ高分解能にクロック信号の周波数を可変することのできる技術を提供することにある。
【００２５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
本発明は、クロック信号を出力するクロック発振回路と、該クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、該クロック発振回路は、基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、該トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを含む電流電圧変換回路を有し、第１の抵抗切り替え部は、第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が第１のノードに接続された第１の抵抗部と、ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、第１の経路切り替え部は、基準電流を第１のスイッチを介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは基準電流を第２のスイッチを介して第２の抵抗切り替え部へ流し、第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、オペアンプは、負入力部に参照電圧が入力され、正入力部に第１の抵抗部の他方端が接続され、出力部にトランジスタのゲートが接続されたものである。
【００２８】
また、本発明は、第２の抵抗切り替え部が、第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、第３のスイッチが第２の抵抗に並列に接続されているものである。
【００２９】
さらに、本発明は、第１のスイッチ及び第２のスイッチが、ＰチャネルＭＯＳのトランジスタであり、第３のスイッチが、ＮチャネルＭＯＳのトランジスタよりなるものである。
【００３０】
また、本発明は、第１のスイッチ及び第２のスイッチが、第２の抵抗部より、第１の抵抗部の近くに配置し、第３のスイッチが、第１の抵抗部より、第２の抵抗部の近くに配置し、第１および第２のスイッチと、第３のスイッチをそれぞれに分離して配置するものである。
【００３１】
さらに、本発明は、第１の抵抗部および第２の抵抗部が、メタル配線抵抗よりなるものである。
【００３２】
また、本発明は、第１の抵抗部が第１の経路切り替え部の上層に、第２の抵抗部が第２の経路切り替え部の上層に配置されているものである。
【００３３】
さらに、本発明は、第１の抵抗部および第２の抵抗部が、ポリシリコン抵抗よりなるものである。
【００３４】
また、本発明は、第２の抵抗部を構成する抵抗の抵抗値より、第１の抵抗の抵抗値が大きいものである。
【００３５】
さらに、第２の抵抗部を構成する直列に接続された複数の抵抗が、基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、第１の抵抗部を構成する抵抗の少なくとも１つは、第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値よりなるものである。
【発明の効果】
【００３６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３７】
（１）周波数切り替え分解能を細分化し、広範囲で高精度なクロック信号を生成することができる。
【００３８】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施の形態によるクロック発振回路における構成の一例を示すブロック図である。
【図２】図１のクロック発振回路に設けられた電圧電流変換回路における詳しい構成の一例を示す説明図である。
【図３】本発明者が検討したオンチップオシレータに設けられた電圧電流変換回路における構成の一例を示した説明図である。
【図４】図２における抵抗のレイアウトの一例を示す説明図である。
【図５】図３の抵抗のレイアウトの一例を示す説明図である。
【図６】図５における断面構造を模式的に示した説明図である。
【図７】図１のクロック発振回路を搭載した半導体装置の一例を示すブロック図である。
【図８】図１のクロック発振回路を搭載した半導体メモリの一例を示すブロック図である。
【図９】図１のクロック発振回路における高温時から低温にかけてのクロック信号の周波数特性の一例を示した説明図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４１】
《実施の形態の概要》
本発明の実施の形態による半導体装置（半導体装置８）は、図１に示すようにクロック信号を出力するクロック発振回路と、クロック信号に基づいて生成される動作周波数に応じて動作する内部回路（図７の９，１０等）と含んで構成される。
【００４２】
また、クロック発振回路は、電圧を電流に変換する電圧電流変換回路３を備える。
【００４３】
電圧電流変換回路３は、基準電流（電流Ｉｒｅｆ）を供給するトランジスタ（トランジスタＴ１）と、制御信号に基づいて、該トランジスタから出力される基準電流の経路を切り替える第１の抵抗切り替え部と第２の抵抗切り替え部と、基準電流を供給するトランジスタを制御するオペアンプ（オペアンプＡＭＰ１）とを有する。
【００４４】
第１の抵抗切り替え部は、第１の経路切り替え部（トランジスタＴ２〜Ｔ５）と第１の抵抗部（Ｒ１０〜Ｒ１３）とを含む。
【００４５】
第１の抵抗部は、一方端と他方端を有し、複数の抵抗（Ｒ１０からＲ１３）が直列に接続されている。複数の抵抗には、第１の抵抗Ｒ１３が含まれる。
【００４６】
第１の経路切り替え部は、第１のスイッチであるトランジスタＴ２と第２のスイッチであるトランジスタＴ３を含み、トランジスタＴ１のドレインに接続されている。
【００４７】
また、ノードＡＮで、第１の経路切り換え部と第１の抵抗部の他方端とが接続される。
【００４８】
第１の経路切り替え部は、基準電流をトランジスタＴ２を介して第１の抵抗および第２の抵抗切り替え部へ流す、もしくは、基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す、かのいずれかに制御信号により切り替える。
【００４９】
基準電流をトランジスタＴ３を介して第２の抵抗切り替え部へ流す場合は、第１の抵抗には基準電流が流れないことになる。
【００５０】
図２を例に説明すれば、トランジスタＴ２，抵抗Ｒ１３，Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すか、トランジスタＴ３，抵抗Ｒ１２，Ｒ１１，Ｒ１０、第２の抵抗切り替え部の経路で電流を流すかを制御信号で切り替える。
【００５１】
オペアンプＡＭＰ１は、負入力部に温度特性を有した参照電圧（参照電圧ＶＲＥＦＩ）が入力され、正入力部にノードＡＮが接続され、出力部に基準電流を供給するトランジスタのゲートが接続される。
【００５２】
第２の抵抗切り替え部は、第１のノードと基準電圧が供給される基準電圧線との間に接続される。
【００５３】
第１のノードには、第１の抵抗部の一方端が接続されている。
【００５４】
第２の抵抗切り替え部は、第２の経路切り替え部（トランジスタＴ６〜Ｔ１１）と第２の抵抗部（抵抗Ｒ４〜Ｒ９）を含む。
【００５５】
第２の経路切り換え部は、第２の抵抗部に含まれる第２の抵抗（Ｒ４）に並列接続された第３のスイッチ（Ｔ６）を含み、該第３のスイッチは、制御信号に基づいてオン／オフし、第２の抵抗に電流を流すかパスさせるかを切り替える構成からなる。
【００５６】
図１は、本発明の一実施の形態によるクロック発振回路における構成の一例を示すブロック図、図２は、図１のクロック発振回路に設けられた電圧電流変換回路における詳しい構成の一例を示す説明図、図３は、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路における構成の一例を示した説明図、図４は、図２における抵抗のレイアウトの一例を示す説明図、図５は、図３の抵抗のレイアウトの一例を示す説明図、図６は、図５における断面構造を模式的に示した説明図、図７は、図１のクロック発振回路を搭載した半導体装置の一例を示すブロック図、図８は、図１のクロック発振回路を搭載した半導体メモリの一例を示すブロック図である。
【００５７】
クロック発振回路１は、クロック信号を生成し、半導体装置の内部モジュールに供給する。クロック発振回路１は、図１に示すように、参照電圧発生回路２、電圧電流変換回路３、制御回路４、周波数電圧変換回路５、積分回路６、および電圧制御発振回路（VCO：Voltage Controlled Oscillator）７から構成されており、これらの回路でフィードバックループを構成するクロック生成回路である。
【００５８】
参照電圧発生回路２は、抵抗Ｒ１〜Ｒ３、バイポーラ素子からなるトランジスタＱ１から構成されている。電圧電流変換回路３は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２、ならびに抵抗Ｒｓｕｍから構成されている。
【００５９】
周波数電圧変換回路５は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路６は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。
【００６０】
参照電圧発生回路２は、たとえば、バンドギャップリファレンス回路などにより生成された正の１次の温度依存性をもつ電流Ｉｐｔａｔから、温度特性を有した参照電圧ＶＲＥＦＩ、および電源、温度依存性の小さい参照電圧ＶＲＥＦＣをそれぞれ生成する。
【００６１】
抵抗Ｒ１の一方の接続部には、バンドギャップリファレンス回路などが生成した電流Ｉｐｔａｔが供給されるように接続されている。この抵抗Ｒ１で発生した電圧が参照電圧ＶＲＥＦＩであり、電圧電流変換回路３に出力される。
【００６２】
抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部、および抵抗Ｒ３の他方の接続部には、基準電圧線ＶＳＳがそれぞれ接続されている。抵抗Ｒ３で発生した電圧が参照電圧ＶＲＥＦＣとして積分回路６に出力されている。
【００６３】
また、電圧電流変換回路３は、電源電圧、温度依存性の小さい電流Ｉｒｅｆを生成する。この電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、温度依存性を有した抵抗Ｒｓｕｍに参照電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｓｕｍの温度依存性をキャンセルするよう、参照電圧発生回路２において、参照電圧ＶＲＥＦＩに温度特性をもたせている。
【００６４】
オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。
【００６５】
これらトランジスタＴ１，Ｔ２のソースには、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１のドレインには、オペアンプＡＭＰ１の正（＋）入力部、ならびに抵抗Ｒｓｕｍの一方の接続部がそれぞれ接続されている。
【００６６】
抵抗Ｒｓｕｍの他方の接続部には、基準電圧線ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Ｉｃｏｎｓｔが出力され、トランジスタＴ２のドレインから周波数電圧変換回路５のスイッチＳＷ１に電圧ＶＮＤＤが供給される。
【００６７】
周波数電圧変換回路５は、電圧電流変換回路３から出力される電流Ｉｃｏｎｓｔ、静電容量素子Ｃ１の容量と電圧制御発振回路７から出力されるクロック信号ＣＫＯＵＴから、制御回路４において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。
【００６８】
この周波数電圧変換回路５において、スイッチＳＷ１の一方の接続部には、電圧ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電圧線ＶＳＳが接続されている。
【００６９】
スイッチＳＷ１は、制御回路４から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路４から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路４から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００７０】
積分回路６は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路６は、電源、温度依存性の小さい参照電圧ＶＲＥＦＣと周波数電圧変換回路５から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。
【００７１】
オペアンプＡＭＰ２の負（−）入力部、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。
【００７２】
オペアンプＡＭＰ２の正（＋）入力部には、参照電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路７へ出力されている。
【００７３】
電圧制御発振回路７は、入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路７が生成したクロック信号ＣＫＯＵＴは、制御回路４にも入力されるように接続されている。
【００７４】
図２は、電圧電流変換回路３におけるオペアンプＡＭＰ１、トランジスタＴ１、および抵抗Ｒｓｕｍの構成をより詳しく示した説明図である。
【００７５】
トランジスタＴ１のソースには、電源電圧ＶＤＤが接続されており、該トランジスタのドレインには、トランジスタＴ２〜Ｔ５のソースがそれぞれ接続されている。トランジスタＴ２〜Ｔ５のゲートには、デコーダＤＥＣの出力部がそれぞれ接続されている。
【００７６】
デコーダＤＥＣは、制御信号ＣＮＴ６，ＣＮＴ７をデコードし、そのデコード結果をトランジスタＴ２〜Ｔ５に出力し、トランジスタＴ２〜Ｔ５のうち、いずれか１つのトランジスタをＯＮさせる。
【００７７】
また、トランジスタＴ２のドレインと基準電圧線ＶＳＳとの間には、抵抗Ｒｓｕｍが接続されている。抵抗Ｒｓｕｍは、抵抗Ｒ４〜Ｒ１３からなり、これら抵抗Ｒ４〜Ｒ１３が、基準電圧線ＶＳＳからトランジスタＴ２のドレインにかけて直列接続された構成からなる。
【００７８】
トランジスタＴ３のドレインには、抵抗Ｒ１３と抵抗Ｒ１２との接続部が接続されており、トランジスタＴ４のドレインには、抵抗Ｒ１２と抵抗Ｒ１１との接続部が接続されている。トランジスタＴ５のドレインには、抵抗Ｒ１１と抵抗Ｒ１０との接続部が接続されている。
【００７９】
抵抗Ｒｓｕｍにおいて、抵抗Ｒ５は、抵抗Ｒ４（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ６は、抵抗Ｒ５（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ７は、抵抗Ｒ６（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ８は、抵抗Ｒ７（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
【００８０】
抵抗Ｒ９は、抵抗Ｒ８（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっている。また、抵抗Ｒ１１〜Ｒ１３は、抵抗Ｒ９（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）にそれぞれ設定されており、抵抗Ｒ１０は、抵抗値ＸＲに設定されている。ここで、Ｘは、任意の整数からなり、電流Ｉｒｅｆの可変範囲に応じて変化する。
【００８１】
抵抗Ｒ４〜抵抗Ｒ１０には、トランジスタＴ６〜Ｔ１１がそれぞれ並列に接続されている。これらトランジスタＴ６〜Ｔ１１は、ＮチャネルＭＯＳからなる。トランジスタＴ６〜Ｔ１１のゲートには、制御信号ＣＮＴ０〜ＣＮＴ５がそれぞれ接続されている。トランジスタＴ６〜Ｔ１１は、入力された制御信号ＣＮＴ０〜ＣＮＴ５基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。
【００８２】
オペアンプＡＭＰ１の出力部には、トランジスタＴ１のゲートが接続されており、該オペアンプＡＭＰ１の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。また、オペアンプＡＭＰ１の正（＋）入力部は、トランジスタＴ２のドレインと抵抗Ｒ１３との接続部に接続されている。
【００８３】
抵抗Ｒｓｕｍの合成抵抗値は、次式によって求められる。
【００８４】
【数２】
【００８５】
上式では、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ４〜Ｒ１３に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。
【００８６】
なお、実際は、抵抗Ｒ４〜Ｒ９を有効とする際には、トランジスタＴ６〜Ｔ１１を制御する制御信号ＣＮＴ５〜ＣＮＴ０は、Ｌｏレベルの制御信号がそれぞれ出力される。
【００８７】
ここで、本発明者が検討したクロック発振回路に設けられた電圧電流変換回路５０における構成の一例について図３を用いて説明する。図３においても、図２と同様に電流Ｉｃｏｎｓｔを生成するトランジスタは省略する。
【００８８】
一般に、電圧電流変換回路５０は、抵抗とＭＯＳトランジスタとを並列接続した可変ラダー抵抗部とボルテージフォロア回路から構成され、オペアンプＡＭＰ５０、ＰチャネルＭＯＳのトランジスタＴ５０、ＮチャネルＭＯＳのトランジスタＴ５１〜Ｔ５８、および抵抗Ｒｓからなる。抵抗Ｒｓは、抵抗Ｒ５０〜Ｒ５８から構成されている。
【００８９】
トランジスタＴ５０のソースには、電源電圧ＶＤＤが接続されており、該トランジスタＴ５０のゲートには、オペアンプＡＭＰ５０の出力部が接続されている。このオペアンプＡＭＰ５０の負（−）入力部には、参照電圧ＶＲＥＦＩが入力されるように接続されている。トランジスタＴ５０のドレインには、オペアンプＡＭＰ５０の正（＋）入力部が接続されている。
【００９０】
また、トランジスタＴ５０のドレインとオペアンプＡＭＰ５０の正（＋）側入力端子との接続部と基準電圧線ＶＳＳとの間には、基準電圧線ＶＳＳからトランジスタＴ５０のドレインにかけて抵抗Ｒ５０〜Ｒ５８が直列接続されている。
【００９１】
抵抗Ｒ５０〜抵抗Ｒ５７には、トランジスタＴ５１〜Ｔ５８がそれぞれ並列に接続されている。トランジスタＴ５１〜Ｔ５８のゲートには、制御信号ＣＮＴ０〜ＣＮＴ７がそれぞれ入力されるように接続されている。トランジスタＴ５１〜Ｔ５８は、制御信号ＣＮＴ０〜ＣＮＴ７に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）動作を行う。
【００９２】
抵抗Ｒ５１は、抵抗Ｒ５０（抵抗値Ｒ）の２倍の抵抗値（抵抗値２Ｒ）となっており、抵抗Ｒ５２は、抵抗Ｒ５１（抵抗値２Ｒ）の２倍の抵抗値（抵抗値４Ｒ）となっている。同様に、抵抗Ｒ５３は、抵抗Ｒ５２（抵抗値４Ｒ）の２倍の抵抗値（抵抗値８Ｒ）となっており、抵抗Ｒ５４は、抵抗Ｒ５３（抵抗値８Ｒ）の２倍の抵抗値（抵抗値１６Ｒ）となっている。
【００９３】
抵抗Ｒ５５は、抵抗Ｒ５４（抵抗値１６Ｒ）の２倍の抵抗値（抵抗値３２Ｒ）となっており、抵抗Ｒ５６は、抵抗Ｒ５５（抵抗値３２Ｒ）の２倍の抵抗値（抵抗値６４Ｒ）となっている。
【００９４】
また、抵抗Ｒ５７は、抵抗Ｒ５６（抵抗値６４Ｒ）の２倍の抵抗値（抵抗値１２８Ｒ）となっており、抵抗Ｒ５８は、生成される電流Ｉｒｅｆが最大となるように任意の抵抗値（抵抗値ＸＲ）が設定されている。
【００９５】
抵抗Ｒｓの合成抵抗値は、次式によって求められる。
【００９６】
【数３】
【００９７】
式３では、式２と同様に、制御信号ＣＮＴ７〜ＣＮＴ０と合成抵抗値との関係を示しており、たとえば、最も大きな合成抵抗値とする際には、すべての抵抗Ｒ５８〜Ｒ５０に電流をパスさせる構成とすればよいので、ＣＮＴ７〜ＣＮＴ０に’１’を代入して算出する。
【００９８】
式２、および式３からわかるように、抵抗Ｒｓｕｍ（図２）と抵抗Ｒｓ（図３）の合成抵抗値の可変範囲は同じである。
【００９９】
図３に示した回路トポロジーは、一般的であり、アナログ回路において多々使用されている。オンチップオシレータでは、抵抗Ｒ５０〜Ｒ５８に並列接続されたトランジスタＴ５１〜Ｔ５８を制御信号ＣＮＴ０〜ＣＮＴ７によってＯＮ／ＯＦＦ制御することにより抵抗値（抵抗Ｒｓ）を可変し、発振周波数の切り替えを実現している。
【０１００】
このとき、トランジスタＴ５０のオン抵抗は、オンチップオシレータの周波数精度に影響ないよう抵抗に対して十分に小さく設計する必要がある。回路の基準は、電源電圧依存性を除去するため、基準電圧線ＶＳＳ（グランド）を基準としている。
【０１０１】
使用するトランジスタは、基板がグランド給電であるＮチャネルＭＯＳトランジスタを使うのがよい。オンチップオシレータにおいて、広い発振周波数を実現するためには、抵抗値を大きく可変できるように設計する必要がある。
【０１０２】
しかしながら、図３に示すような回路構成では、以下に述べるような課題がある。
【０１０３】
前述したとおり、周波数精度におけるＭＯＳトランジスタのオン抵抗の影響を十分に小さくするためには、トランジスタのゲート幅を大きくするか、もしくはオン抵抗の影響を小さくするため単位抵抗を大きくすることが必要である。
【０１０４】
また、直列接続する抵抗の数を増やし、可変範囲を広くすると抵抗の上位部分に並列接続されたトランジスタ（たとえば、トランジスタＴ５８，Ｔ５７）は、低電圧条件下では十分なゲート−ソース間電圧がバイアスされず、加えて、基板がグランドレベルで給電されているため基板効果により、しきい値電圧が高くなってしまい、並列接続されたトランジスタのオン抵抗値は無視できない大きさとなってしまう。
【０１０５】
その結果、生成する電流、その電流で動作、生成される発振周波数に温度依存性を発生させてしまうことが判明した。しかしながら、トランジスタのゲート幅を大きくした場合、トランジスタのオン抵抗の影響を低減することが可能となるが、高温時に発生するリーク電流により、発振周波数に温度依存性が発生してしまうことも判明した。
【０１０６】
また、トランジスタサイズを大きくすることは、直接的に面積増加につながるためサイズによる解決は難しく、本発明者は、図２に示す回路構成とすることにより、後者のオン抵抗の影響なき単位抵抗値とし、抵抗値の切り替え技術を工夫することによりこの技術課題を解決した。
【０１０７】
次に、本実施の形態による電圧電流変換回路３の作用について説明する。
【０１０８】
図２に示す回路構成において、回路ノードｆｂｃｋは、オペアンプＡＭＰ１の正（＋）入力部に入力されており、該オペアンプＡＭＰ１の負（−）入力部に参照電圧ＶＲＥＦＩが入力されている。
【０１０９】
オペアンプＡＭＰ１は、正（＋）入力部と負（−）入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。
【０１１０】
よって、この回路が生成する電流Ｉｒｅｆは、
【０１１１】
【数４】
【０１１２】
となる。
【０１１３】
上位ビットの制御信号ＣＮＴ７，ＣＮＴ６によって動作するトランジスタＴ２〜Ｔ５（図３のＴ５７，Ｔ５８に相当するトランジスタ）は、抵抗に並列接続する構成から、電流パスをＰチャネルＭＯＳで選択する構成に変更している。
【０１１４】
デコーダＤＥＣは、入力された制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。たとえば、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ２をオンさせる信号を出力し、これにより、すべての抵抗Ｒ１３〜Ｒ１１に電流をパスさせる構成となる。
【０１１５】
また、制御信号ＣＮＴ７がＨｉ信号で、制御信号ＣＮＴ６がＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ３をオンさせる信号を出力し、これにより、抵抗Ｒ１３を介さず、抵抗Ｒ１２，Ｒ１１に電流をパスさせる構成となる。
【０１１６】
制御信号ＣＮＴ７がＬｏ信号で、制御信号ＣＮＴ６がＨｉ信号の場合、デコーダＤＥＣは、トランジスタＴ４をオンさせる信号を出力し、抵抗Ｒ１３、Ｒ１２を介さず、抵抗Ｒ１１に電流をパスさせる構成とし、制御信号ＣＮＴ７，ＣＮＴ６がいずれもＬｏ信号の場合、デコーダＤＥＣは、トランジスタＴ５をオンさせる信号を出力し、抵抗Ｒ１３〜Ｒ１１に電流をパスさせない構成とする。
【０１１７】
また、トランジスタＴ６〜Ｔ１１は、制御信号ＣＮＴ０〜ＣＮＴ５に基づいて、ＯＮ（導通）／ＯＦＦ（非導通）し、抵抗Ｒ４〜Ｒ９に電流をパスさせる否かを設定する。たとえば、抵抗Ｒ４〜Ｒ９において、たとえば、抵抗Ｒ９，Ｒ８に電流をパスさせる場合には、トランジスタＴ１１，Ｔ１０をそれぞれオンさせるように制御信号ＣＮＴ５，ＣＮＴ４をそれぞれ出力（Ｈｉ信号）する。
【０１１８】
また、制御信号ＣＮＴ５〜ＣＮＴ０がすべてＨｉ信号の場合には、トランジスタＴ６〜Ｔ１１がＯＮとなり、抵抗Ｒ９〜Ｒ４には、電流がパスしない構成となる。
【０１１９】
トランジスタＴ２〜Ｔ５を電源電圧ＶＤＤと並列接続した図２の回路構成では、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のソース―ドレイン電圧の変動が抑えられるため、ＯＮ抵抗を大幅に低減することができる。
【０１２０】
それにより、温度依存性、電源依存性を無視することができ、周波数精度の悪化を防止することができる。
【０１２１】
また、トランジスタＴ２〜Ｔ５のＯＮ抵抗が低減することにより、図３の説明で述べたトランジスタのゲート幅の拡大などが不要となり、リーク電流の低減、および面積増の抑制を行うことができる。
【０１２２】
その結果、制御信号ＣＮＴ５〜ＣＮＴ０によって動作制御されるトランジスタＴ６〜Ｔ１１のトランジスタサイズを大きくすることが可能となり、単位抵抗を図３に対して小さく設定することができ、これにより周波数切り替え分解能の細分化が可能となり、周波数精度をより改善することができる。
【０１２３】
また、図３の回路構成では、たとえば、トランジスタＴ５８がＯＦＦで、トランジスタＴ５７〜Ｔ５１がＯＮの状態から、トランジスタＴ５８がＯＮし、トランジスタＴ５７〜Ｔ５１がＯＦＦに遷移した状態などのトランジスタのＯＮ抵抗が大きく変化することになるが、図２の回路構成では、トランジスタＴ２〜Ｔ５のオン抵抗の影響がなくなったことにより、ＯＮ抵抗の大幅な変化がなくなり、周波数調整の分解能を大きくすることができる。制御信号の上位ビットは大きな抵抗値の抵抗の接続を切り替え、制御信号の下位ビットは上位ビットの制御信号により接続を切替えられる抵抗の抵抗値より小さな抵抗値の抵抗の接続を切替えるため、制御信号の上位ビットをデコードすることで周波数精度を向上させることができる。
【０１２４】
なお、図２では、８ビットの制御信号ＣＮＴ７〜ＣＮＴ０のうち、上位２ビットの制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５によって抵抗Ｒ１３〜Ｒ１１を切り替える構成としたが、デコードされる制御信号のビット数はこれに限定されるものではなく、抵抗の数、およびトランジスタの数などによって変更可能である。但し、デコードされる制御信号のビット数を増やすにつれデコードされた制御信号が増える。
【０１２５】
これは、デコードされた制御信号のうちいずれか１つの制御信号しか選択されないためである。このため、上述の構成では、抵抗およびトランジスタの数が膨大に増える。よってビット数は少ない方が適切であり、この実施の形態では２ビットとした。
【０１２６】
このため、制御信号の全ビットをデコードして構成するのではなく、デコードされる上位ビットの制御信号とデコードしない下位ビットの制御信号のとの両方を用いることで、面積を減らすことができる。また、直列に接続されている抵抗Ｒ４〜Ｒ９の接続順序を入れ替えることも可能である。
【０１２７】
図４は、図２における抵抗Ｒ４〜Ｒ１３のレイアウトの一例を示す説明図である。
【０１２８】
オンチップオシレータであるクロック発振回路１は、周波数の高精度化が重要であるため、抵抗素子として、たとえば、メタル抵抗素子Ｒｄが使用されている。これは、メタル抵抗の２次の温度依存性が小さいことによる。
【０１２９】
メタル抵抗素子Ｒｄは、たとえば、チタンナイトライド抵抗やタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄの抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。
【０１３０】
抵抗Ｒ１３は、図４の左側に上方から下方にかけて形成されている。この抵抗Ｒ１３は、８本のメタル抵抗素子Ｒｄを、スルーホールＴＨと配線Ｈを介して、直列接続した構成からなる。尚、図４にはスルーホールＴＨおよび配線Ｈの一部を代表して記号を示しているが、同様のパターンは同一の要素を示すものである。抵抗Ｒ１３の右側には、抵抗Ｒ１２が形成されており、該抵抗Ｒ１２の右側には、抵抗Ｒ１１が形成されている。抵抗Ｒ１２，Ｒ１１においても、それぞれ８本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。
【０１３１】
抵抗Ｒ１１の右側には、抵抗Ｒ１０が形成されている。抵抗Ｒ１０は、たとえば、抵抗値を２５６Ｒとしており、３２本のメタル抵抗素子Ｒｄを直列接続した構成からなる。抵抗Ｒ１０の右側には、抵抗Ｒ９が形成されている。抵抗Ｒ９は、４本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。
【０１３２】
抵抗Ｒ９の右側上半分の領域には、抵抗Ｒ８が形成されており、抵抗Ｒ８の右側には、抵抗Ｒ７が形成されている。抵抗Ｒ７の右側には、抵抗Ｒ６が形成されており、該抵抗Ｒ６の右側には、抵抗Ｒ５が形成されている。また、抵抗Ｒ９の右側下半分の領域には、ダミー抵抗Ｒｄａを挟んで、抵抗Ｒ４が形成されている。
【０１３３】
抵抗Ｒ８は、２本のメタル抵抗素子Ｒｄを直列接続した構成からなり、抵抗Ｒ７は、１本のメタル抵抗素子Ｒｄを直列に接続した構成からなる。また、抵抗Ｒ６は、２本のメタル抵抗素子Ｒｄを並列接続した構成からなり、抵抗Ｒ５は、４本のメタル抵抗素子Ｒｄを並列接続した構成からなる。抵抗Ｒ４は、８本のメタル抵抗素子Ｒｄを並列接続した構成からなる。
【０１３４】
図４における抵抗Ｒ１３の上側には、トランジスタＴ２〜Ｔ５が形成されているトランジスタエリアＴＡ１がレイアウトされており、抵抗Ｒ５の上側には、トランジスタＴ６〜Ｔ１１が形成されているトランジスタエリアＴＡ２がレイアウトされている。
【０１３５】
トランジスタエリアＴＡ１のトランジスタＴ４のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ１（図４の左側の回路図参照）を介して抵抗Ｒ１２と抵抗Ｒ１１との接続部に接続されている。
【０１３６】
トランジスタＴ５のドレイン（図４の左側の回路図参照）は、配線層に形成された配線Ｈ２（図４の左側の回路図参照）を介して抵抗Ｒ１１と抵抗Ｒ１０との接続部に接続されている。
【０１３７】
また、トランジスタエリアＴＡ２のトランジスタＴ６とトランジスタＴ７との接続部は、配線層に形成された配線Ｈ３（図４の左側の回路図参照）を介して抵抗Ｒ４と抵抗Ｒ５との接続部に接続されている。
【０１３８】
トランジスタエリアＴＡ２のトランジスタＴ８とトランジスタＴ９との接続部は、配線層に形成された配線Ｈ４（図４の左側の回路図参照）を介して抵抗Ｒ６と抵抗Ｒ７との接続部に接続されており、トランジスタエリアＴＡ２のトランジスタＴ９、およびトランジスタＴ１０の接続部は、配線層に形成された配線Ｈ５（図４の左側の回路図参照）を介して抵抗Ｒ８と抵抗Ｒ７との接続部に接続されている。
【０１３９】
さらに、トランジスタエリアＴＡ２のトランジスタＴ１０とトランジスタＴ１１との接続は、配線層に形成された配線Ｈ６（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ８との接続部に接続されている。
【０１４０】
トランジスタエリアＴＡ２のトランジスタＴ１１のドレインは、配線層に形成された配線Ｈ７（図４の左側の回路図参照）を介して抵抗Ｒ９と抵抗Ｒ１０との接続部に接続されている。
【０１４１】
この場合、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続する必要がないため、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となる。
【０１４２】
これにより、各々のトランジスタエリアＴＡ１，ＴＡ２は、接続される抵抗の近くの端子にレイアウトすることが可能となり、メタル抵抗素子Ｒｄの数が増加しても配線長を短くすることが可能となり、配線抵抗を低減することができる。
【０１４３】
また、図４では、抵抗Ｒ４〜Ｒ１３をメタル抵抗素子Ｒｄで構成する場合について説明したが、これら抵抗Ｒ４〜Ｒ１３は、たとえば、ポリシリコン抵抗などによって形成するようにしてもよい。
【０１４４】
この場合においても、トランジスタＴ２〜Ｔ５が形成されるトランジスタエリアＴＡ１と、トランジスタＴ６〜Ｔ１１が形成されるトランジスタエリアＴＡ２とをそれぞれ分離して配置することが可能となり、配線Ｈ１〜Ｈ７の配線長を短くすることができる。
【０１４５】
なお、図４では、トランジスタエリアＴＡ１を左上側にレイアウトし、トランジスタエリアＴＡ２を右上側にレイアウトした構成としたが、これらトランジスタエリアＴＡ１，ＴＡ２は、配線が短くなるようにレイアウトされればよく、図４のレイアウト位置に限るものではない。
【０１４６】
図５は、図３の抵抗Ｒ５０〜Ｒ５８のレイアウトの一例を示す説明図である。
【０１４７】
抵抗Ｒ５０〜Ｒ５８は、図４と同様に、メタル抵抗素子Ｒｄ５０によって形成されている。図４の左側には、上方から下方にかけて、抵抗Ｒ５８が形成されている。この抵抗Ｒ５８は、３２本のメタル抵抗素子Ｒｄ５０を直列接続した構成からなる。
【０１４８】
メタル抵抗素子Ｒｄ５０は、たとえば、チタンナイトライド抵抗、あるいはタンタルナイトライド抵抗などからなり、該メタル抵抗素子Ｒｄ５０の抵抗値は、たとえば、８Ｒとする。また、メタル抵抗素子は、メタル素材の抵抗であることからアクティブデバイスの上層に形成されている。
【０１４９】
抵抗Ｒ５８の右側には、抵抗Ｒ５７が形成されており、該抵抗Ｒ５７の右側には、抵抗Ｒ５６が形成されている。抵抗Ｒ５７は、１６本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなり、抵抗Ｒ５６は、８本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。
【０１５０】
抵抗Ｒ５６の右側には、抵抗Ｒ５５が形成されており、該抵抗Ｒ５５は、４本のメタル抵抗素子Ｒｄ５０を直列に接続した構成からなる。抵抗Ｒ５５の右側上半分の領域には、抵抗Ｒ５４が形成されており、抵抗Ｒ５４の右側には、抵抗Ｒ５３が形成されている。
【０１５１】
抵抗Ｒ５３の右側方には、抵抗Ｒ５２が形成されており、該抵抗Ｒ５２の右側には、抵抗Ｒ５１が形成されている。また、抵抗Ｒ５５の右側下半分の領域には、ダミー抵抗Ｒｄａ５０を挟んで、抵抗Ｒ５０が形成されている。
【０１５２】
抵抗Ｒ５４は、２本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなり、抵抗Ｒ５３は、１本のメタル抵抗素子Ｒｄ５０からなる。抵抗Ｒ５２は、２本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなり、抵抗Ｒ５１は、４本のメタル抵抗素子Ｒｄ５０を並列に接続した構成からなる。また、抵抗Ｒ５０は、８本のメタル抵抗素子Ｒｄ５０を並列接続した構成からなる。
【０１５３】
図５における抵抗Ｒ５１の上側には、トランジスタＴ５１〜Ｔ５８が形成されているトランジスタエリアＴＡ５０がレイアウトされている。また、抵抗Ｒ５８と抵抗Ｒ５７との接続部は、配線層に形成された配線Ｈ５０（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８と接続されている。
【０１５４】
抵抗Ｒ５７と抵抗Ｒ５６との接続部は、配線層に形成された配線Ｈ５１（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５８，Ｔ５７の接続部に接続されている。
【０１５５】
抵抗Ｒ５６，Ｒ５５の接続部は、配線層に形成された配線Ｈ５２（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５７，Ｔ５６の接続部に接続されている。
【０１５６】
抵抗Ｒ５５，Ｒ５４の接続部は、配線層に形成された配線Ｈ５３（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５６，Ｔ５５の接続部に接続されており、抵抗Ｒ５４，Ｒ５３の接続部は、配線層に形成された配線Ｈ５４（図５の左側の回路図参照）を介して、トランジスタエリアＴＡ５０に形成されたトランジスタＴ５５，Ｔ５４の接続部に接続されている。
【０１５７】
この場合、たとえば、トランジスタＴ５１のドレインとトランジスタＴ５２のソースが共通、トランジスタＴ５２のドレインとトランジスタＴ５３のソースが共通というように、トランジスタのソースまたはドレインが他のトランジスタと共通であることから、トランジスタを分離して配置すると、配線長が増加してしまうことになるため、図５のトランジスタエリアＴＡ５０のように集中して配置することが望ましい。
【０１５８】
しかしながら、トランジスタを集中して配置することにより、配線Ｈ５０，Ｈ５１などのように、抵抗値の高い抵抗では、直列接続する抵抗素子の数が多くなるために接続する距離が大きく離れてしまい、配線長が長くなってしまうことになる。
【０１５９】
図６は、図５における断面構造を模式的に示した説明図である。
【０１６０】
半導体基板５１の上部には、トランジスタなどの半導体デバイスが形成される半導体デバイス領域５２が形成されている。この半導体デバイス領域５２の上方には、接続用の配線Ｈが形成される配線層５３が形成されている。
【０１６１】
配線層５３の上方には、下層からの影響をなくすためのシールド層５４が形成されており、シールド層５４の上方には、複数のメタル抵抗素子Ｒｄ５０が形成されたメタル抵抗層５５が形成されている。
【０１６２】
メタル配線層５５に形成された抵抗素子と半導体デバイス領域５２に形成されたトランジスタとは、該配線層５３に形成された配線Ｈ、およびスルーホールＴＨを介して接続されている。
【０１６３】
この配線層５３に形成される配線Ｈは、半導体デバイス領域５２に形成される様々な半導体デバイスを接続する配線として使用されることになるが、配線層５３に抵抗Ｒ５０〜Ｒ５８、およびトランジスタＴ５１〜５８を接続する配線が形成されている場合には、配線の制約が大きくなってしまう。
【０１６４】
それにより、図６の右側に示す半導体デバイス領域５２にトランジスタＴ５１〜５８以外の半導体デバイスを形成しても、該半導体デバイスとの配線接続ができなくなってしまう恐れがある。
【０１６５】
しかしながら、図４に示したレイアウトの場合には、前述したように、トランジスタエリアＴＡ１，ＴＡ２と抵抗とを接続する配線長を短くすることが可能となり、配線の制約を最小限にすることができる。配線の制約が小さくなることにより、他の半導体デバイスのレイアウトを容易にすることができる。
【０１６６】
図７は、図１のクロック発振回路１を搭載した半導体装置８の一例を示すブロック図である。
【０１６７】
半導体装置８は、図示するように、クロック発振回路１と、例えばＣＰＵ(Central Processing Unit)９、揮発性メモリ１０、不揮発性メモリ１１、機能ブロック１２、分周器１３、レジスタ１４といった内部回路、およびバンドギャップリファレンス回路１５などから構成されている。
【０１６８】
ＣＰＵ９は、半導体装置８の中央処理部であり、揮発性メモリ１０は、たとえば、ＳＲＡＭ(Static Random Access Memory)などの半導体メモリからなる。
【０１６９】
不揮発性メモリ１１は、フラッシュメモリに例示される半導体メモリであり、機能ブロック１２は、たとえば、Ａ／Ｄ(Analog/Digital)変換器などの任意の機能を実現する様々な回路ブロックなどからなる。
【０１７０】
分周器１３は、クロック発振回路１が生成したクロック信号ＣＫＯＵＴを分周し、ＣＰＵ９、揮発性メモリ１０、および不揮発性メモリ１１に供給する。また、クロック発振回路１が生成したクロック信号ＣＫＯＵＴは、機能ブロック１２に供給される。
【０１７１】
レジスタ１４は、不揮発性メモリ１１から読み出されたデータを一時的に格納し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。
【０１７２】
バンドギャップリファレンス回路１５は、参照電圧源として、温度変化に対する電圧変化の小さい電圧を発生する回路であり、ここでは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成し、クロック発振回路１に供給する。
【０１７３】
制御信号ＣＮＴ０〜ＣＮＴ７は、予め不揮発性メモリ１１に書き込まれており、半導体装置８が起動すると、該不揮発性メモリ１１から読み出された制御信号ＣＮＴ０〜ＣＮＴ７がレジスタ１４へ書き込まれる。
【０１７４】
レジスタ１４への制御信号ＣＮＴ０〜ＣＮＴ７の書き込みは、不揮発性メモリ１１以外に、たとえば、ヒューズなどを利用するようにしてもよい。クロック発振回路１における可変可能な発振周波数範囲は、たとえば、３２ＭＨｚ〜５０ＭＨｚ程度であり、発振周波数を±１％程度で調整することを想定している。これに必要な制御信号の精度は概８ｂｉｔとなる。
【０１７５】
また、クロック発振回路１は、参照電圧ＶＲＥＦＩ／参照電圧ＶＲＥＦＣの比を調整することにより周波数の温度特性を正特性（高温になるに従い高周波）や負特性（低温になるに従い高周波）に自由に設定可能である。温度トリミングは、複数の温度でのクロック発振回路１の発振周波数を測定し、発振周波数の温度依存係数を算出することにより行われる。
【０１７６】
このように、周波数の温度依存性の自由度が高いクロック発振回路１は、たとえば、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体メモリのデータの保持をするために必要なセルフリフレッシュを行う基準クロック発生回路としても利用可能である。
【０１７７】
図８は、図１のクロック発振回路１を搭載した半導体メモリ１６の一例を示すブロック図である。
【０１７８】
半導体メモリ１６は、図示するように、クロック発振回路１、バンドギャップリファレンス回路１５、メモリ部１７、ヒューズ回路１８、およびなどから構成されている。メモリ部１７は、たとえば、ＤＲＡＭからなる揮発性メモリである。
【０１７９】
ヒューズ回路１８は、予め設定されている信号を生成し、制御信号ＣＮＴ０〜ＣＮＴ７（図２）としてクロック発振回路１に出力する。その他の構成については、図７と同様であるので、説明は省略する。
【０１８０】
ＤＲＡＭのデータ保持能力は高温で低下するため、高温時は常温に対して高周波でリフレッシュを実施したい、しかしながら、高温時に合わせて高周波に設定すると常温、または低温時に必要以上のリフレッシュを実施するため、消費電流が増加するというデメリットが発生する。
【０１８１】
そこで、図９に示すように、クロック発振回路１では、温度トリミングによって１次の正温特性を持たせることにより高温時のみ周波数を速くすることが可能である。これにより、高温時のデータ保持能力を高め、常温、低温時の消費電流の増加を抑えることが可能となる。
【０１８２】
それにより、本実施の形態によれば、電圧電流変換回路３におけるトランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減するとともに、トランジスタＴ２〜Ｔ５の温度依存性、および電源依存性を無視することができるので、クロック信号ＣＫＯＵＴの周波数精度を向上させることができる。
【０１８３】
また、トランジスタＴ２〜Ｔ５とトランジスタＴ６〜Ｔ１１とを接続される抵抗の近くにそれぞれレイアウトすることができるので、配線抵抗を低減することができる。
【０１８４】
以上、抵抗値を変化させることにより、クロック発振周波数調整の分解能の細分化と発振周波数精度を変えることなく、広い範囲の周波数調整を実現する方法について述べたが、要求される発振周波数の仕様によっては、容量値を変化させる方法と組み合わせて用いることも可能である。
【０１８５】
また、クロック発振周波数のみならず、高精度な調整が必要となる基準電圧発生回路等にも本発明によるクロック発振回路で用いられた電圧電流変換回路を利用することができる。
【産業上の利用可能性】
【０１８６】
本発明は、動作クロックを内部生成するクロック発振回路を備えた半導体装置における高精度なクロック信号の生成技術に適している。
【符号の説明】
【０１８７】
１ クロック発振回路
２ 参照電圧発生回路
３ 電圧電流変換回路
４ 制御回路
５ 周波数電圧変換回路
６ 積分回路
７ 電圧制御発振回路
８ 半導体装置
９ ＣＰＵ
１０ 揮発性メモリ
１１ 不揮発性メモリ
１２ 機能ブロック
１３ 分周器
１４ レジスタ
１５ バンドギャップリファレンス回路
１６ 半導体メモリ
１７ メモリ部
１８ ヒューズ回路
Ｒ１〜Ｒ１３ 抵抗
Ｑ１ トランジスタ
Ｔ１〜Ｔ１１ トランジスタ
ＡＭＰ１ オペアンプ
ＡＭＰ２ オペアンプ
Ｒｓｕｍ 抵抗
Ｒ１〜Ｒ１３ 抵抗
Ｒｄａ ダミー抵抗
Ｒｄ メタル抵抗素子
ＳＷ１〜ＳＷ３ スイッチ
Ｃ１ 静電容量素子
Ｃ２ 静電容量素子
ＤＥＣ デコーダ
ＴＡ１ トランジスタエリア
ＴＡ２ トランジスタエリア
Ｈ１〜Ｈ７ 配線
５０ 電圧電流変換回路
５１ 半導体基板
５２ 半導体デバイス領域
５３ 配線層
５４ シールド層
５５ メタル抵抗層
ＡＭＰ５０ オペアンプ
Ｔ５０〜Ｔ５８ トランジスタ
Ｒｓ 抵抗
Ｒ５０〜Ｒ５８ 抵抗
Ｒｄａ５０ ダミー抵抗
Ｈ５０〜Ｈ５４ 配線
Ｒｄ５０ メタル抵抗素子
Ｒｄａ５０ ダミー抵抗
ＴＡ５０ トランジスタエリア
Ｈ５０〜Ｈ５４ 配線
ＴＨ スルーホール
【特許請求の範囲】
【請求項１】
クロック信号を出力するクロック発振回路と、
前記クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、
前記クロック発振回路は、
基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、
前記トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、
前記第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを含む電流電圧変換回路を有し、
前記第１の抵抗切り替え部は、
第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が前記第１のノードに接続された第１の抵抗部と、
前記ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、
前記第１の経路切り替え部は、
前記基準電流を前記第１のスイッチを介して前記第１の抵抗および前記第２の抵抗切り替え部へ流す、もしくは前記基準電流を前記第２のスイッチを介して前記第２の抵抗切り替え部へ流し、前記第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、
前記オペアンプは、
前記負入力部に参照電圧が入力され、前記正入力部に前記第１の抵抗部の他方端が接続され、前記出力部に前記トランジスタのゲートが接続されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の抵抗切り替え部は、
第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、
前記制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、
前記第３のスイッチは前記第２の抵抗に並列に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のスイッチ及び前記第２のスイッチは、ＰチャネルＭＯＳのトランジスタであり、
前記第３のスイッチは、ＮチャネルＭＯＳのトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１のスイッチ及び前記第２のスイッチは、
前記第２の抵抗部より、前記第１の抵抗部の近くに配置し、
前記第３のスイッチは、
前記第１の抵抗部より、前記第２の抵抗部の近くに配置し、
前記第１および前記第２のスイッチと、前記第３のスイッチをそれぞれに分離して配置することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の抵抗部および前記第２の抵抗部は、
メタル配線抵抗よりなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の抵抗部は前記第１の経路切り替え部の上層に、
前記第２の抵抗部は前記第２の経路切り替え部の上層に配置されていることを特徴とする半導体装置。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の抵抗部および前記第２の抵抗部は、
ポリシリコン抵抗よりなることを特徴とする半導体装置。
【請求項８】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記第２の抵抗部を構成する抵抗の抵抗値より、前記第１の抵抗の抵抗値が大きいことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２の抵抗部を構成する直列に接続された複数の抵抗は、前記基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、前記第１の抵抗部を構成する抵抗の少なくとも１つは、前記第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値であることを特徴とする半導体装置。
【請求項１】
クロック信号を出力するクロック発振回路と、
前記クロック信号に基づいて生成される動作周波数信号に応じて動作する内部回路とを備え、
前記クロック発振回路は、
基準電流を供給するトランジスタと、正入力部、負入力部および出力部とを持つオペアンプと、
前記トランジスタのドレインと第１のノードとの間に接続された第１の抵抗切り替え部と、
前記第１のノードと基準電圧が与えられる基準電圧線との間に接続された第２の抵抗切り替え部とを含む電流電圧変換回路を有し、
前記第１の抵抗切り替え部は、
第１の抵抗を含み、直列に複数の抵抗が接続され、一方端が前記第１のノードに接続された第１の抵抗部と、
前記ドレインに接続された第１と第２のスイッチを含む第１の経路切り替え部とが設けられ、
前記第１の経路切り替え部は、
前記基準電流を前記第１のスイッチを介して前記第１の抵抗および前記第２の抵抗切り替え部へ流す、もしくは前記基準電流を前記第２のスイッチを介して前記第２の抵抗切り替え部へ流し、前記第１の抵抗には電流を流さない、かのいずれかに制御信号により切り替え、
前記オペアンプは、
前記負入力部に参照電圧が入力され、前記正入力部に前記第１の抵抗部の他方端が接続され、前記出力部に前記トランジスタのゲートが接続されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の抵抗切り替え部は、
第２の抵抗を含み、直列に複数の抵抗が接続された第２の抵抗部と、
前記制御信号により制御される第３のスイッチを含む第２の経路切り替え部とが設けられ、
前記第３のスイッチは前記第２の抵抗に並列に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のスイッチ及び前記第２のスイッチは、ＰチャネルＭＯＳのトランジスタであり、
前記第３のスイッチは、ＮチャネルＭＯＳのトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１のスイッチ及び前記第２のスイッチは、
前記第２の抵抗部より、前記第１の抵抗部の近くに配置し、
前記第３のスイッチは、
前記第１の抵抗部より、前記第２の抵抗部の近くに配置し、
前記第１および前記第２のスイッチと、前記第３のスイッチをそれぞれに分離して配置することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の抵抗部および前記第２の抵抗部は、
メタル配線抵抗よりなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の抵抗部は前記第１の経路切り替え部の上層に、
前記第２の抵抗部は前記第２の経路切り替え部の上層に配置されていることを特徴とする半導体装置。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の抵抗部および前記第２の抵抗部は、
ポリシリコン抵抗よりなることを特徴とする半導体装置。
【請求項８】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記第２の抵抗部を構成する抵抗の抵抗値より、前記第１の抵抗の抵抗値が大きいことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２の抵抗部を構成する直列に接続された複数の抵抗は、前記基準電圧線に接続される抵抗から順に各々２倍の抵抗値であり、前記第１の抵抗部を構成する抵抗の少なくとも１つは、前記第２の抵抗部を構成する抵抗の内、最も大きい抵抗の２倍の抵抗値であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１３８８７０（Ｐ２０１２−１３８８７０Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２９１６３０（Ｐ２０１０−２９１６３０）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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