【課題】複雑なバイアス回路を使用せず，抵抗の温度依存性を補償可能なMCU搭載に適したCR発振回路またはLC発振回路を提供する。
【解決手段】マイクロコントローラは，ＣＰＵと，ＣＰＵに供給するクロックを生成しクロックの周波数が周波数調整信号に応じて可変制御される発振回路と，温度を検知する温度センサと，温度センサにより検知される温度が所定温度変動したことに応答してＣＰＵにより実行される周波数調整プログラムと，周波数調整信号と発振回路の発振周波数との関係を示す調整信号対周波数関係データと，温度と前記発振回路の発振周波数との関係を示す温度対周波数関係データとを格納するメモリとを有する。そして，周波数調整プログラムがＣＰＵにより実行されることで，ＣＰＵが，温度対周波数関係データと調整信号対周波数関係データとに基づいて，温度センサにより検知される現在温度に応じて，発振回路の発振周波数を目標の周波数に制御する周波数調整信号を演算し，演算した周波数調整信号が発振回路に設定される。 （もっと読む）

【課題】偶数個（段）の反転回路をリング状に連結した構成でも、安定した発振動作を行うリングオシュレータ回路、これを用いたＡ／Ｄ変換回路、およびこれを用いた固体撮像装置を提供する。
【解決手段】反転回路が偶数個リング状に連結された円周上でパルス信号を周回させるリングオシュレータ回路であって、反転回路の内の一つが、制御信号に応じて第１のパルス信号を駆動する第１の起動用反転回路であり、他の一つが、第１のパルス信号の先頭エッジに基づいて第２のパルス信号を駆動する第２の起動用反転回路であり、さらに他の一つが、第２のパルス信号を駆動後の第１のパルス信号の先頭エッジに基づいて第３のパルス信号を駆動する第３の起動用反転回路であり、第１〜第３のパルス信号が円周上に同時に存在するとき、パルス信号の進行方向に対して第３、第２、第１の順になるように、第１〜第３の起動用反転回路を反転回路の円周内に配置する。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】本発明の目的は、水晶発振回路の駆動電流が１００ｎＡ以下と非常に小さくなり、水晶発振回路の出力が０．１Ｖｐｐ以下と小さくなっても、水晶発振回路の出力に接続する次段の種々の回路が正常に動作する出力信号を出発振回路、及びそれを搭載した電子機器を提供する。
【解決手段】水晶発振回路の出力を増幅する増幅回路を水晶発振回路の出力側に接続し、水晶発振回路の出力電圧と水晶発振回路のＣＭＯＳインバータの入力電圧との差を増幅させる。たとえば、差動アンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧とＣＭＯＳインバータの入力電圧とを差動アンプの入力とする。あるいは、３つのオペアンプから構成されるインスツルメンテーションアンプを水晶発振回路の出力側に接続し、水晶発振回路の出力電圧信号と水晶発振回路のＣＭＯＳインバータの入力電圧信号との差を増幅させる。 （もっと読む）

【課題】発振回路部の信号反転素子及びインターフェース回路部のインターフェース回路部のインターフェース集積回路素子で消費される電流を抑えて消費電力が少ない電子回路を提供する。
【解決手段】発振回路部とインターフェース回路部と被駆動回路部と備えた電子回路であって、発振回路部用電源電圧印加端子と発振回路部の間に発振回路部用電流制限抵抗が設けられ、インターフェース回路部用電源電圧印加端子とインターフェース回路部との間にインターフェース回路部用電流制限抵抗が設けられ、発振回路部用電流制限抵抗の両端部からグランドに接続されている第一のコンデンサが設けられ、インターフェース回路部用電流制限抵抗の両端部からグランドに接続されている第二のコンデンサが設けられ、インターフェース回路部から出力され被駆動回路部に入力される信号電圧が被駆動回路部が動作するために必要な電圧より大きいことを特徴とする。 （もっと読む）

【課題】スリープ・モード中に信号を格納するための回路を提供する。
【解決手段】スリープ信号を受け取るスリープ信号入力と、クロック信号を受け取るクロック信号入力と、クロック信号でクロックされる複数のラッチと、クロック信号でクロックされるトライステート素子であって、トライステート素子は１つの入力に、少なくとも１つの格納ラッチが接続され、格納ラッチは複数のラッチの１つであり、トライステート素子は格納ラッチの入力を、予め定められたクロック信号値に応答して選択的に分離するトライステート素子とを含み、回路への電源供給が、スリープ信号に応答して、回路の少なくとも１部の電圧差が低減されて回路の部分の電源が遮断され、格納ラッチに掛かる電圧差が維持され、トライステート素子で受け取られるクロック信号が予め定められた値に保持されて、格納ラッチの入力が分離される。 （もっと読む）

【課題】発振器の出力端子間に直接寄生する容量Ｃparaの大きさが無視できない場合でも温度特性を補償する発振器及び発振器を内蔵する半導体集積回路装置を提供する。
【解決手段】インダクタンス素子Ｌと、容量素子Ｃと、増幅器３０と、をそれぞれ第１の端子と第２の端子との間に並列に接続し、インダクタンス素子と容量素子とによって生じる共振を増幅器によって増幅し、第１の端子と第２の端子とから出力する発振器であって、第１の端子と第２の端子との間にインダクタンス素子の寄生抵抗Ｒ_Ｌより抵抗値の大きな第１の抵抗素子Ｒｃが第１の端子と第２の端子との間に容量素子と直列に接続されている。 （もっと読む）

【課題】Ｄラッチ回路またはＤフリップフロップの消費電力の増大を抑制しつつ、低電圧におけるＤラッチ回路またはＤフリップフロップの誤動作を防止する。
【解決手段】内部信号出力回路３２０は、内部透過開始タイミングから内部透過終了タイミングまでの間においてはデータ信号を反転した信号を内部信号として出力する。内部信号出力回路３２０は、内部透過終了タイミングから内部透過開始タイミングまでの間においては所定値に値を固定した信号を内部信号として出力する。ｎＭＯＳトランジスタ３３０は、保持指示遅延タイミングからデータの透過が指示されるまでの間に内部透過終了タイミングが含まれるように前記出力された内部信号を遅延させる。 （もっと読む）

【課題】記憶された複数のビットの内の偶数個のビットに同時にエラーを生じることを防止する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、マスタラッチ回路１１と、マスタラッチ回路１１からデータ信号を入力して保持するスレーブラッチ回路１２とを有するマスタスレーブ型フリップフロップ回路（ＭＳ型ＦＦ回路）１０ａと、マスタラッチ回路１１と、マスタラッチ回路１１からデータ信号を入力して保持するスレーブラッチ回路１２とを有し、ＭＳ型ＦＦ回路１０ａと並んで配置されるＭＳ型ＦＦ回路１０ｂとを備え、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１の隣には、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が配置され、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２の隣にはＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１２が配置される。 （もっと読む）

【課題】ＬＳＩ等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、それを構成するＭＯＳトランジスタには非発振時中も通電され続けるものがある。そのため、特性が劣化し、リング発振器の発振周期が次第に増大していた。
【解決手段】ＭＯＳトランジスタで構成され反転ゲートとして機能する奇数個のＮＡＮＤ回路を、その出力端子と他のＮＡＮＤ回路の第１の入力端子とを接続するというように順次接続し、全体としてリング状とする。発振出力は、任意の１つのＮＡＮＤ回路の出力端子から取り出す。そして、発振または非発振を制御する信号を入力する発振制御入力端子２０を、各ＮＡＮＤ回路の第２の入力端子と接続する。 （もっと読む）

【課題】 データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ること。
【解決手段】 本半導体装置１００は、少なくとも１以上の不揮発性のメモリセルＦＣと、メモリセルＦＣへの書き込みデータ又はメモリセルＦＣからの読み出しデータを格納するラッチ回路３０とを含み、メモリセルＦＣ及びラッチ回路３０がアレイ状に配置された複数の不揮発性メモリ回路２０と、複数の不揮発性メモリ回路２０におけるラッチ回路３０のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路１０と、を備える。 （もっと読む）

【課題】回路動作開始直後の初回サンプリングにおいてもランダム性の高い真性乱数を生成することのできる乱数生成回路を提供する。
【解決手段】奇数段の論理ゲートで構成されたＭ１個の第１のリングオシレータ１０−１と、偶数段のインバータと１段の論理ゲートで構成されたＭ２個の第２のリングオシレータ１０−２と、第１のリングオシレータ１０−１の中間ノード出力と第２のリングオシレータ１０−２の中間ノード出力の排他的論理和をとる（Ｍ１＋Ｍ２）入力ＸＯＲ２１と、出力をサンプリングクロックでラッチし、乱数値として出力するＤ−ＦＦ２２と、サンプリングクロックを生成する制御部１００とを備え、第１のリングオシレータ１０−１を構成する各論理ゲートの出力にそれぞれインバータが接続され、インバータのいずれか１つの出力をリングオシレータの中間ノード出力とする。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】ＣＭＯＳトランジスタによって構成されたＶＣＯを備えた半導体装置において、発振信号の発振振幅のばらつきの抑制および低消費電力化を実現する。
【解決手段】ＶＣＯ３０は、ＣＭＯＳトランジスタによって構成されたＬＣタンクＶＣＯと、ＶＣＯの発振周波数帯域から一の発振周波数を選択するための周波数選択信号を生成する自動周波数選択回路４２と、ＶＣＯの制御電圧を生成するＰＬＬ３２と、周波数選択信号に基づいて差動型のＭＯＳトランジスタのゲートに供給するバイアス電圧を調整するバイアス回路５０とを備える。 （もっと読む）

【課題】 半導体集積回路において、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ること。
【解決手段】 本半導体集積回路は、第１入力端子Ｄからの入力信号を保持する第１データ保持回路３０と、第１入力端子Ｄ及び第２入力端子ＳＱからの入力信号を保持する第２データ保持回路４０と、第１データ保持回路３０からの出力信号及び第２データ保持回路４０からの出力信号が入力され、第１データ保持回路３０からの出力信号と第２データ保持回路４０からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路５０と、ゲート回路５０及び第２データ保持回路４０のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路６０と、を備える。 （もっと読む）

【課題】水晶発振器の出力振幅の調整機能を簡易な構成で実現する。
【解決手段】水晶発振器は、電源に接続される電源端子（ＶＣＣ）と、接地電位に維持される接地端子（ＧＮＤ）と、電源端子と接地端子とに接続され、電源端子と接地端子との間に印加された電源電圧に基づく振幅レベルの発振信号（Ｖ０）を出力する水晶発振回路（６）と、イネーブル信号（ＶＥＮ１、ＶＥＮ２）が入力されるイネーブル端子（ＥＮ１、ＥＮ２）と、イネーブル端子と接地端子とに接続され、水晶発振回路から入力される発振信号を波形整形してイネーブル端子と接地端子との間のイネーブル信号の電圧に応じた振幅レベルの基準クロック信号（ＣＬＫ１、ＣＬＫ２）を出力するバッファ回路（２ａ、２ｂ）と、バッファ回路から出力される基準クロック信号が出力される出力端子（ＯＵＴ１、ＯＵＴ２）と、を備える。 （もっと読む）

【課題】回路規模及び消費電流を増加させることなく、且つ、単純な回路を用いて、出力信号の雑音成分を低減する。
【解決手段】半導体集積回路は、リング発振器１０と、ノイズキャンセラ２０と、を備える。リング発振器１０は、入力信号Ｖｉｎに基づいて、第１位相を有する第１出力信号Ｖｏｕｔ１を生成する第１信号生成部１２と、入力信号Ｖｉｎに基づいて、第１位相とは異なる第２位相を有する第２出力信号Ｖｏｕｔ２を生成する第２信号生成部１３と、を備える。ノイズキャンセラ２０は、第１増幅係数Ｋ１を用いて第１信号生成部１２により生成された第１出力信号Ｖｏｕｔ１を増幅する第１増幅器２１と、第２増幅係数Ｋ２を用いて第２信号生成部１３により生成された第２出力信号Ｖｏｕｔ２を増幅する第２増幅器２２と、第１増幅器２１により増幅された第１出力信号Ｖｏｕｔ１と第２増幅器２２により増幅された第２出力信号Ｖｏｕｔ２とを合成する演算器２４と、を備える。 （もっと読む）

【課題】太陽電池や燃料電池は単一セルでは出力電圧が０．２Vから０．６Vと非常に低くその電圧を昇圧してエネルギーを2次電池に蓄積する場合、昇圧回路が０．２V程度からの極低電圧領域から昇圧動作を開始する必要がある。
【解決手段】FETのサブスレシュオールド領域を利用して極低電圧から発振を開始するとともに周囲温度の変化に対しても安定な周波数を発生する補正機構を組み込むことにより確実に起動しかつ正確にDCDC変換装置を実現する。 （もっと読む）

【課題】極めて短いパルス幅のパルス電圧を発生するパルス発生回路を提供する。
【解決手段】パルス発生回路は、誘導エネルギーを蓄積するトランスと、トランスへの直流の供給経路と、供給経路を開閉するスイッチと、トランスの第１端と第２端とを自律的に短絡に近い状態にする補助回路と、トランスからのパルス電圧の出力経路と、直流を供給する直流電源と、直流電源からの直流の供給を安定させるキャパシタと、を備える。補助回路は、トランスに誘導起電力が発生してから短い時間が経過した後に第１端と第２端とを自律的に短絡に近い状態にする。補助回路は、短絡経路を流れる電流を直流電源へ回生する回生回路を備える。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。これにより不揮発性のラッチ回路を構成することができる。 （もっと読む）