リング発振器
【課題】ＬＳＩ等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、それを構成するＭＯＳトランジスタには非発振時中も通電され続けるものがある。そのため、特性が劣化し、リング発振器の発振周期が次第に増大していた。
【解決手段】ＭＯＳトランジスタで構成され反転ゲートとして機能する奇数個のＮＡＮＤ回路を、その出力端子と他のＮＡＮＤ回路の第１の入力端子とを接続するというように順次接続し、全体としてリング状とする。発振出力は、任意の１つのＮＡＮＤ回路の出力端子から取り出す。そして、発振または非発振を制御する信号を入力する発振制御入力端子２０を、各ＮＡＮＤ回路の第２の入力端子と接続する。
【解決手段】ＭＯＳトランジスタで構成され反転ゲートとして機能する奇数個のＮＡＮＤ回路を、その出力端子と他のＮＡＮＤ回路の第１の入力端子とを接続するというように順次接続し、全体としてリング状とする。発振出力は、任意の１つのＮＡＮＤ回路の出力端子から取り出す。そして、発振または非発振を制御する信号を入力する発振制御入力端子２０を、各ＮＡＮＤ回路の第２の入力端子と接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング発振器に関するものである。
【背景技術】
【０００２】
リング発振器は、入力を反転した出力を出すゲート回路を、奇数段リング状に接続して構成した発振器である。この発振器はしばしばＬＳＩ等の半導体集積回路中に作り込まれ、半導体集積回路中の他の回路へクロック信号を提供するのに用いられる。また、ゲート回路の遅延時間測定や、ＬＳＩの製造ばらつきをモニターする回路や、温度計測回路等にも用いられたりしている。
【０００３】
図６はそのような従来のリング発振器の第１の例を示している。図６において、１〜５はＮＡＮＤ回路、６は発振制御入力端子、７は配線、８は出力端子である。使用されているゲート回路は２入力ＮＡＮＤ回路であり、全部で奇数個用いられている。各ＮＡＮＤ回路の一方の入力端子Ａは、前段のＮＡＮＤ回路の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成されている。
そして、ＮＡＮＤ回路１の他方の入力端子Ｂは発振制御入力端子６と接続され、他のＮＡＮＤ回路２〜５の入力端子Ｂは、それぞれ自分の入力端子Ａに接続される。発振出力を取り出す出力端子８は、任意のＮＡＮＤ回路の出力端子Ｃに接続される。
【０００４】
図中に記している論理値１，０は、このリング発振器が発振していない時の値である。即ち、発振制御入力端子６に、発振させない（非発振）との制御信号である信号値０が与えられている時の値である。
ＮＡＮＤ回路１の入力端子Ｂに０が入力されていると、他方の入力端子Ａへの入力が１でも０でも、出力端子Ｃの値は１となる。その後に続く各ＮＡＮＤ回路（インバータ）２〜５の出力は、各入力を反転した出力となるから、０，１，０，１と続き、最終の奇数段のＮＡＮＤ回路５の出力は１となる。ＮＡＮＤ回路５の出力１はＮＡＮＤ回路１の入力端子Ａに入力されるが、これが入力されてもＮＡＮＤ回路１の出力は１のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。
【０００５】
発振させる時には、発振制御入力端子６に入力する発振制御信号を１とする。すると、ＮＡＮＤ回路１の入力端子Ａ，Ｂの値は両方とも１となるから、ＮＡＮＤ回路１の出力の値は０となる。その後に続く各ＮＡＮＤ回路２〜５の出力は各入力を反転した出力となるから、１，０，１，０と続き、最終の奇数段の出力は０となる。
その０がＮＡＮＤ回路１の入力端子Ａに入力されると、他方の入力端子Ｂの値は１のままであるから、出力は１と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、０，１，０，１と続き、最終の奇数段の出力は１と変る。
【０００６】
つまり、発振状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を１周して元へ戻った時の出力は、前回の反転出力となっている。従って、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振状態にされている間中、各段の出力は１になったり０になったりするのを繰り返し続ける。この出力が出力端子８より取り出され、クロック信号等として利用される。
１個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をｔpdとすると、出力端子８からの発振出力が１→０あるいは０→１と反転するには、信号がゲート回路を次々と伝播してリングを１周して来る必要があるから、ゲート回路がｎ段（ｎは奇数）あれば、ｔpd×ｎの時間がかかる。これで半周期である。１周期Ｔはその２倍であるから、Ｔは次式で表される。
Ｔ＝２×ｔpd×ｎ
【０００７】
図７は従来のリング発振器の第２の例である。符号は図６のものに対応し、１０は発振制御入力端子、１１〜１５はＮＡＮＤ回路、１６は入力端子、１７，１８は配線、１９は出力端子、Ａ，Ｂは入力端子、Ｃは出力端子である。
使用されているゲート回路は２入力ＮＡＮＤ回路であり、全部で奇数個用いられている。各ＮＡＮＤ回路の一方の入力端子Ａは、前段のＮＡＮＤ回路の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成されている。
【０００８】
ＮＡＮＤ回路１１の他方の入力端子Ｂは発振制御入力端子１０と接続され、他のＮＡＮＤ回路１２〜１５の入力端子Ｂは、配線１８を経て入力端子１６と接続されている。入力端子１６からは、論理値１の信号が常に与えられている。２入力ＮＡＮＤ回路の一方の入力端子に論理値１が与えられたままにされると、そのＮＡＮＤ回路はインバータとして機能する。従って、ＮＡＮＤ回路１２〜１５はインバータとして働いている。
なお、発振出力を取り出す出力端子１９は、任意のＮＡＮＤ回路の出力端子Ｃに接続される。
【０００９】
図中に記している論理値１，０は、このリング発振器が発振していない時の値である。発振させたい時には、発振制御入力端子１０への信号値を１とする。
各ゲートにおける非発振時の動作および発振時の動作は、図６に記した例とほぼ同様であるので、その説明は省略する。
なお、リング発振器に関する特許文献としては、例えば次のようなものがある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−２８０５５号公報
【特許文献２】特開２００６−６７１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
（問題点）
ＬＳＩ等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、発振させる必要がない時でも電源電圧が印加された状態にある。そのため、リング発振器中に使用されているトランジスタによっては、非発振時中も能動状態にするゲート電圧が印加され続け、時間の経過につれてトランジスタ特性が劣化し、発振周期が増大（言い換えれば発振周波数が次第に減少）してしまうという問題点があった。
発振周期が増大して来ると、リング発振器の周波数を計測に利用している場合、計測値が真の値から少しずれてしまうなどして、計測結果の信頼性が悪くなったりしていた。
【００１２】
（問題点の説明）
発振周期を次第に増大させる原因となっているのは、ゲート回路を構成しているトランジスタの特性の劣化である。この劣化により前記した伝播遅延時間ｔpdが増加して来るので、結局、発振周期Ｔ（＝２×ｔpd×ｎ）が増加してしまう。
以下、それを詳しく説明する。
【００１３】
ＬＳＩ等の半導体集積回路にリング発振器を作り込む場合、ＭＯＳトランジスタが用いられることが殆どである。ＰチャネルのＭＯＳトランジスタをＰＭＯＳトランジスタ、ＮチャネルのＭＯＳトランジスタをＮＭＯＳトランジスタと称することにする。主要な劣化モードとして、ＰＭＯＳトランジスタでは、ＮＢＴＩ現象（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化がある。ＮＭＯＳトランジスタでは、ＰＢＴＩ現象（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化と、ＨＣ現象（Ｈｏｔ Ｃａｒｒｉｅｒ）による特性劣化とがある。
【００１４】
ＮＢＴＩは、ＰＭＯＳトランジスタのゲートに基板電圧より負の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加されている時間が長く継続すると、ＰＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
ＰＢＴＩは、ＮＭＯＳトランジスタのゲートに基板電圧より正の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加されている時間が長く継続すると、ＮＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
これらＮＢＴＩ，ＰＢＴＩ現象（閾値の絶対値の増加）は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
（なお、ＮＢＴＩやＰＢＴＩの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）
【００１５】
閾値（の絶対値）が大になると、そのＭＯＳトランジスタを構成要素として含んでいるゲート回路の伝播遅延時間ｔpdが増加する。ゲート回路への入力変化から出力の立上り変化（出力がロー（Ｌ）からハイ（Ｈ）への変化）までの伝播遅延時間を立上り伝播遅延時間ｔpLH とし、ゲート回路への入力変化から出力の立下り変化（出力がハイ（Ｈ）からロー（Ｌ）への変化）までの伝播遅延時間を立下り伝播遅延時間ｔpHL とすると、それらとそのゲート回路の伝播遅延時間ｔpdとの間には、下記のような関係があることが知られている。
伝播遅延時間ｔpd＝（ｔpLH ＋ｔpHL ）÷２
【００１６】
なお、ＮＢＴＩでは立上り伝播遅延時間ｔpLH の方が増加し、ＰＢＴＩでは立下り伝播遅延時間ｔpHL の方が増加することが知られている。
特性劣化を考える場合、ＮＭＯＳトランジスタには、配慮すべき現象としてＰＢＴＩ劣化の他にＨＣ現象（ＨＣＩと呼ばれる場合もある）による劣化がある。
ＨＣ現象は、ゲートに基板電圧より正の電圧（ＮＭＯＳトランジスタを能動状態にすべきゲート電圧）が印加されてドレイン電流が流れているとき、Ｎチャネルのホットキャリア（電子）がゲート酸化膜に注入され、閾値（の絶対値）が増加する現象である。これも、ＮＭＯＳトランジスタの立下り伝播遅延時間ｔpHL を増加させる原因となっている。
（なお、ＨＣの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）
【００１７】
次に、リング発振器において、ゲート回路を構成している各ＭＯＳトランジスタが、どのような動作状況に置かれたときに劣化が生ずるのかを説明する。
上記の説明でも述べたように、劣化はゲートにそのトランジスタを能動状態にすべき電圧が印加されている時に生ずる。従って、オフにすべき電圧をゲートに印加している限り劣化はしない。
発振は、所定のＭＯＳトランジスタのオン，オフを反復させることにより行われる。従って、発振動作中に、それら所定のＭＯＳトランジスタを交互に能動状態（オン）にするゲート電圧が印加されるのは、本来の目的のためであり、それによる劣化は止むを得ない。
【００１８】
防止すべき劣化は、非発振時に生ずる劣化である。常時発振させなければならないような使い方以外では、一般に、発振している期間より非発振の期間の方が長い。その長い非発振期間中に、発振動作で使用されるＭＯＳトランジスタを劣化させてしまい、発振周期に悪影響を及ぼすようなことは、出来るだけ防止する必要がある。
図６のリング発振器ではゲート回路として２入力ＮＡＮＤ回路を用いているので、その具体的回路によって説明する。
【００１９】
図８はＮＡＮＤ回路の具体的構成例である。端子の符号は図６のものに対応し、ＰA ，ＰB はＰＭＯＳトランジスタ、ＮA ，ＮB はＮＭＯＳトランジスタである。ＰA ，ＰB が並列接続されたものとＮA ，ＮB が直列接続されたものとが直列接続され、その接続点が出力端子Ｃに接続されている。ＰA ，ＰB 側の端部は電源＋ＶDDに接続され、ＮA ，ＮB 側の端部はアースに接続されている。そして、ＰA ，ＮA のゲートは入力端子Ａと接続され、ＰB ，ＮB のゲートは入力端子Ｂと接続されている。なお、ＮＡＮＤ回路の図示のような構成は公知である。
【００２０】
図６のリング発振器では、非発振時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路１では、入力端子Ａに１が入力され、入力端子Ｂに０が入力されているので、能動にすべきゲート電圧が印加されるＭＯＳトランジスタはＮA とＰB である。従って、ＮA にはＰＢＴＩ劣化，ＨＣ劣化を生じ、ＰB にはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路２以降の段では、入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路２等と、入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路３等とが交互に連なる形となっている。入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路２等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＮA ，ＮB である。従って、これらにＰＢＴＩ劣化，ＨＣ劣化が生ずる。入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路３等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＰA ，ＰB である。従って、これらにＮＢＴＩ劣化が生ずる。
【００２１】
発振に関与するＭＯＳトランジスタは、発振時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。そういうＭＯＳトランジスタは、図６から分かるように、入力端子Ａからゲート電圧が与えられているものである。従って最初のＮＡＮＤ回路１ではＰA ，ＮA である。入力端子Ａ，Ｂが一括接続されているＮＡＮＤ回路２以降の各回路では、ＰA ，ＰB ，ＮA ，ＮB 全てである。
従って、ＰA ，ＰB ，ＮA ，ＮB すべてに非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路（ＮＡＮＤ回路）の伝播遅延時間ｔpdを増大させ、全体ではそれがｎ段累積されてリング発振器の発振周期を増大させている。
【００２２】
図７のリング発振器では、非発振時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路１１では、入力端子Ａに１が入力され、入力端子Ｂに０が入力されているので、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＮA とＰB であり、ＮA にはＰＢＴＩ劣化，ＨＣ劣化が生じ、ＰB にはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路１２以降の段では、入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等と、入力端子Ａに０，Ｂに１が入力されるＮＡＮＤ回路１３等とが交互に連なる形となっている。
【００２３】
入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＮA ，ＮB である。従って、これらにＰＢＴＩ劣化，ＨＣ劣化が生ずる。入力端子Ａに０，Ｂに１が入力されるＮＡＮＤ回路１３等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＰA ，ＮB である。従って、ＰA にはＮＢＴＩ劣化が生じ、ＮB にはＰＢＴＩ劣化，ＨＣ劣化が生ずる。
【００２４】
発振に関与するＭＯＳトランジスタは、発振時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。発振時にオンオフを繰り返し信号が与えられるのは、図７から分かるように入力端子Ａであるから、入力端子Ａからゲート電圧が与えられているＭＯＳトランジスタが、オンオフを繰り返すＭＯＳトランジスタである。それらは各ＮＡＮＤ回路中のＰA ，ＮA である。
これらＰA ，ＮA は、上記したように非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路（ＮＡＮＤ回路）の伝播遅延時間ｔpdを増大させ、全体ではそれがｎ段累積されてリング発振器の発振周期を増大させている。
【００２５】
以上のように、従来のリング発振器の発振周期は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化，ＨＣ劣化など）、およびＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化など）の両方が混ざった形で影響を受け、増大してしまっていた。
本発明は、リング発振器において、非発振時において劣化するＭＯＳトランジスタを少なくし、且つそれらのＭＯＳトランジスタを、発振動作時にはオフする（すなわち発振に使用しない）ような構成にし、発振周期の増大を出来るだけ少なくしようとするものである。
【課題を解決するための手段】
【００２６】
前記課題を解決するため、本発明では、ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とした。
【００２７】
このようなリング発振器は、ゲート回路として２入力のＮＡＮＤ回路のみを用いて構成することも出来るし、２入力のＮＯＲ回路のみを用いて構成することも出来る。
また、異なった種類のゲート回路を組み合わせて構成することも出来る。例えば、１つのゲート回路として２入力のＮＡＮＤ回路を用い、他のゲート回路として２入力のＥｘＯＲ回路を用い、該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
【００２８】
あるいは、１つのゲート回路として２入力のＮＯＲ回路を用い、他のゲート回路として２入力のＥｘＮＯＲ回路を用い、該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
更に、入力端子が３以上あるゲート回路を用いて構成することも出来る。例えば、ゲート回路として４入力ＯＲ−ＮＡＮＤ回路を用い、その２つの入力端子を一括して第２の入力端子とし、他の１つの入力端子を第１の入力端子とし、残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続するというようにして構成することが出来る。
【００２９】
また、発振開始時の動作をより一層安定して行えるようにするため、次のような構成にすることも出来る。
即ち、ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、ゲート回路の１つに３入力ゲート回路を用い、発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、発振開始信号を入力する発振開始信号端子を前記３入力ゲート回路の第３の入力端子に接続し、ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにすることが出来る。
【００３０】
このようなリング発振器を構成するに際し、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＮＡＮＤ回路を用いて構成することが出来るし、１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＮＯＲ回路を用いて構成することが出来る。
あるいは、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＥｘＯＲ回路を用い、該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
【００３１】
更には、１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＥｘＮＯＲ回路を用い、該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
あるいは、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては４入力ＯＲ−ＮＡＮＤ回路を用い、該４入力ＯＲ−ＮＡＮＤ回路にあってはその２つの入力端子を一括して第２の入力端子とし、他の１つの入力端子を第１の入力端子とし、残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている構成とすることも出来る。
【００３２】
また、本発明のリング発振器は、トランジスタで構成されオンすると出力がハイレベルになる複数の独立したプルアップ回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、前記プルアップ回路の１つは非発振時にはプルアップ機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立して、発振制御入力信号により制御されるよう構成され、前記プルアップ回路の他の１つは発振時にはリング状のゲート回路を伝播する信号により反転タイプのゲート回路として機能し、非発振時にはプルアップ機能を果たさないよう制御されるよう構成することが出来る。
【００３３】
あるいは、本発明のリング発振器は、トランジスタで構成されオンすると出力がローレベルになる複数の独立したプルダウン回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、前記プルダウン回路の１つは、非発振時にはプルダウン機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立した発振制御入力信号により制御される構成とされ、前記プルダウン回路の他の１つは、リング状のゲート回路を伝播する信号により発振時には反転タイプのゲート回路として機能するよう制御され、非発振時にはプルダウン機能を果たさないよう制御される構成することが出来る。
【００３４】
更に、本発明のリング発振器は、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、該ゲート回路中のトランジスタで発振時には発振動作のためにオンオフするトランジスタを、非発振時にはリング状のゲート回路を伝播する信号とは独立した発振制御入力信号により、オフするようにしたリング発振器として構成することが出来る。
【発明の効果】
【００３５】
本発明によれば、非発振時でも動作電源が印加された状態とされるリング発振器において、発振動作に関与するＭＯＳトランジスタの一部を非発振時にはオフにする構成としたので、そのＭＯＳトランジスタの特性は非発振時中に劣化しなくなり、特性劣化による発振周期の増大を抑制することが出来るようになった。
また、リング発振器を構成するゲート回路の１つに３入力ゲート回路を用い、その第３の入力端子を発振開始信号を入力する端子とするよう構成し、その第２の入力端子に発振を指示する発振制御信号を入力した後に、該第３の入力端子に発振開始信号を入力するようにすれば、発振開始時の動作がより一層安定して行われるようになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態のリング発振器
【図２】本発明の第２の実施形態のリング発振器
【図３】本発明の第３の実施形態のリング発振器
【図４】本発明の第４の実施形態のリング発振器
【図５】本発明の第５の実施形態のリング発振器
【図６】従来のリング発振器の第１の例
【図７】従来のリング発振器の第２の例
【図８】ＮＡＮＤ回路の具体的構成例
【図９】本発明の第６の実施形態のリング発振器
【図１０】本発明の第７の実施形態のリング発振器
【図１１】本発明の第８の実施形態のリング発振器
【図１２】本発明の第９の実施形態のリング発振器
【図１３】本発明の第１０の実施形態のリング発振器
【発明を実施するための形態】
【００３７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態のリング発振器である。符号は図６のものに対応し、２０は発振制御入力端子、２１〜２５はＮＡＮＤ回路、２６，２７は配線、２８は出力端子である。
【００３８】
このリング発振器の接続構成は次の通りである。奇数個の２入力ＮＡＮＤ回路の一方の入力端子Ｂは、全て発振制御入力端子２０に接続し、他方の入力端子Ａは前段の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＡＮＤ回路の出力端子Ｃに、発振出力を取り出す出力端子２８が接続される。
非発振時には、図中に記したように、発振制御入力端子２０に論理値０が入力される。各入力端子Ｂに０が入力されるので、各ＮＡＮＤ回路の出力の値は１となる。
発振時には、発振制御入力端子２０に論理値１が入力され、その値に固定される。すると、各ＮＡＮＤ回路の出力は１→０→１→…と交互に変化し、出力端子２８からは発振出力が取り出される。
【００３９】
このように構成したリング発振器は、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＡＮＤ回路として図８の構成のものを用いた場合を例にとって説明する。なお、このＮＡＮＤ回路を図１のリング発振器に使用する場合、入力端子Ｂに０が入力される非発振時においてオンするＰB は、出力端子Ｃの出力を論理値１（電源＋ＶDD）に引き上げるというプルアップ機能を果しているトランジスタである。
図１のリング発振器で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ａからの入力がゲートに印加されるものであり、図８で言えばＰA とＮA である。もし非発振時にこれらＰA ，ＮA に劣化が生じているならば、発振周期の増大をもたらす。
【００４０】
そこで、非発振時におけるＮＡＮＤ回路の動作状況を点検してみるに、入力端子Ａには論理値１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタは、図８で言えばＮA である。一方、入力端子Ｂには値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタはＰB である。つまり、非発振時に劣化が生じているのはＮA とＰB である。
即ち、発振動作に関与しているＰA ，ＮA のうち、非発振時に劣化が生じているものはＮA であり（ＰＢＴＩ劣化，ＨＣ劣化）、ＰB には生じていない。従って、ＰB においてＮＢＴＩ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００４１】
（第２の実施形態）
図２（１）は、本発明の第２の実施形態のリング発振器であり、図２（２）はそれに使用するＮＯＲ回路である。図２において、３０は発振制御入力端子、３１〜３５はＮＯＲ回路、３６，３７は配線、３８は出力端子、Ｄ，Ｅは入力端子、Ｆは出力端子、ＰD ，ＰE はＰＭＯＳトランジスタ、ＮD ，ＮE はＮＭＯＳトランジスタである。
このリング発振器の接続構成は次の通りである。奇数個の２入力ＮＯＲ回路の一方の入力端子Ｅは、全て発振制御入力端子３０に接続し、他方の入力端子Ｄは前段の出力端子Ｆと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＯＲ回路の出力端子Ｆに、発振出力を取り出す出力端子３８が接続される。
【００４２】
非発振時には、図中に記したように、発振制御入力端子３０に論理値１が入力される。各入力端子Ｅには１が入力されるので、各ＮＯＲ回路の出力の値は０となる。
発振時には、発振制御入力端子３０に論理値０が入力され、その値に固定される。すると、各ＮＯＲ回路の出力は０→１→０→…と交互に変化し、出力端子３８からは発振出力が取り出される。
【００４３】
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＯＲ回路として図２（２）の構成のものを用いた場合を例にとって説明する。ＰＭＯＳトランジスタＰD ，ＰE が直列接続されたものと、ＮＭＯＳトランジスタＮD ，ＮE が並列接続されたものとが直列接続され、その接続点が出力端子Ｆに接続される。ＰD ，ＰE 側の端部は電源＋ＶDDに接続され、ＮD ，ＮE 側の端部はアースに接続される。そして、ＰD ，ＮD のゲートは入力端子Ｄと接続され、ＰE ，ＮE のゲートは入力端子Ｅと接続される。なお、ＮＯＲ回路の図示のような接続構成は公知である。
入力端子Ｅに１が入力される非発振時にオンするＮE は、出力端子Ｆの出力を論理値０（アース）に引き下げるプルダウン機能を果しているトランジスタである。
【００４４】
図２（１）のリング発振器で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｄからの入力がゲートに印加されるＰD とＮD である。もし非発振時にこれらＰD ，ＮD に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時におけるＮＯＲ回路の動作状況を点検してみるに、入力端子Ｅには１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮE である。一方、入力端子Ｄには０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰD である。つまり、非発振時に劣化が生じているのはＮE とＰD である。
発振動作に関与しているＰD ，ＮD のうち、ＰD には劣化（ＮＢＴＩ劣化）が生じるものの、ＮD には生じていない。従って、ＮD においてＰＢＴＩ劣化，ＨＣ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００４５】
（第３の実施形態）
図３（１）は、本発明の第３の実施形態のリング発振器であり、図３（２）はそれに使用するＥｘＯＲ回路である。図３において、４０は発振制御入力端子、４１は２入力のＮＡＮＤ回路、４２〜４５は２入力のＥｘＯＲ回路、４６，４７は配線、４８は出力端子、４９はトランスファーゲート部、Ａ，ＢはＮＡＮＤ回路の入力端子、ＣはＮＡＮＤ回路の出力端子、Ｇ，ＨはＥｘＯＲ回路の入力端子、ＫはＥｘＯＲ回路の出力端子、ＰH1，ＰH2，ＰG はＰＭＯＳトランジスタ、ＮG ，ＮH ，ＮX はＮＭＯＳトランジスタである。
なお、入力端子Ｇは、図３（２）にあるように、ＥｘＯＲ回路のトランスファーゲート部４９を経て出力端子Ｋに接続されている方の入力端子であり、Ｈはそうでない方の入力端子である。
【００４６】
このリング発振器の接続構成は次の通りである。ゲート回路として１段目に２入力のＮＡＮＤ回路４１を用い、２段目以降にＥｘＯＲ回路４２〜４５を用い、全部で奇数個とする。各回路の一方の入力端子（但しＥｘＯＲ回路にあっては入力端子Ｈの方）は全て発振制御入力端子４０に接続し、他方の入力端子（但しＥｘＯＲ回路にあっては入力端子Ｇの方）は前段の出力端子と接続するというようにして、全体としてリング状となるよう構成される。
そして、ＮＡＮＤ回路４１，ＥｘＯＲ回路４２〜４５の内の任意の出力端子に、発振出力を取り出す出力端子４８を接続する。
【００４７】
非発振時は、図中に記したように、発振制御入力端子４０には０が入力されるので、各回路の出力の値は１となる。発振時には、発振制御入力端子４０に１が入力され、その値に固定される。すると、各回路の出力は１と０との間で交互に変化し、出力端子４８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＥｘＯＲ回路として図３（２）の構成のものを用いた場合を例にとって説明する。なお、ＥｘＯＲ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００４８】
入力端子Ｈに論理値０が入力されると、ＰH1がオン，ＮH がオフになり、ＮX のゲートは電源＋ＶDDに接続されてオンになると共に、ＰH2のゲートに０が印加されオンになる。これによりトランスファーゲート部４９はオンとなる。
一方、入力端子Ｈに論理値１が入力されると、ＰH1がオフ，ＮH がオンになり、ＮX のゲートはアースに接続されてオフになると共に、ＰH2のゲートに１が印加されオフになる。これによりトランスファーゲート部４９はオフとなる。
【００４９】
ＥｘＯＲ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｇからの入力がゲートに印加されるＰG とＮG である。もし非発振時にこれらＰG とＮG に劣化が生じているならば、発振周期の増大をもたらす。
（なお、ＮＡＮＤ回路４１は図６のＮＡＮＤ回路１と同様に接続されているので、発振時にオン，オフを繰り返すＭＯＳトランジスタは、図８のＰA ，ＮA である。それらのうち非発振時に劣化が生じるのは、図６のところで述べたように、入力端子Ａから１が入力されているＮA である。）
【００５０】
そこで、非発振時におけるＥｘＯＲ回路の動作状況を点検してみるに、入力端子Ｈには論理値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰH1，ＰH2である。一方、入力端子Ｇには１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮG である（ＮG オンにより出力端子Ｋの出力を論理値１に引き上げているから、ＮG はプルアップ機能を果しているトランジスタである。）。つまり、非発振時に劣化が生じているのはＰH1，ＰH2とＮG である。
発振動作に関与しているＰG ，ＮG のうち、ＮG には劣化（ＰＢＴＩ劣化，ＨＣ劣化）が生じるものの、ＰG には生じていない。従って、ＰG においてＮＢＴＩ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。（ＮＡＮＤ回路４１でも非発振時に劣化が生じているのは、Ｎ形のＮA であり、Ｐ形のＰA には生じていない。）
【００５１】
（第４の実施形態）
図４（１）は、本発明の第４の実施形態のリング発振器であり、図４（２）はそれに使用するＥｘＮＯＲ回路である。図４において、５０は発振制御入力端子、５１は２入力のＮＯＲ回路、５２〜５５は２入力のＥｘＮＯＲ回路、５６，５７は配線、５８は出力端子、５９はトランスファーゲート部、Ｄ，ＥはＮＯＲ回路の入力端子、ＦはＮＯＲ回路の出力端子、Ｌ，ＭはＥｘＮＯＲ回路の入力端子、ＱはＥｘＮＯＲ回路の出力端子、ＮL ，ＮM1，ＮM2はＮＭＯＳトランジスタ、ＰL ，ＰM ，ＰX はＰＭＯＳトランジスタである。
なお、入力端子Ｌは、図４（２）にあるように、ＥｘＮＯＲ回路のトランスファーゲート部５９を経て出力端子Ｑに接続されている方の入力端子であり、Ｍはそうでない方の入力端子である。
【００５２】
このリング発振器の接続構成は次の通りである。ゲート回路として１段目にＮＯＲ回路５１を用い、２段目以降にＥｘＮＯＲ回路５２〜５５を用い、全部で奇数個とする。各回路の一方の入力端子（但しＥｘＮＯＲ回路にあっては入力端子Ｍの方）は全て発振制御入力端子５０に接続し、他方の入力端子（但しＥｘＮＯＲ回路にあっては入力端子Ｌの方）は前段の出力端子と接続するというようにして、全体としてリング状となるよう構成される。
そして、前記ＮＯＲ回路５１，ＥｘＮＯＲ回路５２〜５５の内の任意の出力端子に、発振出力を取り出す出力端子５８を接続する。
【００５３】
非発振時は、図中に記したように発振制御入力端子５０には論理値１が入力され、各回路の出力の値は０とされる。発振時には、発振制御入力端子５０に論理値０が入力され、その値に固定される。すると、各回路の出力は１と０との間で交互に変化し、出力端子５８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＥｘＮＯＲ回路として図４（２）の構成のものを用いた場合を例にとって説明する。なお、ＥｘＮＯＲ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００５４】
入力端子Ｍに論理値０が入力されると、ＰM がオン，ＮM1がオフになり、ＰX のゲートは電源＋ＶDDに接続されてオフになると共に、ＮM2のゲートに０が印加されＮM2もオフになる。これによりトランスファーゲート部５９はオフとなる。
一方、入力端子Ｍに１が入力されると、ＰM がオフ，ＮM1がオンになり、ＰX のゲートはアースに接続されてオンになると共に、ＮM2のゲートに１が印加されＮM2もオンになる。これによりトランスファーゲート部５９はオンとなる。
【００５５】
ＥｘＮＯＲ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｌからの入力がゲートに印加されるＰL とＮL である。もし非発振時にこれらＰL とＮL に劣化が生じているならば、発振周期の増大をもたらす。
（なお、ＮＯＲ回路５１は図２のＮＯＲ回路３１と同様に接続されているので、発振時にオン，オフを繰り返すＭＯＳトランジスタは、図２（２）のＰD ，ＮD である（入力端子Ｄからゲート電圧が印加されるもの）。それらのうち非発振時に劣化が生じるのは、図２のところで述べたように、入力端子Ｄから０が入力されているＰD である。）
【００５６】
そこで、非発振時におけるＥｘＮＯＲ回路の動作状況を点検してみるに、入力端子Ｍには発振制御入力端子５０から１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮM1，ＮM2である。
一方、入力端子Ｌには０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰL である（ＰL オンにより出力端子Ｑの出力を論理値０に引き下げているから、ＰL はプルダウン機能を果しているトランジスタである。）。つまり、非発振時に劣化が生じているのはＮM1，ＮM2とＰL である。
発振動作に関与しているＰL ，ＮL のうち、ＰL には劣化（ＮＢＴＩ劣化）が生じるものの、ＮL には生じていない。従って、ＮL においてＰＢＴＩ劣化，ＨＣ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。（ＮＯＲ回路５１でも非発振時に劣化が生じているのは、Ｐ形のＰD であり、Ｎ形のＮD には生じていない。）
【００５７】
（第５の実施形態）
図５（１）は、本発明の第５の実施形態のリング発振器であり、図５（２）はそれに使用する４入力ＯＲ−ＮＡＮＤ回路である。図５において、６０は発振制御入力端子、６１はインバータ、６２〜６４は４入力ＯＲ−ＮＡＮＤ回路、６５〜６７は配線、６８は出力端子、Ｒ，Ｓ，Ｔ，Ｕは４入力ＯＲ−ＮＡＮＤ回路の入力端子、Ｖは４入力ＯＲ−ＮＡＮＤ回路の出力端子、ＮR ，ＮS ，ＮT ，ＮU はＮＭＯＳトランジスタ、ＰR ，ＰS ，ＰT ，ＰU はＰＭＯＳトランジスタである。
【００５８】
このリング発振器の接続構成は次の通りである。発振制御入力端子６０は、インバータ６１の入力端子に接続されると共に、配線６５に接続される。インバータ６１の出力端子は、配線６６に接続される。各４入力ＯＲ−ＮＡＮＤ回路の入力端子Ｒ，Ｓは一括して配線６５に接続され、入力端子Ｔは配線６６に接続される。４入力ＯＲ−ＮＡＮＤ回路は全部で奇数個とし、その各入力端子Ｕには前段の４入力ＯＲ−ＮＡＮＤ回路の出力端子Ｖを接続するというようにして、全体としてリング状となるよう構成される。
そして、任意の４入力ＯＲ−ＮＡＮＤ回路の出力端子Ｖに、発振出力を取り出す出力端子６８を接続する。
【００５９】
非発振時は、図中に記したように発振制御入力端子６０には論理値０が入力され、各４入力ＯＲ−ＮＡＮＤ回路の出力の値は１とされる。発振時には、発振制御入力端子６０に論理値１が入力され、その値に固定される。すると、各４入力ＯＲ−ＮＡＮＤ回路の出力は１と０との間で交互に変化し、出力端子６８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、４入力ＯＲ−ＮＡＮＤ回路として図５（２）の構成のものを用いた場合を例にとって説明する。なお、この４入力ＯＲ−ＮＡＮＤ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００６０】
４入力ＯＲ−ＮＡＮＤ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｕからの入力がゲートに印加されるＮU とＰU である。もし非発振時にこれらＮU とＰU に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時における４入力ＯＲ−ＮＡＮＤ回路の動作状況を点検してみるに、発振制御入力端子６０に論理値０が入力されると、入力端子Ｒ，Ｓには０が入力され、ＰR ，ＰS はオン，ＮR ，ＮS はオフとなる。よって、出力端子Ｖは電源＋ＶDDの方へつながれ、出力は１となる（ＰR ，ＰS は、プルアップ機能を果してトランジスタである。）。
【００６１】
非発振時、入力端子Ｔには、発振制御入力の論理値０がインバータ６１で反転された論理値１が入力される。すると、ＰT はオフとなる。しかし、ＮT には能動状態とすべきゲート電圧が印加されることとなり、オンとなる。
入力端子Ｕには前段の出力端子Ｖの１が入力され、これがＮU ，ＰU のゲートに印加される。このゲート入力はＰU をオフにするが、ＮU に対しては能動状態とすべきゲート電圧として作用する。
【００６２】
つまり、非発振時に劣化が生じているのは、非発振時にオンとなっているＭＯＳトランジスタＮT ，ＮU ，ＰR ，ＰS である（その時、これらとＣＭＯＳの対を成しているＭＯＳトランジスタＰT ，ＰU ，ＮR ，ＮS は、オフとなっていて、劣化はしない。）
発振動作に関与しているＮU とＰU のうち、ＮU には劣化（ＰＢＴＩ劣化，ＨＣ劣化）が生じるものの、ＰU にはＮＢＴＩ劣化生じていない。従って、ＰU において劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００６３】
（第６の実施形態）
図９は、本発明の第６の実施形態のリング発振器である。符号は図１のものに対応し、Ｗは端子、７０は３入力ＮＡＮＤ回路、２０Ｙは発振開始信号端子である。
この実施形態は、図１のリング発振器の変形例である。図１のリング発振器では、発振を開始するため発振制御入力端子２０への入力を０→１に変化させたとき、全ゲート回路の一方の入力も０→１と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
【００６４】
図１のリング発振器では、リング状に接続されているゲート回路は全て２入力ＮＡＮＤ回路であるが、図９の実施形態では、その内の１つを、３入力ＮＡＮＤ回路７０で置き換えたものとしている。３入力ＮＡＮＤ回路７０の入力端子Ａ，Ｂ，Ｗのうち、入力端子Ａ，Ｂは図１のリング発振器と同様に接続される。即ち、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｂは発振制御入力端子２０と接続される。
第３の入力端子Ｗは、新たに設けられた発振開始信号端子２０Ｙと接続される。
【００６５】
第６の実施形態では、発振動作の開始は次の２段階を経て行われる。
第１段階…発振制御入力端子２０に、発振信号を入力する。
第２段階…発振開始信号端子２０Ｙに、発振開始信号を入力する。
図９中に記載されている論理値０，１は、非発振時の値である。発振制御入力端子２０に入力されている信号は０、発振開始信号端子２０Ｙに入力されている信号は０である。この時、３入力ＮＡＮＤ回路７０の３つの入力はＡ＝１，Ｗ＝０，Ｂ＝０で出力Ｃ＝１であり、他の２入力ＮＡＮＤ回路の入力はＡ＝１，Ｂ＝０で出力Ｃ＝１である。
【００６６】
（１）発振開始の第１段階…初期値の設定
発振開始の第１段階では、発振動作の初期値を設定する。この段階では、発振制御入力端子２０に発振信号が入力される。図９の場合、発振信号は１であり、これが入力されると全てのゲート回路の入力端子Ｂに１が入力される。すると３入力ＮＡＮＤ回路７０の入力はＡ＝１，Ｗ＝０，Ｂ＝１となるが、これではまだ出力Ｃは１に保たれたままである。ＮＡＮＤ回路２２はＡ＝１，Ｂ＝１となり、出力Ｃ＝０に変る。このＣ＝０が次のＮＡＮＤ回路２３の入力端子Ａに入力されるから、ＮＡＮＤ回路２３ではＡ＝０，Ｂ＝１となり、出力Ｃ＝１のままである。
【００６７】
その次の段以降も同様に動作するので、各ゲート回路の出力は０，１，０，…と交互に変わり、３入力ＮＡＮＤ回路７０から数えて最終段（奇数段）の出力は１のままとなる。従って、３入力ＮＡＮＤ回路７０の入力端子Ａには１が入力され、その出力端子Ｃの出力は１が維持される。即ち、これ以上は変化せず、この状態で安定が保たれる。
第１段階を行うことにより現出された状態は、各ゲート回路の出力が、１，０，１，０，…と交互の論理値を取るようにされたという状態である。これは、発振動作の初期状態の時の値である。リング発振器の各ゲート回路は、確実に反転作用を実行してくれることが期待されている回路であるから、交互に反転した出力を出している状態にいったんしてから発振開始が指令されれば、所期の反転を確実に行うことが出来、発振動作が不安定になることがない。
逆に言えば、このような状態を現出するために第１段階が行われるわけであるが、この第１段階の状態を安定的に保持するために、ゲート回路の１つに３入力ＮＡＮＤ回路を採用している。
【００６８】
（２）発振開始の第２段階…発振開始指令
発振開始の第２段階では、発振開始信号端子２０Ｙに発振開始信号が入力される。図９の場合、発振開始信号は１である。３入力ＮＡＮＤ回路７０の入力はＡ＝１，Ｗ＝１，Ｂ＝１となり、出力Ｃは０に変る。この変化を受けてＮＡＮＤ回路２２以降のＮＡＮＤ回路の出力は次々と反転し、３入力ＮＡＮＤ回路７０から数えて最終段のＮＡＮＤ回路２５の出力は０となる。これが、３入力ＮＡＮＤ回路７０の入力端子Ａに入力され、その出力Ｃは反転して１となる。以後も出力の反転の連鎖は続けられ、発振が行われることになる。出力の反転の連鎖は、発振制御入力端子２０に非発振信号（発振停止信号）である０が入力されるまで継続する。
発振周期の増大が抑制される理由は、図１の場合とほぼ同じであるので、その説明は省略する。
【００６９】
（第７の実施形態）
図１０は、本発明の第７の実施形態のリング発振器である。符号は図２のものに対応し、Ｘは端子、７１は３入力ＮＯＲ回路、３０Ｙは発振開始信号端子である。図１０中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図２のリング発振器の変形例である。図２のリング発振器では、発振を開始するため発振制御入力端子３０への入力を１→０に変化させたとき、全ゲート回路の一方の入力も１→０と変化し、全ゲート回路の出力は０→１に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７０】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図２のリング発振器では、リング状に接続されているゲート回路は全て２入力ＮＯＲ回路であるが、図１０の実施形態では、その内の１つを、３入力ＮＯＲ回路７１で置き換えたものとしている。３入力ＮＯＲ回路７１の入力端子Ｄ，Ｘ，Ｅのうち、入力端子Ｄ，Ｅは図２のリング発振器と同様に接続される。即ち、入力端子Ｄはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｅは発振制御入力端子３０と接続される。第３の入力端子Ｘは、新たに設けられた発振開始信号端子３０Ｙと接続される。
【００７１】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子３０に、発振信号を入力する。
第２段階…発振開始信号端子３０Ｙに、発振開始信号を入力する。
各段階での動作は、図２，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図２の場合とほぼ同じであるので、その説明は省略する。
【００７２】
（第８の実施形態）
図１１は、本発明の第８の実施形態のリング発振器である。符号は図３，図９のものに対応し、７２は３入力ＮＡＮＤ回路、４０Ｙは発振開始信号端子である。図１１中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図３のリング発振器の変形例である。図３のリング発振器では、発振を開始するため発振制御入力端子４０への入力を０→１に変化させたとき、全ゲート回路の一方の入力も０→１と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７３】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図３のリング発振器の２入力ＮＡＮＤ回路４１を、３入力ＮＡＮＤ回路７２に置き換えたものである。３入力ＮＡＮＤ回路７２の入力端子Ａ，Ｗ，Ｂのうち、入力端子Ａ，Ｂは図３のリング発振器と同様に接続される。即ち、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｂは発振制御入力端子４０と接続される。第３の入力端子Ｗは、新たに設けられた発振開始信号端子４０Ｙと接続される。
【００７４】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子４０に、発振信号を入力する。
第２段階…発振開始信号端子４０Ｙに、発振開始信号を入力する。
各段階での動作は、図３，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図３の場合とほぼ同じであるので、その説明は省略する。
【００７５】
（第９の実施形態）
図１２は、本発明の第９の実施形態のリング発振器である。符号は図４，図１０のものに対応し、７３は３入力ＮＯＲ回路、５０Ｙは発振開始信号端子である。図１２中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図４のリング発振器の変形例である。図４のリング発振器では、発振を開始するため発振制御入力端子５０への入力を１→０に変化させたとき、全ゲート回路の一方の入力も１→０と変化し、全ゲート回路の出力は０→１に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７６】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図４のリング発振器の２入力ＮＯＲ回路５１を、３入力ＮＯＲ回路７３に置き換えたものである。３入力ＮＯＲ回路７３の入力端子Ｄ，Ｘ，Ｅのうち、入力端子Ｄ，Ｅは図４のリング発振器と同様に接続される。即ち、入力端子Ｄはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｅは発振制御入力端子５０と接続される。第３の入力端子Ｘは、新たに設けられた発振開始信号端子５０Ｙと接続される。
【００７７】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子５０に、発振信号を入力する。
第２段階…発振開始信号端子５０Ｙに、発振開始信号を入力する。
各段階での動作は、図４，図１０の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図４の場合とほぼ同じであるので、その説明は省略する。
【００７８】
（第１０の実施形態）
図１３は、本発明の第１０の実施形態のリング発振器である。符号は図５，図９のものに対応し、７４は３入力ＮＡＮＤ回路、６０Ｙは発振開始信号端子である。図１３中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図５のリング発振器の変形例である。図５のリング発振器では、発振を開始するため発振制御入力端子６０への入力を０→１に変化させたとき、全ゲート回路の入力端子Ｒ，Ｓは０→１と変化し、入力端子Ｔは１→０と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７９】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図５のリング発振器の４入力ＯＲ−ＮＡＮＤ回路６２を廃し、その代わりに３入力ＮＡＮＤ回路７４を挿設したものである。３入力ＮＡＮＤ回路７４の入力端子Ａ，Ｗ，Ｂのうち、入力端子Ｂは発振制御入力端子６０と接続され、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続される。そして、第３の入力端子Ｗは、新たに設けられた発振開始信号端子６０Ｙと接続される。
【００８０】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子６０に、発振信号を入力する。
第２段階…発振開始信号端子６０Ｙに、発振開始信号を入力する。
各段階での動作は、図５，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図５の場合とほぼ同じであるので、その説明は省略する。
【００８１】
以上述べて来た構成から自ずと明らかなように、本発明のリング発振器を構成するには、本発明用に特別な素子や回路やゲートを作る必要は全くなく、既存のセルライブラリ（ＬＳＩ等を設計するときに通常使われる既存の素子や回路やゲートの集合）で用意されているものを使って構成することが出来る。
従って、ＰＢＴＩ劣化，ＮＢＴＩ劣化，ＨＣ劣化等の各種のＭＯＳトランジスタの劣化に対して耐性のあるリング発振器を、コスト安く、容易に実現することが可能となる。
【００８２】
なお、ＭＯＳトランジスタの劣化現象の有無は、ＬＳＩ製造プロセスやＬＳＩ使用環境に依存することが知られている。従って、それらをうまく選択利用することにより、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化）やＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化）のいずれによっても、発振周期に影響を及ぼされることのないリング発振器を実現することが出来る。
例えば、図２のリング発振器は、回路構成を工夫することにより、発振周期に影響を及ぼすＮＭＯＳトランジスタに劣化が生じない（ＰＭＯＳトランジスタにのみ劣化が生じる）ようにされたリング発振器であるが、これに使用するＭＯＳトランジスタを、ＰＭＯＳトランジスタの劣化が生じないＬＳＩ製造プロセスで作られたものを用いることとすれば、前記したリング発振器を実現することが出来る。即ち、次の通りである。
（１）ＮＭＯＳトランジスタの劣化による影響…回路構成の工夫により防止
（２）ＰＭＯＳトランジスタの劣化による影響…該劣化が生じないよう工夫されたＬＳＩ製造プロセスで作られたＭＯＳトランジスタを使用することにより防止
【符号の説明】
【００８３】
１〜５…ＮＡＮＤ回路、６…発振制御入力端子、７…配線、８…出力端子、１０…発振制御入力端子、１１〜１５…ＮＡＮＤ回路、１６…入力端子、１７，１８…配線、１９…出力端子、２０…発振制御入力端子、２１〜２５…ＮＡＮＤ回路、２６，２７…配線、２８…出力端子、３０…発振制御入力端子、３１〜３５…ＮＯＲ回路、３６，３７…配線、３８…出力端子、４０…発振制御入力端子、４１…ＮＡＮＤ回路、４２〜４５…ＥｘＯＲ回路、４６，４７…配線、４８…出力端子、５０…発振制御入力端子、５１…ＮＯＲ回路、５２〜５５…ＥｘＮＯＲ回路、５６，５７…配線、５８…出力端子、６０…発振制御入力端子、６１…インバータ、６２〜６４…４入力ＯＲ−ＮＡＮＤ回路、６５〜６７…配線、６８…出力端子、７０…３入力ＮＡＮＤ回路、７１…３入力ＮＯＲ回路、７２…３入力ＮＡＮＤ回路、７３…３入力ＮＯＲ回路、７４…３入力ＮＡＮＤ回路、２０Ｙ，３０Ｙ，４０Ｙ，５０Ｙ，６０Ｙ…発振開始信号端子、Ａ〜Ｈ，Ｋ〜Ｍ，Ｑ〜Ｘ…端子
【技術分野】
【０００１】
本発明は、リング発振器に関するものである。
【背景技術】
【０００２】
リング発振器は、入力を反転した出力を出すゲート回路を、奇数段リング状に接続して構成した発振器である。この発振器はしばしばＬＳＩ等の半導体集積回路中に作り込まれ、半導体集積回路中の他の回路へクロック信号を提供するのに用いられる。また、ゲート回路の遅延時間測定や、ＬＳＩの製造ばらつきをモニターする回路や、温度計測回路等にも用いられたりしている。
【０００３】
図６はそのような従来のリング発振器の第１の例を示している。図６において、１〜５はＮＡＮＤ回路、６は発振制御入力端子、７は配線、８は出力端子である。使用されているゲート回路は２入力ＮＡＮＤ回路であり、全部で奇数個用いられている。各ＮＡＮＤ回路の一方の入力端子Ａは、前段のＮＡＮＤ回路の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成されている。
そして、ＮＡＮＤ回路１の他方の入力端子Ｂは発振制御入力端子６と接続され、他のＮＡＮＤ回路２〜５の入力端子Ｂは、それぞれ自分の入力端子Ａに接続される。発振出力を取り出す出力端子８は、任意のＮＡＮＤ回路の出力端子Ｃに接続される。
【０００４】
図中に記している論理値１，０は、このリング発振器が発振していない時の値である。即ち、発振制御入力端子６に、発振させない（非発振）との制御信号である信号値０が与えられている時の値である。
ＮＡＮＤ回路１の入力端子Ｂに０が入力されていると、他方の入力端子Ａへの入力が１でも０でも、出力端子Ｃの値は１となる。その後に続く各ＮＡＮＤ回路（インバータ）２〜５の出力は、各入力を反転した出力となるから、０，１，０，１と続き、最終の奇数段のＮＡＮＤ回路５の出力は１となる。ＮＡＮＤ回路５の出力１はＮＡＮＤ回路１の入力端子Ａに入力されるが、これが入力されてもＮＡＮＤ回路１の出力は１のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。
【０００５】
発振させる時には、発振制御入力端子６に入力する発振制御信号を１とする。すると、ＮＡＮＤ回路１の入力端子Ａ，Ｂの値は両方とも１となるから、ＮＡＮＤ回路１の出力の値は０となる。その後に続く各ＮＡＮＤ回路２〜５の出力は各入力を反転した出力となるから、１，０，１，０と続き、最終の奇数段の出力は０となる。
その０がＮＡＮＤ回路１の入力端子Ａに入力されると、他方の入力端子Ｂの値は１のままであるから、出力は１と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、０，１，０，１と続き、最終の奇数段の出力は１と変る。
【０００６】
つまり、発振状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を１周して元へ戻った時の出力は、前回の反転出力となっている。従って、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振状態にされている間中、各段の出力は１になったり０になったりするのを繰り返し続ける。この出力が出力端子８より取り出され、クロック信号等として利用される。
１個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をｔpdとすると、出力端子８からの発振出力が１→０あるいは０→１と反転するには、信号がゲート回路を次々と伝播してリングを１周して来る必要があるから、ゲート回路がｎ段（ｎは奇数）あれば、ｔpd×ｎの時間がかかる。これで半周期である。１周期Ｔはその２倍であるから、Ｔは次式で表される。
Ｔ＝２×ｔpd×ｎ
【０００７】
図７は従来のリング発振器の第２の例である。符号は図６のものに対応し、１０は発振制御入力端子、１１〜１５はＮＡＮＤ回路、１６は入力端子、１７，１８は配線、１９は出力端子、Ａ，Ｂは入力端子、Ｃは出力端子である。
使用されているゲート回路は２入力ＮＡＮＤ回路であり、全部で奇数個用いられている。各ＮＡＮＤ回路の一方の入力端子Ａは、前段のＮＡＮＤ回路の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成されている。
【０００８】
ＮＡＮＤ回路１１の他方の入力端子Ｂは発振制御入力端子１０と接続され、他のＮＡＮＤ回路１２〜１５の入力端子Ｂは、配線１８を経て入力端子１６と接続されている。入力端子１６からは、論理値１の信号が常に与えられている。２入力ＮＡＮＤ回路の一方の入力端子に論理値１が与えられたままにされると、そのＮＡＮＤ回路はインバータとして機能する。従って、ＮＡＮＤ回路１２〜１５はインバータとして働いている。
なお、発振出力を取り出す出力端子１９は、任意のＮＡＮＤ回路の出力端子Ｃに接続される。
【０００９】
図中に記している論理値１，０は、このリング発振器が発振していない時の値である。発振させたい時には、発振制御入力端子１０への信号値を１とする。
各ゲートにおける非発振時の動作および発振時の動作は、図６に記した例とほぼ同様であるので、その説明は省略する。
なお、リング発振器に関する特許文献としては、例えば次のようなものがある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−２８０５５号公報
【特許文献２】特開２００６−６７１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
（問題点）
ＬＳＩ等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、発振させる必要がない時でも電源電圧が印加された状態にある。そのため、リング発振器中に使用されているトランジスタによっては、非発振時中も能動状態にするゲート電圧が印加され続け、時間の経過につれてトランジスタ特性が劣化し、発振周期が増大（言い換えれば発振周波数が次第に減少）してしまうという問題点があった。
発振周期が増大して来ると、リング発振器の周波数を計測に利用している場合、計測値が真の値から少しずれてしまうなどして、計測結果の信頼性が悪くなったりしていた。
【００１２】
（問題点の説明）
発振周期を次第に増大させる原因となっているのは、ゲート回路を構成しているトランジスタの特性の劣化である。この劣化により前記した伝播遅延時間ｔpdが増加して来るので、結局、発振周期Ｔ（＝２×ｔpd×ｎ）が増加してしまう。
以下、それを詳しく説明する。
【００１３】
ＬＳＩ等の半導体集積回路にリング発振器を作り込む場合、ＭＯＳトランジスタが用いられることが殆どである。ＰチャネルのＭＯＳトランジスタをＰＭＯＳトランジスタ、ＮチャネルのＭＯＳトランジスタをＮＭＯＳトランジスタと称することにする。主要な劣化モードとして、ＰＭＯＳトランジスタでは、ＮＢＴＩ現象（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化がある。ＮＭＯＳトランジスタでは、ＰＢＴＩ現象（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化と、ＨＣ現象（Ｈｏｔ Ｃａｒｒｉｅｒ）による特性劣化とがある。
【００１４】
ＮＢＴＩは、ＰＭＯＳトランジスタのゲートに基板電圧より負の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加されている時間が長く継続すると、ＰＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
ＰＢＴＩは、ＮＭＯＳトランジスタのゲートに基板電圧より正の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加されている時間が長く継続すると、ＮＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
これらＮＢＴＩ，ＰＢＴＩ現象（閾値の絶対値の増加）は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
（なお、ＮＢＴＩやＰＢＴＩの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）
【００１５】
閾値（の絶対値）が大になると、そのＭＯＳトランジスタを構成要素として含んでいるゲート回路の伝播遅延時間ｔpdが増加する。ゲート回路への入力変化から出力の立上り変化（出力がロー（Ｌ）からハイ（Ｈ）への変化）までの伝播遅延時間を立上り伝播遅延時間ｔpLH とし、ゲート回路への入力変化から出力の立下り変化（出力がハイ（Ｈ）からロー（Ｌ）への変化）までの伝播遅延時間を立下り伝播遅延時間ｔpHL とすると、それらとそのゲート回路の伝播遅延時間ｔpdとの間には、下記のような関係があることが知られている。
伝播遅延時間ｔpd＝（ｔpLH ＋ｔpHL ）÷２
【００１６】
なお、ＮＢＴＩでは立上り伝播遅延時間ｔpLH の方が増加し、ＰＢＴＩでは立下り伝播遅延時間ｔpHL の方が増加することが知られている。
特性劣化を考える場合、ＮＭＯＳトランジスタには、配慮すべき現象としてＰＢＴＩ劣化の他にＨＣ現象（ＨＣＩと呼ばれる場合もある）による劣化がある。
ＨＣ現象は、ゲートに基板電圧より正の電圧（ＮＭＯＳトランジスタを能動状態にすべきゲート電圧）が印加されてドレイン電流が流れているとき、Ｎチャネルのホットキャリア（電子）がゲート酸化膜に注入され、閾値（の絶対値）が増加する現象である。これも、ＮＭＯＳトランジスタの立下り伝播遅延時間ｔpHL を増加させる原因となっている。
（なお、ＨＣの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）
【００１７】
次に、リング発振器において、ゲート回路を構成している各ＭＯＳトランジスタが、どのような動作状況に置かれたときに劣化が生ずるのかを説明する。
上記の説明でも述べたように、劣化はゲートにそのトランジスタを能動状態にすべき電圧が印加されている時に生ずる。従って、オフにすべき電圧をゲートに印加している限り劣化はしない。
発振は、所定のＭＯＳトランジスタのオン，オフを反復させることにより行われる。従って、発振動作中に、それら所定のＭＯＳトランジスタを交互に能動状態（オン）にするゲート電圧が印加されるのは、本来の目的のためであり、それによる劣化は止むを得ない。
【００１８】
防止すべき劣化は、非発振時に生ずる劣化である。常時発振させなければならないような使い方以外では、一般に、発振している期間より非発振の期間の方が長い。その長い非発振期間中に、発振動作で使用されるＭＯＳトランジスタを劣化させてしまい、発振周期に悪影響を及ぼすようなことは、出来るだけ防止する必要がある。
図６のリング発振器ではゲート回路として２入力ＮＡＮＤ回路を用いているので、その具体的回路によって説明する。
【００１９】
図８はＮＡＮＤ回路の具体的構成例である。端子の符号は図６のものに対応し、ＰA ，ＰB はＰＭＯＳトランジスタ、ＮA ，ＮB はＮＭＯＳトランジスタである。ＰA ，ＰB が並列接続されたものとＮA ，ＮB が直列接続されたものとが直列接続され、その接続点が出力端子Ｃに接続されている。ＰA ，ＰB 側の端部は電源＋ＶDDに接続され、ＮA ，ＮB 側の端部はアースに接続されている。そして、ＰA ，ＮA のゲートは入力端子Ａと接続され、ＰB ，ＮB のゲートは入力端子Ｂと接続されている。なお、ＮＡＮＤ回路の図示のような構成は公知である。
【００２０】
図６のリング発振器では、非発振時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路１では、入力端子Ａに１が入力され、入力端子Ｂに０が入力されているので、能動にすべきゲート電圧が印加されるＭＯＳトランジスタはＮA とＰB である。従って、ＮA にはＰＢＴＩ劣化，ＨＣ劣化を生じ、ＰB にはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路２以降の段では、入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路２等と、入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路３等とが交互に連なる形となっている。入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路２等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＮA ，ＮB である。従って、これらにＰＢＴＩ劣化，ＨＣ劣化が生ずる。入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路３等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、ＰA ，ＰB である。従って、これらにＮＢＴＩ劣化が生ずる。
【００２１】
発振に関与するＭＯＳトランジスタは、発振時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。そういうＭＯＳトランジスタは、図６から分かるように、入力端子Ａからゲート電圧が与えられているものである。従って最初のＮＡＮＤ回路１ではＰA ，ＮA である。入力端子Ａ，Ｂが一括接続されているＮＡＮＤ回路２以降の各回路では、ＰA ，ＰB ，ＮA ，ＮB 全てである。
従って、ＰA ，ＰB ，ＮA ，ＮB すべてに非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路（ＮＡＮＤ回路）の伝播遅延時間ｔpdを増大させ、全体ではそれがｎ段累積されてリング発振器の発振周期を増大させている。
【００２２】
図７のリング発振器では、非発振時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路１１では、入力端子Ａに１が入力され、入力端子Ｂに０が入力されているので、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＮA とＰB であり、ＮA にはＰＢＴＩ劣化，ＨＣ劣化が生じ、ＰB にはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路１２以降の段では、入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等と、入力端子Ａに０，Ｂに１が入力されるＮＡＮＤ回路１３等とが交互に連なる形となっている。
【００２３】
入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＮA ，ＮB である。従って、これらにＰＢＴＩ劣化，ＨＣ劣化が生ずる。入力端子Ａに０，Ｂに１が入力されるＮＡＮＤ回路１３等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、図８で言えばＰA ，ＮB である。従って、ＰA にはＮＢＴＩ劣化が生じ、ＮB にはＰＢＴＩ劣化，ＨＣ劣化が生ずる。
【００２４】
発振に関与するＭＯＳトランジスタは、発振時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。発振時にオンオフを繰り返し信号が与えられるのは、図７から分かるように入力端子Ａであるから、入力端子Ａからゲート電圧が与えられているＭＯＳトランジスタが、オンオフを繰り返すＭＯＳトランジスタである。それらは各ＮＡＮＤ回路中のＰA ，ＮA である。
これらＰA ，ＮA は、上記したように非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路（ＮＡＮＤ回路）の伝播遅延時間ｔpdを増大させ、全体ではそれがｎ段累積されてリング発振器の発振周期を増大させている。
【００２５】
以上のように、従来のリング発振器の発振周期は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化，ＨＣ劣化など）、およびＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化など）の両方が混ざった形で影響を受け、増大してしまっていた。
本発明は、リング発振器において、非発振時において劣化するＭＯＳトランジスタを少なくし、且つそれらのＭＯＳトランジスタを、発振動作時にはオフする（すなわち発振に使用しない）ような構成にし、発振周期の増大を出来るだけ少なくしようとするものである。
【課題を解決するための手段】
【００２６】
前記課題を解決するため、本発明では、ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とした。
【００２７】
このようなリング発振器は、ゲート回路として２入力のＮＡＮＤ回路のみを用いて構成することも出来るし、２入力のＮＯＲ回路のみを用いて構成することも出来る。
また、異なった種類のゲート回路を組み合わせて構成することも出来る。例えば、１つのゲート回路として２入力のＮＡＮＤ回路を用い、他のゲート回路として２入力のＥｘＯＲ回路を用い、該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
【００２８】
あるいは、１つのゲート回路として２入力のＮＯＲ回路を用い、他のゲート回路として２入力のＥｘＮＯＲ回路を用い、該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
更に、入力端子が３以上あるゲート回路を用いて構成することも出来る。例えば、ゲート回路として４入力ＯＲ−ＮＡＮＤ回路を用い、その２つの入力端子を一括して第２の入力端子とし、他の１つの入力端子を第１の入力端子とし、残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続するというようにして構成することが出来る。
【００２９】
また、発振開始時の動作をより一層安定して行えるようにするため、次のような構成にすることも出来る。
即ち、ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、ゲート回路の１つに３入力ゲート回路を用い、発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、発振開始信号を入力する発振開始信号端子を前記３入力ゲート回路の第３の入力端子に接続し、ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにすることが出来る。
【００３０】
このようなリング発振器を構成するに際し、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＮＡＮＤ回路を用いて構成することが出来るし、１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＮＯＲ回路を用いて構成することが出来る。
あるいは、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＥｘＯＲ回路を用い、該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
【００３１】
更には、１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＥｘＮＯＲ回路を用い、該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成することが出来る。
あるいは、１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては４入力ＯＲ−ＮＡＮＤ回路を用い、該４入力ＯＲ−ＮＡＮＤ回路にあってはその２つの入力端子を一括して第２の入力端子とし、他の１つの入力端子を第１の入力端子とし、残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている構成とすることも出来る。
【００３２】
また、本発明のリング発振器は、トランジスタで構成されオンすると出力がハイレベルになる複数の独立したプルアップ回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、前記プルアップ回路の１つは非発振時にはプルアップ機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立して、発振制御入力信号により制御されるよう構成され、前記プルアップ回路の他の１つは発振時にはリング状のゲート回路を伝播する信号により反転タイプのゲート回路として機能し、非発振時にはプルアップ機能を果たさないよう制御されるよう構成することが出来る。
【００３３】
あるいは、本発明のリング発振器は、トランジスタで構成されオンすると出力がローレベルになる複数の独立したプルダウン回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、前記プルダウン回路の１つは、非発振時にはプルダウン機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立した発振制御入力信号により制御される構成とされ、前記プルダウン回路の他の１つは、リング状のゲート回路を伝播する信号により発振時には反転タイプのゲート回路として機能するよう制御され、非発振時にはプルダウン機能を果たさないよう制御される構成することが出来る。
【００３４】
更に、本発明のリング発振器は、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、該ゲート回路中のトランジスタで発振時には発振動作のためにオンオフするトランジスタを、非発振時にはリング状のゲート回路を伝播する信号とは独立した発振制御入力信号により、オフするようにしたリング発振器として構成することが出来る。
【発明の効果】
【００３５】
本発明によれば、非発振時でも動作電源が印加された状態とされるリング発振器において、発振動作に関与するＭＯＳトランジスタの一部を非発振時にはオフにする構成としたので、そのＭＯＳトランジスタの特性は非発振時中に劣化しなくなり、特性劣化による発振周期の増大を抑制することが出来るようになった。
また、リング発振器を構成するゲート回路の１つに３入力ゲート回路を用い、その第３の入力端子を発振開始信号を入力する端子とするよう構成し、その第２の入力端子に発振を指示する発振制御信号を入力した後に、該第３の入力端子に発振開始信号を入力するようにすれば、発振開始時の動作がより一層安定して行われるようになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態のリング発振器
【図２】本発明の第２の実施形態のリング発振器
【図３】本発明の第３の実施形態のリング発振器
【図４】本発明の第４の実施形態のリング発振器
【図５】本発明の第５の実施形態のリング発振器
【図６】従来のリング発振器の第１の例
【図７】従来のリング発振器の第２の例
【図８】ＮＡＮＤ回路の具体的構成例
【図９】本発明の第６の実施形態のリング発振器
【図１０】本発明の第７の実施形態のリング発振器
【図１１】本発明の第８の実施形態のリング発振器
【図１２】本発明の第９の実施形態のリング発振器
【図１３】本発明の第１０の実施形態のリング発振器
【発明を実施するための形態】
【００３７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態のリング発振器である。符号は図６のものに対応し、２０は発振制御入力端子、２１〜２５はＮＡＮＤ回路、２６，２７は配線、２８は出力端子である。
【００３８】
このリング発振器の接続構成は次の通りである。奇数個の２入力ＮＡＮＤ回路の一方の入力端子Ｂは、全て発振制御入力端子２０に接続し、他方の入力端子Ａは前段の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＡＮＤ回路の出力端子Ｃに、発振出力を取り出す出力端子２８が接続される。
非発振時には、図中に記したように、発振制御入力端子２０に論理値０が入力される。各入力端子Ｂに０が入力されるので、各ＮＡＮＤ回路の出力の値は１となる。
発振時には、発振制御入力端子２０に論理値１が入力され、その値に固定される。すると、各ＮＡＮＤ回路の出力は１→０→１→…と交互に変化し、出力端子２８からは発振出力が取り出される。
【００３９】
このように構成したリング発振器は、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＡＮＤ回路として図８の構成のものを用いた場合を例にとって説明する。なお、このＮＡＮＤ回路を図１のリング発振器に使用する場合、入力端子Ｂに０が入力される非発振時においてオンするＰB は、出力端子Ｃの出力を論理値１（電源＋ＶDD）に引き上げるというプルアップ機能を果しているトランジスタである。
図１のリング発振器で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ａからの入力がゲートに印加されるものであり、図８で言えばＰA とＮA である。もし非発振時にこれらＰA ，ＮA に劣化が生じているならば、発振周期の増大をもたらす。
【００４０】
そこで、非発振時におけるＮＡＮＤ回路の動作状況を点検してみるに、入力端子Ａには論理値１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタは、図８で言えばＮA である。一方、入力端子Ｂには値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタはＰB である。つまり、非発振時に劣化が生じているのはＮA とＰB である。
即ち、発振動作に関与しているＰA ，ＮA のうち、非発振時に劣化が生じているものはＮA であり（ＰＢＴＩ劣化，ＨＣ劣化）、ＰB には生じていない。従って、ＰB においてＮＢＴＩ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００４１】
（第２の実施形態）
図２（１）は、本発明の第２の実施形態のリング発振器であり、図２（２）はそれに使用するＮＯＲ回路である。図２において、３０は発振制御入力端子、３１〜３５はＮＯＲ回路、３６，３７は配線、３８は出力端子、Ｄ，Ｅは入力端子、Ｆは出力端子、ＰD ，ＰE はＰＭＯＳトランジスタ、ＮD ，ＮE はＮＭＯＳトランジスタである。
このリング発振器の接続構成は次の通りである。奇数個の２入力ＮＯＲ回路の一方の入力端子Ｅは、全て発振制御入力端子３０に接続し、他方の入力端子Ｄは前段の出力端子Ｆと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＯＲ回路の出力端子Ｆに、発振出力を取り出す出力端子３８が接続される。
【００４２】
非発振時には、図中に記したように、発振制御入力端子３０に論理値１が入力される。各入力端子Ｅには１が入力されるので、各ＮＯＲ回路の出力の値は０となる。
発振時には、発振制御入力端子３０に論理値０が入力され、その値に固定される。すると、各ＮＯＲ回路の出力は０→１→０→…と交互に変化し、出力端子３８からは発振出力が取り出される。
【００４３】
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＯＲ回路として図２（２）の構成のものを用いた場合を例にとって説明する。ＰＭＯＳトランジスタＰD ，ＰE が直列接続されたものと、ＮＭＯＳトランジスタＮD ，ＮE が並列接続されたものとが直列接続され、その接続点が出力端子Ｆに接続される。ＰD ，ＰE 側の端部は電源＋ＶDDに接続され、ＮD ，ＮE 側の端部はアースに接続される。そして、ＰD ，ＮD のゲートは入力端子Ｄと接続され、ＰE ，ＮE のゲートは入力端子Ｅと接続される。なお、ＮＯＲ回路の図示のような接続構成は公知である。
入力端子Ｅに１が入力される非発振時にオンするＮE は、出力端子Ｆの出力を論理値０（アース）に引き下げるプルダウン機能を果しているトランジスタである。
【００４４】
図２（１）のリング発振器で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｄからの入力がゲートに印加されるＰD とＮD である。もし非発振時にこれらＰD ，ＮD に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時におけるＮＯＲ回路の動作状況を点検してみるに、入力端子Ｅには１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮE である。一方、入力端子Ｄには０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰD である。つまり、非発振時に劣化が生じているのはＮE とＰD である。
発振動作に関与しているＰD ，ＮD のうち、ＰD には劣化（ＮＢＴＩ劣化）が生じるものの、ＮD には生じていない。従って、ＮD においてＰＢＴＩ劣化，ＨＣ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００４５】
（第３の実施形態）
図３（１）は、本発明の第３の実施形態のリング発振器であり、図３（２）はそれに使用するＥｘＯＲ回路である。図３において、４０は発振制御入力端子、４１は２入力のＮＡＮＤ回路、４２〜４５は２入力のＥｘＯＲ回路、４６，４７は配線、４８は出力端子、４９はトランスファーゲート部、Ａ，ＢはＮＡＮＤ回路の入力端子、ＣはＮＡＮＤ回路の出力端子、Ｇ，ＨはＥｘＯＲ回路の入力端子、ＫはＥｘＯＲ回路の出力端子、ＰH1，ＰH2，ＰG はＰＭＯＳトランジスタ、ＮG ，ＮH ，ＮX はＮＭＯＳトランジスタである。
なお、入力端子Ｇは、図３（２）にあるように、ＥｘＯＲ回路のトランスファーゲート部４９を経て出力端子Ｋに接続されている方の入力端子であり、Ｈはそうでない方の入力端子である。
【００４６】
このリング発振器の接続構成は次の通りである。ゲート回路として１段目に２入力のＮＡＮＤ回路４１を用い、２段目以降にＥｘＯＲ回路４２〜４５を用い、全部で奇数個とする。各回路の一方の入力端子（但しＥｘＯＲ回路にあっては入力端子Ｈの方）は全て発振制御入力端子４０に接続し、他方の入力端子（但しＥｘＯＲ回路にあっては入力端子Ｇの方）は前段の出力端子と接続するというようにして、全体としてリング状となるよう構成される。
そして、ＮＡＮＤ回路４１，ＥｘＯＲ回路４２〜４５の内の任意の出力端子に、発振出力を取り出す出力端子４８を接続する。
【００４７】
非発振時は、図中に記したように、発振制御入力端子４０には０が入力されるので、各回路の出力の値は１となる。発振時には、発振制御入力端子４０に１が入力され、その値に固定される。すると、各回路の出力は１と０との間で交互に変化し、出力端子４８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＥｘＯＲ回路として図３（２）の構成のものを用いた場合を例にとって説明する。なお、ＥｘＯＲ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００４８】
入力端子Ｈに論理値０が入力されると、ＰH1がオン，ＮH がオフになり、ＮX のゲートは電源＋ＶDDに接続されてオンになると共に、ＰH2のゲートに０が印加されオンになる。これによりトランスファーゲート部４９はオンとなる。
一方、入力端子Ｈに論理値１が入力されると、ＰH1がオフ，ＮH がオンになり、ＮX のゲートはアースに接続されてオフになると共に、ＰH2のゲートに１が印加されオフになる。これによりトランスファーゲート部４９はオフとなる。
【００４９】
ＥｘＯＲ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｇからの入力がゲートに印加されるＰG とＮG である。もし非発振時にこれらＰG とＮG に劣化が生じているならば、発振周期の増大をもたらす。
（なお、ＮＡＮＤ回路４１は図６のＮＡＮＤ回路１と同様に接続されているので、発振時にオン，オフを繰り返すＭＯＳトランジスタは、図８のＰA ，ＮA である。それらのうち非発振時に劣化が生じるのは、図６のところで述べたように、入力端子Ａから１が入力されているＮA である。）
【００５０】
そこで、非発振時におけるＥｘＯＲ回路の動作状況を点検してみるに、入力端子Ｈには論理値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰH1，ＰH2である。一方、入力端子Ｇには１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮG である（ＮG オンにより出力端子Ｋの出力を論理値１に引き上げているから、ＮG はプルアップ機能を果しているトランジスタである。）。つまり、非発振時に劣化が生じているのはＰH1，ＰH2とＮG である。
発振動作に関与しているＰG ，ＮG のうち、ＮG には劣化（ＰＢＴＩ劣化，ＨＣ劣化）が生じるものの、ＰG には生じていない。従って、ＰG においてＮＢＴＩ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。（ＮＡＮＤ回路４１でも非発振時に劣化が生じているのは、Ｎ形のＮA であり、Ｐ形のＰA には生じていない。）
【００５１】
（第４の実施形態）
図４（１）は、本発明の第４の実施形態のリング発振器であり、図４（２）はそれに使用するＥｘＮＯＲ回路である。図４において、５０は発振制御入力端子、５１は２入力のＮＯＲ回路、５２〜５５は２入力のＥｘＮＯＲ回路、５６，５７は配線、５８は出力端子、５９はトランスファーゲート部、Ｄ，ＥはＮＯＲ回路の入力端子、ＦはＮＯＲ回路の出力端子、Ｌ，ＭはＥｘＮＯＲ回路の入力端子、ＱはＥｘＮＯＲ回路の出力端子、ＮL ，ＮM1，ＮM2はＮＭＯＳトランジスタ、ＰL ，ＰM ，ＰX はＰＭＯＳトランジスタである。
なお、入力端子Ｌは、図４（２）にあるように、ＥｘＮＯＲ回路のトランスファーゲート部５９を経て出力端子Ｑに接続されている方の入力端子であり、Ｍはそうでない方の入力端子である。
【００５２】
このリング発振器の接続構成は次の通りである。ゲート回路として１段目にＮＯＲ回路５１を用い、２段目以降にＥｘＮＯＲ回路５２〜５５を用い、全部で奇数個とする。各回路の一方の入力端子（但しＥｘＮＯＲ回路にあっては入力端子Ｍの方）は全て発振制御入力端子５０に接続し、他方の入力端子（但しＥｘＮＯＲ回路にあっては入力端子Ｌの方）は前段の出力端子と接続するというようにして、全体としてリング状となるよう構成される。
そして、前記ＮＯＲ回路５１，ＥｘＮＯＲ回路５２〜５５の内の任意の出力端子に、発振出力を取り出す出力端子５８を接続する。
【００５３】
非発振時は、図中に記したように発振制御入力端子５０には論理値１が入力され、各回路の出力の値は０とされる。発振時には、発振制御入力端子５０に論理値０が入力され、その値に固定される。すると、各回路の出力は１と０との間で交互に変化し、出力端子５８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＥｘＮＯＲ回路として図４（２）の構成のものを用いた場合を例にとって説明する。なお、ＥｘＮＯＲ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００５４】
入力端子Ｍに論理値０が入力されると、ＰM がオン，ＮM1がオフになり、ＰX のゲートは電源＋ＶDDに接続されてオフになると共に、ＮM2のゲートに０が印加されＮM2もオフになる。これによりトランスファーゲート部５９はオフとなる。
一方、入力端子Ｍに１が入力されると、ＰM がオフ，ＮM1がオンになり、ＰX のゲートはアースに接続されてオンになると共に、ＮM2のゲートに１が印加されＮM2もオンになる。これによりトランスファーゲート部５９はオンとなる。
【００５５】
ＥｘＮＯＲ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｌからの入力がゲートに印加されるＰL とＮL である。もし非発振時にこれらＰL とＮL に劣化が生じているならば、発振周期の増大をもたらす。
（なお、ＮＯＲ回路５１は図２のＮＯＲ回路３１と同様に接続されているので、発振時にオン，オフを繰り返すＭＯＳトランジスタは、図２（２）のＰD ，ＮD である（入力端子Ｄからゲート電圧が印加されるもの）。それらのうち非発振時に劣化が生じるのは、図２のところで述べたように、入力端子Ｄから０が入力されているＰD である。）
【００５６】
そこで、非発振時におけるＥｘＮＯＲ回路の動作状況を点検してみるに、入力端子Ｍには発振制御入力端子５０から１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮM1，ＮM2である。
一方、入力端子Ｌには０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰL である（ＰL オンにより出力端子Ｑの出力を論理値０に引き下げているから、ＰL はプルダウン機能を果しているトランジスタである。）。つまり、非発振時に劣化が生じているのはＮM1，ＮM2とＰL である。
発振動作に関与しているＰL ，ＮL のうち、ＰL には劣化（ＮＢＴＩ劣化）が生じるものの、ＮL には生じていない。従って、ＮL においてＰＢＴＩ劣化，ＨＣ劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。（ＮＯＲ回路５１でも非発振時に劣化が生じているのは、Ｐ形のＰD であり、Ｎ形のＮD には生じていない。）
【００５７】
（第５の実施形態）
図５（１）は、本発明の第５の実施形態のリング発振器であり、図５（２）はそれに使用する４入力ＯＲ−ＮＡＮＤ回路である。図５において、６０は発振制御入力端子、６１はインバータ、６２〜６４は４入力ＯＲ−ＮＡＮＤ回路、６５〜６７は配線、６８は出力端子、Ｒ，Ｓ，Ｔ，Ｕは４入力ＯＲ−ＮＡＮＤ回路の入力端子、Ｖは４入力ＯＲ−ＮＡＮＤ回路の出力端子、ＮR ，ＮS ，ＮT ，ＮU はＮＭＯＳトランジスタ、ＰR ，ＰS ，ＰT ，ＰU はＰＭＯＳトランジスタである。
【００５８】
このリング発振器の接続構成は次の通りである。発振制御入力端子６０は、インバータ６１の入力端子に接続されると共に、配線６５に接続される。インバータ６１の出力端子は、配線６６に接続される。各４入力ＯＲ−ＮＡＮＤ回路の入力端子Ｒ，Ｓは一括して配線６５に接続され、入力端子Ｔは配線６６に接続される。４入力ＯＲ−ＮＡＮＤ回路は全部で奇数個とし、その各入力端子Ｕには前段の４入力ＯＲ−ＮＡＮＤ回路の出力端子Ｖを接続するというようにして、全体としてリング状となるよう構成される。
そして、任意の４入力ＯＲ−ＮＡＮＤ回路の出力端子Ｖに、発振出力を取り出す出力端子６８を接続する。
【００５９】
非発振時は、図中に記したように発振制御入力端子６０には論理値０が入力され、各４入力ＯＲ−ＮＡＮＤ回路の出力の値は１とされる。発振時には、発振制御入力端子６０に論理値１が入力され、その値に固定される。すると、各４入力ＯＲ−ＮＡＮＤ回路の出力は１と０との間で交互に変化し、出力端子６８からは発振出力が出される。
このように構成したリング発振器も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、４入力ＯＲ−ＮＡＮＤ回路として図５（２）の構成のものを用いた場合を例にとって説明する。なお、この４入力ＯＲ−ＮＡＮＤ回路の図示のような接続構成は公知であるので、その説明は省略する。
【００６０】
４入力ＯＲ−ＮＡＮＤ回路内で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｕからの入力がゲートに印加されるＮU とＰU である。もし非発振時にこれらＮU とＰU に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時における４入力ＯＲ−ＮＡＮＤ回路の動作状況を点検してみるに、発振制御入力端子６０に論理値０が入力されると、入力端子Ｒ，Ｓには０が入力され、ＰR ，ＰS はオン，ＮR ，ＮS はオフとなる。よって、出力端子Ｖは電源＋ＶDDの方へつながれ、出力は１となる（ＰR ，ＰS は、プルアップ機能を果してトランジスタである。）。
【００６１】
非発振時、入力端子Ｔには、発振制御入力の論理値０がインバータ６１で反転された論理値１が入力される。すると、ＰT はオフとなる。しかし、ＮT には能動状態とすべきゲート電圧が印加されることとなり、オンとなる。
入力端子Ｕには前段の出力端子Ｖの１が入力され、これがＮU ，ＰU のゲートに印加される。このゲート入力はＰU をオフにするが、ＮU に対しては能動状態とすべきゲート電圧として作用する。
【００６２】
つまり、非発振時に劣化が生じているのは、非発振時にオンとなっているＭＯＳトランジスタＮT ，ＮU ，ＰR ，ＰS である（その時、これらとＣＭＯＳの対を成しているＭＯＳトランジスタＰT ，ＰU ，ＮR ，ＮS は、オフとなっていて、劣化はしない。）
発振動作に関与しているＮU とＰU のうち、ＮU には劣化（ＰＢＴＩ劣化，ＨＣ劣化）が生じるものの、ＰU にはＮＢＴＩ劣化生じていない。従って、ＰU において劣化が生じない分だけ、従来のものに比し、発振周期の増大を抑制することが出来る。
【００６３】
（第６の実施形態）
図９は、本発明の第６の実施形態のリング発振器である。符号は図１のものに対応し、Ｗは端子、７０は３入力ＮＡＮＤ回路、２０Ｙは発振開始信号端子である。
この実施形態は、図１のリング発振器の変形例である。図１のリング発振器では、発振を開始するため発振制御入力端子２０への入力を０→１に変化させたとき、全ゲート回路の一方の入力も０→１と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
【００６４】
図１のリング発振器では、リング状に接続されているゲート回路は全て２入力ＮＡＮＤ回路であるが、図９の実施形態では、その内の１つを、３入力ＮＡＮＤ回路７０で置き換えたものとしている。３入力ＮＡＮＤ回路７０の入力端子Ａ，Ｂ，Ｗのうち、入力端子Ａ，Ｂは図１のリング発振器と同様に接続される。即ち、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｂは発振制御入力端子２０と接続される。
第３の入力端子Ｗは、新たに設けられた発振開始信号端子２０Ｙと接続される。
【００６５】
第６の実施形態では、発振動作の開始は次の２段階を経て行われる。
第１段階…発振制御入力端子２０に、発振信号を入力する。
第２段階…発振開始信号端子２０Ｙに、発振開始信号を入力する。
図９中に記載されている論理値０，１は、非発振時の値である。発振制御入力端子２０に入力されている信号は０、発振開始信号端子２０Ｙに入力されている信号は０である。この時、３入力ＮＡＮＤ回路７０の３つの入力はＡ＝１，Ｗ＝０，Ｂ＝０で出力Ｃ＝１であり、他の２入力ＮＡＮＤ回路の入力はＡ＝１，Ｂ＝０で出力Ｃ＝１である。
【００６６】
（１）発振開始の第１段階…初期値の設定
発振開始の第１段階では、発振動作の初期値を設定する。この段階では、発振制御入力端子２０に発振信号が入力される。図９の場合、発振信号は１であり、これが入力されると全てのゲート回路の入力端子Ｂに１が入力される。すると３入力ＮＡＮＤ回路７０の入力はＡ＝１，Ｗ＝０，Ｂ＝１となるが、これではまだ出力Ｃは１に保たれたままである。ＮＡＮＤ回路２２はＡ＝１，Ｂ＝１となり、出力Ｃ＝０に変る。このＣ＝０が次のＮＡＮＤ回路２３の入力端子Ａに入力されるから、ＮＡＮＤ回路２３ではＡ＝０，Ｂ＝１となり、出力Ｃ＝１のままである。
【００６７】
その次の段以降も同様に動作するので、各ゲート回路の出力は０，１，０，…と交互に変わり、３入力ＮＡＮＤ回路７０から数えて最終段（奇数段）の出力は１のままとなる。従って、３入力ＮＡＮＤ回路７０の入力端子Ａには１が入力され、その出力端子Ｃの出力は１が維持される。即ち、これ以上は変化せず、この状態で安定が保たれる。
第１段階を行うことにより現出された状態は、各ゲート回路の出力が、１，０，１，０，…と交互の論理値を取るようにされたという状態である。これは、発振動作の初期状態の時の値である。リング発振器の各ゲート回路は、確実に反転作用を実行してくれることが期待されている回路であるから、交互に反転した出力を出している状態にいったんしてから発振開始が指令されれば、所期の反転を確実に行うことが出来、発振動作が不安定になることがない。
逆に言えば、このような状態を現出するために第１段階が行われるわけであるが、この第１段階の状態を安定的に保持するために、ゲート回路の１つに３入力ＮＡＮＤ回路を採用している。
【００６８】
（２）発振開始の第２段階…発振開始指令
発振開始の第２段階では、発振開始信号端子２０Ｙに発振開始信号が入力される。図９の場合、発振開始信号は１である。３入力ＮＡＮＤ回路７０の入力はＡ＝１，Ｗ＝１，Ｂ＝１となり、出力Ｃは０に変る。この変化を受けてＮＡＮＤ回路２２以降のＮＡＮＤ回路の出力は次々と反転し、３入力ＮＡＮＤ回路７０から数えて最終段のＮＡＮＤ回路２５の出力は０となる。これが、３入力ＮＡＮＤ回路７０の入力端子Ａに入力され、その出力Ｃは反転して１となる。以後も出力の反転の連鎖は続けられ、発振が行われることになる。出力の反転の連鎖は、発振制御入力端子２０に非発振信号（発振停止信号）である０が入力されるまで継続する。
発振周期の増大が抑制される理由は、図１の場合とほぼ同じであるので、その説明は省略する。
【００６９】
（第７の実施形態）
図１０は、本発明の第７の実施形態のリング発振器である。符号は図２のものに対応し、Ｘは端子、７１は３入力ＮＯＲ回路、３０Ｙは発振開始信号端子である。図１０中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図２のリング発振器の変形例である。図２のリング発振器では、発振を開始するため発振制御入力端子３０への入力を１→０に変化させたとき、全ゲート回路の一方の入力も１→０と変化し、全ゲート回路の出力は０→１に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７０】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図２のリング発振器では、リング状に接続されているゲート回路は全て２入力ＮＯＲ回路であるが、図１０の実施形態では、その内の１つを、３入力ＮＯＲ回路７１で置き換えたものとしている。３入力ＮＯＲ回路７１の入力端子Ｄ，Ｘ，Ｅのうち、入力端子Ｄ，Ｅは図２のリング発振器と同様に接続される。即ち、入力端子Ｄはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｅは発振制御入力端子３０と接続される。第３の入力端子Ｘは、新たに設けられた発振開始信号端子３０Ｙと接続される。
【００７１】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子３０に、発振信号を入力する。
第２段階…発振開始信号端子３０Ｙに、発振開始信号を入力する。
各段階での動作は、図２，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図２の場合とほぼ同じであるので、その説明は省略する。
【００７２】
（第８の実施形態）
図１１は、本発明の第８の実施形態のリング発振器である。符号は図３，図９のものに対応し、７２は３入力ＮＡＮＤ回路、４０Ｙは発振開始信号端子である。図１１中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図３のリング発振器の変形例である。図３のリング発振器では、発振を開始するため発振制御入力端子４０への入力を０→１に変化させたとき、全ゲート回路の一方の入力も０→１と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７３】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図３のリング発振器の２入力ＮＡＮＤ回路４１を、３入力ＮＡＮＤ回路７２に置き換えたものである。３入力ＮＡＮＤ回路７２の入力端子Ａ，Ｗ，Ｂのうち、入力端子Ａ，Ｂは図３のリング発振器と同様に接続される。即ち、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｂは発振制御入力端子４０と接続される。第３の入力端子Ｗは、新たに設けられた発振開始信号端子４０Ｙと接続される。
【００７４】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子４０に、発振信号を入力する。
第２段階…発振開始信号端子４０Ｙに、発振開始信号を入力する。
各段階での動作は、図３，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図３の場合とほぼ同じであるので、その説明は省略する。
【００７５】
（第９の実施形態）
図１２は、本発明の第９の実施形態のリング発振器である。符号は図４，図１０のものに対応し、７３は３入力ＮＯＲ回路、５０Ｙは発振開始信号端子である。図１２中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図４のリング発振器の変形例である。図４のリング発振器では、発振を開始するため発振制御入力端子５０への入力を１→０に変化させたとき、全ゲート回路の一方の入力も１→０と変化し、全ゲート回路の出力は０→１に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７６】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図４のリング発振器の２入力ＮＯＲ回路５１を、３入力ＮＯＲ回路７３に置き換えたものである。３入力ＮＯＲ回路７３の入力端子Ｄ，Ｘ，Ｅのうち、入力端子Ｄ，Ｅは図４のリング発振器と同様に接続される。即ち、入力端子Ｄはリング状に接続されている前段のゲート回路の出力端子と接続され、入力端子Ｅは発振制御入力端子５０と接続される。第３の入力端子Ｘは、新たに設けられた発振開始信号端子５０Ｙと接続される。
【００７７】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子５０に、発振信号を入力する。
第２段階…発振開始信号端子５０Ｙに、発振開始信号を入力する。
各段階での動作は、図４，図１０の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図４の場合とほぼ同じであるので、その説明は省略する。
【００７８】
（第１０の実施形態）
図１３は、本発明の第１０の実施形態のリング発振器である。符号は図５，図９のものに対応し、７４は３入力ＮＡＮＤ回路、６０Ｙは発振開始信号端子である。図１３中に記載されている論理値０，１は、非発振時の値である。
この実施形態は、図５のリング発振器の変形例である。図５のリング発振器では、発振を開始するため発振制御入力端子６０への入力を０→１に変化させたとき、全ゲート回路の入力端子Ｒ，Ｓは０→１と変化し、入力端子Ｔは１→０と変化し、全ゲート回路の出力は１→０に変化しようとする。そのため、ゲート回路によっては入出力間で論理値に矛盾が生ずることがあり、発振動作が不安定になる恐れがある。
【００７９】
そこで、発振開始直前にまず発振動作の初期値を設定する段階を入れ、設定した後で発振開始を指令し、発振動作を安定的に開始させるよう工夫したものが、この実施形態である。
図５のリング発振器の４入力ＯＲ−ＮＡＮＤ回路６２を廃し、その代わりに３入力ＮＡＮＤ回路７４を挿設したものである。３入力ＮＡＮＤ回路７４の入力端子Ａ，Ｗ，Ｂのうち、入力端子Ｂは発振制御入力端子６０と接続され、入力端子Ａはリング状に接続されている前段のゲート回路の出力端子と接続される。そして、第３の入力端子Ｗは、新たに設けられた発振開始信号端子６０Ｙと接続される。
【００８０】
発振動作の開始は、図９の第６の実施形態の場合と同様、次の２段階を経て行われる。第１段階…発振制御入力端子６０に、発振信号を入力する。
第２段階…発振開始信号端子６０Ｙに、発振開始信号を入力する。
各段階での動作は、図５，図９の実施形態の動作説明より容易に類推することが出来るので、その説明は省略する。また、発振周期の増大が抑制される理由は、図５の場合とほぼ同じであるので、その説明は省略する。
【００８１】
以上述べて来た構成から自ずと明らかなように、本発明のリング発振器を構成するには、本発明用に特別な素子や回路やゲートを作る必要は全くなく、既存のセルライブラリ（ＬＳＩ等を設計するときに通常使われる既存の素子や回路やゲートの集合）で用意されているものを使って構成することが出来る。
従って、ＰＢＴＩ劣化，ＮＢＴＩ劣化，ＨＣ劣化等の各種のＭＯＳトランジスタの劣化に対して耐性のあるリング発振器を、コスト安く、容易に実現することが可能となる。
【００８２】
なお、ＭＯＳトランジスタの劣化現象の有無は、ＬＳＩ製造プロセスやＬＳＩ使用環境に依存することが知られている。従って、それらをうまく選択利用することにより、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化）やＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化）のいずれによっても、発振周期に影響を及ぼされることのないリング発振器を実現することが出来る。
例えば、図２のリング発振器は、回路構成を工夫することにより、発振周期に影響を及ぼすＮＭＯＳトランジスタに劣化が生じない（ＰＭＯＳトランジスタにのみ劣化が生じる）ようにされたリング発振器であるが、これに使用するＭＯＳトランジスタを、ＰＭＯＳトランジスタの劣化が生じないＬＳＩ製造プロセスで作られたものを用いることとすれば、前記したリング発振器を実現することが出来る。即ち、次の通りである。
（１）ＮＭＯＳトランジスタの劣化による影響…回路構成の工夫により防止
（２）ＰＭＯＳトランジスタの劣化による影響…該劣化が生じないよう工夫されたＬＳＩ製造プロセスで作られたＭＯＳトランジスタを使用することにより防止
【符号の説明】
【００８３】
１〜５…ＮＡＮＤ回路、６…発振制御入力端子、７…配線、８…出力端子、１０…発振制御入力端子、１１〜１５…ＮＡＮＤ回路、１６…入力端子、１７，１８…配線、１９…出力端子、２０…発振制御入力端子、２１〜２５…ＮＡＮＤ回路、２６，２７…配線、２８…出力端子、３０…発振制御入力端子、３１〜３５…ＮＯＲ回路、３６，３７…配線、３８…出力端子、４０…発振制御入力端子、４１…ＮＡＮＤ回路、４２〜４５…ＥｘＯＲ回路、４６，４７…配線、４８…出力端子、５０…発振制御入力端子、５１…ＮＯＲ回路、５２〜５５…ＥｘＮＯＲ回路、５６，５７…配線、５８…出力端子、６０…発振制御入力端子、６１…インバータ、６２〜６４…４入力ＯＲ−ＮＡＮＤ回路、６５〜６７…配線、６８…出力端子、７０…３入力ＮＡＮＤ回路、７１…３入力ＮＯＲ回路、７２…３入力ＮＡＮＤ回路、７３…３入力ＮＯＲ回路、７４…３入力ＮＡＮＤ回路、２０Ｙ，３０Ｙ，４０Ｙ，５０Ｙ，６０Ｙ…発振開始信号端子、Ａ〜Ｈ，Ｋ〜Ｍ，Ｑ〜Ｘ…端子
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とした
ことを特徴とするリング発振器。
【請求項２】
ゲート回路として２入力のＮＡＮＤ回路を用いて構成したことを特徴とする請求項１記載のリング発振器。
【請求項３】
ゲート回路として２入力のＮＯＲ回路を用いて構成したことを特徴とする請求項１記載のリング発振器。
【請求項４】
１つのゲート回路として２入力のＮＡＮＤ回路を用い、他のゲート回路として２入力のＥｘＯＲ回路を用い、
該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項１記載のリング発振器。
【請求項５】
１つのゲート回路として２入力のＮＯＲ回路を用い、他のゲート回路として２入力のＥｘＮＯＲ回路を用い、
該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項１記載のリング発振器。
【請求項６】
ゲート回路として４入力ＯＲ−ＮＡＮＤ回路を用い、
その２つの入力端子を一括して第２の入力端子とし、
他の１つの入力端子を第１の入力端子とし、
残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている
ことを特徴とする請求項１記載のリング発振器。
【請求項７】
ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
ゲート回路の１つに３入力ゲート回路を用い、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、
発振開始信号を入力する発振開始信号端子を前記３入力ゲート回路の第３の入力端子に接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、
発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにした
ことを特徴とするリング発振器。
【請求項８】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＮＡＮＤ回路を用いて構成したことを特徴とする請求項７記載のリング発振器。
【請求項９】
１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＮＯＲ回路を用いて構成したことを特徴とする請求項７記載のリング発振器。
【請求項１０】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＥｘＯＲ回路を用い、
該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項７記載のリング発振器。
【請求項１１】
１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＥｘＮＯＲ回路を用い、
該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項７記載のリング発振器。
【請求項１２】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては４入力ＯＲ−ＮＡＮＤ回路を用い、
該４入力ＯＲ−ＮＡＮＤ回路にあっては
その２つの入力端子を一括して第２の入力端子とし、
他の１つの入力端子を第１の入力端子とし、
残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている
ことを特徴とする請求項７記載のリング発振器。
【請求項１３】
トランジスタで構成されオンすると出力がハイレベルになる複数の独立したプルアップ回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
前記プルアップ回路の１つは非発振時にはプルアップ機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立して、発振制御入力信号により制御されるよう構成され、
前記プルアップ回路の他の１つは発振時にはリング状のゲート回路を伝播する信号により反転タイプのゲート回路として機能し、非発振時にはプルアップ機能を果たさないよう制御されるよう構成された
ことを特徴とするリング発振器。
【請求項１４】
トランジスタで構成されオンすると出力がローレベルになる複数の独立したプルダウン回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
前記プルダウン回路の１つは、非発振時にはプルダウン機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立した発振制御入力信号により制御される構成とされ、
前記プルダウン回路の他の１つは、リング状のゲート回路を伝播する信号により発振時には反転タイプのゲート回路として機能するよう制御され、非発振時にはプルダウン機能を果たさないよう制御される構成とされている
ことを特徴とするリング発振器。
【請求項１５】
入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
該ゲート回路中のトランジスタで発振時には発振動作のためにオンオフするトランジスタを、非発振時にはリング状のゲート回路を伝播する信号とは独立した発振制御入力信号により、オフするよう構成した
ことを特徴とするリング発振器。
【請求項１】
ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とした
ことを特徴とするリング発振器。
【請求項２】
ゲート回路として２入力のＮＡＮＤ回路を用いて構成したことを特徴とする請求項１記載のリング発振器。
【請求項３】
ゲート回路として２入力のＮＯＲ回路を用いて構成したことを特徴とする請求項１記載のリング発振器。
【請求項４】
１つのゲート回路として２入力のＮＡＮＤ回路を用い、他のゲート回路として２入力のＥｘＯＲ回路を用い、
該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項１記載のリング発振器。
【請求項５】
１つのゲート回路として２入力のＮＯＲ回路を用い、他のゲート回路として２入力のＥｘＮＯＲ回路を用い、
該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項１記載のリング発振器。
【請求項６】
ゲート回路として４入力ＯＲ−ＮＡＮＤ回路を用い、
その２つの入力端子を一括して第２の入力端子とし、
他の１つの入力端子を第１の入力端子とし、
残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている
ことを特徴とする請求項１記載のリング発振器。
【請求項７】
ＭＯＳトランジスタで構成され２以上の入力端子を有し反転ゲートとして機能する奇数個のゲート回路が、１つのゲート回路の出力端子と他の１つのゲート回路の第１の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の１つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
ゲート回路の１つに３入力ゲート回路を用い、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第２の入力端子と接続し、
発振開始信号を入力する発振開始信号端子を前記３入力ゲート回路の第３の入力端子に接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する２つのＭＯＳトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、
発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにした
ことを特徴とするリング発振器。
【請求項８】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＮＡＮＤ回路を用いて構成したことを特徴とする請求項７記載のリング発振器。
【請求項９】
１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＮＯＲ回路を用いて構成したことを特徴とする請求項７記載のリング発振器。
【請求項１０】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては２入力ＥｘＯＲ回路を用い、
該ＥｘＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項７記載のリング発振器。
【請求項１１】
１つの３入力ゲート回路としては３入力ＮＯＲ回路を用い、それ以外のゲート回路としては２入力ＥｘＮＯＲ回路を用い、
該ＥｘＮＯＲ回路にあっては第１の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第２の入力端子としてはそうでない方の入力端子を選定して構成した
ことを特徴とする請求項７記載のリング発振器。
【請求項１２】
１つの３入力ゲート回路としては３入力ＮＡＮＤ回路を用い、それ以外のゲート回路としては４入力ＯＲ−ＮＡＮＤ回路を用い、
該４入力ＯＲ−ＮＡＮＤ回路にあっては
その２つの入力端子を一括して第２の入力端子とし、
他の１つの入力端子を第１の入力端子とし、
残る１つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている
ことを特徴とする請求項７記載のリング発振器。
【請求項１３】
トランジスタで構成されオンすると出力がハイレベルになる複数の独立したプルアップ回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
前記プルアップ回路の１つは非発振時にはプルアップ機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立して、発振制御入力信号により制御されるよう構成され、
前記プルアップ回路の他の１つは発振時にはリング状のゲート回路を伝播する信号により反転タイプのゲート回路として機能し、非発振時にはプルアップ機能を果たさないよう制御されるよう構成された
ことを特徴とするリング発振器。
【請求項１４】
トランジスタで構成されオンすると出力がローレベルになる複数の独立したプルダウン回路を含み、入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
前記プルダウン回路の１つは、非発振時にはプルダウン機能を果たし発振時には果たさぬよう、リング状のゲート回路を伝播する信号とは独立した発振制御入力信号により制御される構成とされ、
前記プルダウン回路の他の１つは、リング状のゲート回路を伝播する信号により発振時には反転タイプのゲート回路として機能するよう制御され、非発振時にはプルダウン機能を果たさないよう制御される構成とされている
ことを特徴とするリング発振器。
【請求項１５】
入力を反転した出力を出すゲート回路を奇数個リング状に接続して構成されるリング発振器であって、
該ゲート回路中のトランジスタで発振時には発振動作のためにオンオフするトランジスタを、非発振時にはリング状のゲート回路を伝播する信号とは独立した発振制御入力信号により、オフするよう構成した
ことを特徴とするリング発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１５１６６２（Ｐ２０１２−１５１６６２Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−８８５０（Ｐ２０１１−８８５０）
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０５０２７４０１）公立大学法人首都大学東京 (385)
【出願人】（５０４１７４１３５）国立大学法人九州工業大学 (489)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０５０２７４０１）公立大学法人首都大学東京 (385)
【出願人】（５０４１７４１３５）国立大学法人九州工業大学 (489)
【Ｆターム（参考）】
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