【課題】フリップフロップ回路に供給するクロック配線の配線寿命を延命すること。
【解決手段】フリップフロップ回路は、マスタラッチ部とスレーブラッチ部を備え、２系統に分離された第１、第２のクロック信号に同期して動作する。ここで、第１、第２のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブな期間を含み、第１、第２のクロック信号が共に非アクティブなときに、マスタラッチ部はデータ入力からのデータを取り込み、スレーブラッチ部はマスタラッチ部からのデータを保持する。一方、第１、第２のクロック信号のいずれか一方がアクティブのときに、マスタラッチ部はデータ入力からのデータを保持し、スレーブラッチ部はマスタラッチ部からのデータを取り込む。２系統に分離された第１、第２のクロック信号は、従来のフリップフロップ回路に供給するクロック信号に対して、周波数が２分の１になるため、クロック配線の活性化率が半減し、配線寿命を延命することが可能になる。 （もっと読む）

【課題】応答速度の低下が比較的少なく、小さな回路サイズで実現できるソフトエラー耐性の高いラッチ回路およびデータ保持回路の実現。
【解決手段】クロックCLKに応じて、入力データDinを取り込んで保持するラッチ回路であって、クロックに応じて、入力データを通過させるトランスファーゲートTGと、４個以上の偶数個のインバータIV11-IV14を直列にループを形成するように接続し、初段IV11の入力および最終段IV14の出力がトランスファーゲートの出力に接続されたループ状インバータ列と、を有し、ループ状インバータ列の４個以上のインバータの駆動力は、前段より後段になるほど大きいラッチ回路。 （もっと読む）

【課題】ＬＳＩ等の半導体集積回路に組み込まれたリング発振器は、専用の電源スイッチを有しているわけではないので、それを構成するＭＯＳトランジスタには非発振時中も通電され続けるものがある。そのため、特性が劣化し、リング発振器の発振周期が次第に増大していた。
【解決手段】ＭＯＳトランジスタで構成され反転ゲートとして機能する奇数個のＮＡＮＤ回路を、その出力端子と他のＮＡＮＤ回路の第１の入力端子とを接続するというように順次接続し、全体としてリング状とする。発振出力は、任意の１つのＮＡＮＤ回路の出力端子から取り出す。そして、発振または非発振を制御する信号を入力する発振制御入力端子２０を、各ＮＡＮＤ回路の第２の入力端子と接続する。 （もっと読む）

【課題】双方向通信において信号が双方から入力されても一方から他方に信号を誤作動無く伝送できるようにし、信号の送受の切り替えタイミングを任意に変更できるようにする。
【解決手段】第１の入力信号がＪ入力に入力され且つ第１の入力信号の反転信号がＫ入力に入力されて第１の出力信号を出力する第１のＪＫ型フリップフロップ（ＦＦ）と、第２の入力信号がＪ入力に入力され且つ第２の入力信号の反転信号がＫ入力に入力されて第２の出力信号を出力する第２のＪＫ型ＦＦとを備え、ＮＡＮＤゲート１２に入力されるクロックが第２のＪＫ型ＦＦのＱ出力の反転信号に置換され、ＮＡＮＤゲート１３に入力されるクロックが第２の入力信号の反転信号に置換され、ＮＡＮＤゲート２２に入力されるクロックが第１のＪＫ型ＦＦのＱ出力の反転信号に置換され、ＮＡＮＤゲート２３に入力されるクロックが第１の入力信号の反転信号に置換されている、通信装置。 （もっと読む）

【課題】本発明は、コストアップを抑制でき、かつ、異常履歴を得ることができる半導体集積回路装置を提供することを目的とする。
【解決手段】発振を行って発振信号を出力すると共に発振停止を検出したとき発振停止検出信号を出力し発振を再開する発振回路と、発振回路が出力する発振停止検出信号をエラーフラグとして保持するレジスタと、発振回路が出力する発振停止検出信号からリセット信号を生成して機能モジュールをリセットするリセット制御部と、機能モジュールのリセット後、レジスタからエラーフラグを読み出して不揮発性メモリに記憶する記憶制御手段を有する。 （もっと読む）

【課題】無駄な消費電力を抑制すると共に、故障検出率の低下を防ぐことが可能なフリップフロップ回路を提供する。
【解決手段】Ｄフリップフロップ１２は、データ信号が入力されるデータ入力端子Ｄ、クロック信号が入力されるクロック入力端子ＣＫ、リセット信号ＲＳＴ＿Ｎが入力されるリセット入力端子ＲＮ、クロック信号に同期してデータ入力端子Ｄに入力されたデータ信号をラッチして出力データ信号ＯＵＴとして出力する出力端子Ｑ、出力端子Ｑから出力される出力データ信号ＯＵＴを反転した反転出力データ信号を出力する反転出力端子ＱＮを備え、反転出力端子ＱＮはデータ入力端子Ｄと接続されている。クロック信号出力部１４は、ＸＮＯＲ回路１６及びＯＲ回路１８を含み、データ信号ＩＮに変化があった場合にのみ、クロック信号ＣＬＫの立ち上がりに同期して、クロック信号ＣＬＫをＤフリップフロップ１２のクロック入力端子ＣＫに出力する。 （もっと読む）

【課題】フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供する。
【解決手段】制御回路が、クロック信号生成回路に第１のクロック信号および第２のクロック信号を制御させて、第１のデータ保持端子に保持されたデータの論理と第２のデータ保持端子に保持されたデータの論理とを同じにし、その状態で、スイッチ回路をオンする。その後、スイッチ回路をオンさせた状態のまま、エラー検出回路が、第１のデータ保持端子の論理と第２のデータ保持端子の論理とを検知する。 （もっと読む）

【課題】 振動子型発振回路の発振停止を確実に検出し、発振停止を検出した際には確実に発振回路を再起動できる半導体集積回路を提供すること。
【解決手段】 半導体集積回路は、振動子によりメインクロック信号を生成する一つ以上のメイン発振回路と、メイン発振回路と独立し常に動作するリング発振器と、リング発振器の出力クロック信号を基準にメインクロック信号を監視してメイン発振回路の動作状態を判断するメインクロック検知回路と、メインクロック検知回路の検知結果に応じて、メイン発振回路を構成する素子の組み合せを変更する素子構成変更回路とを備える。 （もっと読む）

【課題】外部端子がオープン又は接地電圧Ｖｓｓに接続されてしまった場合でも、回路の発熱を防止でき、電流供給先である負荷回路の不具合の発生を防止することができる半導体装置を得る。
【解決手段】外部端子Ｔ１と抵抗Ｒ１との接続が遮断された場合、抵抗Ｒ１と接地電圧Ｖｓｓとの接続が遮断された場合、又は外部端子Ｔ１が接地電圧Ｖｓｓにショートした場合は、端子電圧検出回路３は、ローレベルの信号を出力してＰＭＯＳトランジスタＭ１１をオンさせ、発振回路４に対して発振を停止させて出力端からハイレベルの信号を出力させるようにした。 （もっと読む）

【課題】電圧検出に要する時間の短縮と検出分解能の向上との両立を図ることが困難なこと。
【解決手段】高圧バッテリの流出入電流情報を取得し(ステップＳ５０)、これに基づき、リングオシレータを備えて構成されるＡＤ変換器（ＴＡＤ）への入力周波数をマップ演算する(ステップＳ５２、Ｓ５４)。ここで、高圧バッテリの流出入電流の絶対値が略ゼロである場合には、開放端電圧に基づき高圧バッテリのＳＯＣを高精度に検出する要求があると考えられるため、ＴＡＤへの入力周波数を低周波とする。これに対し、高圧バッテリの流出入電流の絶対値が大きい場合には、高圧バッテリの電圧の変動が大きく、その電圧を高速で検出する要求があると考えられるため、ＴＡＤへの入力周波数を高周波とする。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】寄生容量のために発振波形が接地線側または電源線側に引き込まれることを抑制し、発振出力端子からはフル振幅の正常な発振波形が出力される発振回路を提供する。
【解決手段】圧電振動子Ｘの両端子が増幅器Ａの入出力端子に接続され、増幅器Ａの出力端子から発振波形が出力される発振回路において、増幅器Ａの入力側に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路Ｂ１が接続されている。増幅器Ａの入力側のＥＳＤ保護回路Ｂ１がＰ型拡散層とＮ型拡散層を有するダイオード型であるため、発振状態で増幅器Ａの入力側で接地線側または電源線側に流れる電流はジャンクションリークのみで、発振波形が引き込まれるほどには電流は流れず、増幅器Ａの入力側でも出力側でも発振波形はフル振幅波形を得ることが可能で、高周波で発振させるときでも、発振出力端子ＯＵＴからフル振幅波形を出力させることが可能となる。 （もっと読む）

【課題】故障したフリップフロップに代えて冗長フリップフロップを用いることで装置が不良となることを防止する。
【解決手段】入出力経路中には、フリップフロップ（ＦＦ）Ｆ１１，Ｆ１２の他に冗長ＦＦ ＦＲ１１も配置される。ＭＵＸＭ２１〜Ｍ２３は、入力端子Ｉ０，Ｉ１の入力データをＦＦ Ｆ１１，Ｆ１２，ＦＲ１１のいずれに供給するかを選択し、ＭＵＸＭ５，Ｍ６はＦＦ Ｆ１１，Ｆ１２，ＦＲ１１のいずれの出力を出力端子Ｏ０，Ｏ１に供給するかを選択する。これにより、故障ＦＦに代えて冗長ＦＦ ＦＲ１１を用いることができる。ＭＵＸＭ１１〜Ｍ１３はテストモード時にスキャン経路を構成する。ＭＵＸＭ２４，Ｍ２５は、スキャン経路中に配置されて、前段のＦＦ Ｆ１１，Ｆ１２，ＦＲ１１の出力をスキップさせるか否かを決定する。これにより、任意のＦＦ Ｆ１１，Ｆ１２，ＦＲ１１を経由するスキャン経路を構成でき、ＦＦ毎の故障診断が可能である。 （もっと読む）

【課題】
従来の半導体装置では、簡単な回路でソフトエラーを検出し、エラーの伝播を防ぐことが困難であった。
【解決手段】
本発明にかかる半導体装置は、複数の論理回路を直列に接続した発振回路１０と、複数の論理回路のうち少なくとも２つ以上の論理回路の出力信号が入力され、前記出力信号の間の位相差が所定の位相差の範囲外となる場合に発振回路１０を一時停止させ、他のブロックに発振回路１０にエラーが発生したことを通知するリセット信号を出力するエラー検出回路２０とを有するものである。 （もっと読む）

【解決手段】被テストデバイスに電流パルスを供給するためのパルス電流発生回路は、被テストデバイスに電流を印加するための電流源と、被テストデバイスから電流を分流させるための制御された電流分流器とを備える。また、制御された電流分流器が開放され、被テストデバイスに再び電流が流れるときに、被テストデバイスに昇圧電流を供給することによって、被テストデバイスに付随する寄生キャパシタンスの再充電を促進するための昇圧回路も装備される。 （もっと読む）