電圧制御発振回路
【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、制御電圧により発振周波数を変化させることのできる電圧制御発振回路に関する。
【背景技術】
【０００２】
従来からデジタル波形を生成する回路として、電圧制御発振回路（以下、ＶＣＯ）が一般的に用いられている。
特に、同期型ＬＳＩの内部クロック生成用のＰＬＬ（Phase Locked Loop）としては、図８に示す差動遅延素子を用いた図９の構成のＶＣＯが広く用いられている（例えば、非特許文献１参照）。
【０００３】
上記差動遅延素子は、バイアス電圧信号ＮＢＩＡＳが入力されているＮチャネル型のＭＯＳトランジスタＮ１００が定電流Ｉを流す定電流源として構成されている。また、この差動遅延素子は、バイアス信号ＰＢＩＡＳが入力されているＰチャネル型のＭＯＳトランジスタＰ１００及びＰ１０１と、これらＭＯＳトランジスタＰ１００及びＰ１０１各々に対し、それぞれ並列に接続されたダイオード（ダイオード接続されたＰチャネル型のＭＯＳトランジスタＰ１０２及びＰ１０３）の並列回路が抵抗値Ｒの抵抗を形成している。
【０００４】
上述したＶＣＯにおいては、差動節点（発振波形の最大値及び最小値における折り返し点）間が振幅ＲＩ（＝ＶDD−Ｖlow、ＶDD：出力波形における最大電圧であり電源電圧、Ｖlow：出力波形における最小電圧）で動作することとなる。
そして、上記バイアス電圧信号ＮＢＩＡＳ及びＰＢＩＡＳを調整し、主に電流値Ｉを制御することにより、差動遅延素子の伝搬時間（すなわち遅延時間）を変更、すなわちＶＣＯの発振周波数を変更している。
【０００５】
ここで、図１０に示す動作波形のように、各差動遅延素子から出力される信号が次段の差動遅延素子にて順次遅延されつつ伝搬していくことにより、周波数が安定したロック状態において、信号ＣＴ０に対し、信号ＣＴ４が９０゜、信号ＣＢ０が１８０゜、信号ＣＢ４が２７０゜の位相差を有する多相クロック信号を生成することができる。
また、隣接した差動遅延素子間の出力の位相差は２２．５゜（３６０゜／１６）であり、この位相差を補間することにより、ＰＬＬの基準クロックとは異なる信号に同期させた多相クロックを、容易に生成することができる。
【非特許文献１】William J. Dally、John W. Poulton著、黒田 忠広 訳、”デジタルシステム工学 基礎編” 、丸善、２００３年３月３０日発行、ｐ．７４７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したＶＣＯは、以下に示す理由により、各差動遅延素子間の位相差が設計値からずれてしまう誤発振状態に陥る可能性がある。
すなわち、図８に示す差動遅延素子（後述する図９の１０１〜１０８）各々は、隣接する他の差動遅延素子との位相差が小さいため、弱いフィードバック以外に出力端子ＯＵＴＰ及びＯＵＴＭの電圧に対してフィードバックがかかっていない。
【０００７】
このため、直列に接続されてＶＣＯを形成する、図１１に示す差動遅延素子（１０１〜１０８）において、偶数番目のＣＴi，ＣＢi（ｉ＝２，４，６，８）の信号波形が全て同位相であり、奇数番目のＣＴj，ＣＢj（ｊ＝１，３，５，７）の信号波形が、全て偶数番目のＣＴi，ＣＢiの信号波形の逆位相となる準安定状態が存在する（問題１）。
上述した現象は、特に、ＶＣＯの動作周波数を低くする制御を行うため、バイアス電圧信号を低下させ、差動遅延素子のゲインを落とした場合に発生し易くなる。この誤発振状態においては、設計値として意図した多相クロックを、ＶＣＯが生成して出力することができない。すなわち、隣接する差動遅延素子の位相が１８０゜ずつずれ、正常時における隣接する差動遅延素子間の位相差２２．５゜が満足されない状態となっている。
【０００８】
また、ＶＣＯが図１２に示す準安定振状態となる可能性があり、この誤発振状態はＣＴi（ｉは偶数）とＣＢiとが全て「Ｌ」レベルの低電圧レベルＶlowとなり、ＣＴj（ｊは奇数）とＣＢjとが全て「Ｈ」レベル（ＶDD）となるの高電圧レベルＶlowとなる安定状態である（問題２）。
この場合にも、図１１の場合と同様に意図する多相クロックを生成することができず、準安定状態から容易に抜け出すことができず、正常な発振状態に戻ることは困難である。
【０００９】
本発明は、このような事情に鑑みてなされたもので、動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって前記差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの前記差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、前記差動遅延素子毎に設けられ、前記検出信号が入力されると、前記差動出力対間の電位差を増幅するクロスカップル回路とを有していることを特徴とする。
【００１１】
本願発明の電圧制御発振回路は、前記位相検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、該差動素子の差動入力対に、いずれかの前記差動遅延素子の差動出力対各々が入力されており、前記短絡された点の電圧とリファレンス電圧とを比較するコンパレータと、コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路とを有していることを特徴とする。
【００１２】
本願発明の電圧制御発振回路は、前記検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を２つ有し、一の差動素子の差動入力対に対し、偶数番に相当する２つの差動遅延素子の差動出力の一方が各々入力され、他の差動素子の差動入力対に対し、奇数番に相当する２つの差動遅延素子の差動出力対の一方が各々入力されており、各差動素子の短絡点の電圧とリファレンス電圧とを比較するコンパレータと、コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路とを有していることを特徴とする。
【００１３】
本願発明の電圧制御発振回路は、前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、差動入力対において一方の差動入力が電源に接続され、他方の差動入力が出力電圧の最低電圧に接続され、電源電圧から前記最低電圧を引いた値に１／２を乗じた電圧を、電源電圧から減算して前記リファレンス電圧として出力するリファレンス電圧生成回路を有することを特徴とする。
【００１４】
本願発明の電圧制御発振回路は、前記差動遅延素子が、ドレインが第１の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第１のＮＭＯＳトランジスタと、ドレインが第２の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第２のＮＭＯＳトランジスタと、ソースが接地されており、ドレインが前記第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のバイアス電圧が印加された第３のＮＭＯＳトランジスタとから構成されていることを特徴とする。
【００１５】
本願発明の電圧制御発振回路は、前記第１及び第２の負荷各々が、ダイオード接続された第１のＰＭＯＳトランジスタと、ゲートに第２のバイアス電圧が印加された第２のＰＭＯＳトランジスタとが並列接続して形成されていることを特徴とする。
【００１６】
本願発明の電圧制御発振回路は、前記クロスカップル回路がドレインが前記差動出力対の一方に接続され、ゲートに前記検出信号が印加された第３のＰＭＯＳトランジスタと、ドレインが前記差動出力対の他方に接続され、ゲートに前記検出信号が印加された第４のＰＭＯＳトランジスタと、ソースが電源に接続され、ゲートが前記差動出力対の他方に接続され、ドレインが前記第３のＰＭＯＳトランジスタのソースに接続された第５のＰＭＯＳトランジスタと、ソースが電源に接続され、ゲートが前記差動出力対の一方に接続され、ドレインが前記第４のＰＭＯＳトランジスタのソースに接続された第６のＰＭＯＳトランジスタとを有することを特徴とする。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、差動出力対ＣＴi，ＣＢi（ｉは偶数）が全て同位相であり、ＣＴj，ＣＢj（ｊは奇数）がすべて差動出力対ＣＴi，ＣＢiと逆位相に成る順安定状態となり、正常な多相クロックを生成することができなくなった場合、クロスカップル回路が検出信号により駆動し、差動出力対における微少な電圧差をポジティブフィードバックし、差動出力対を不安定状態とすることにより、正常な発振モードに復帰することを可能としたため、動作周波数マージンが広い安定な電圧制御発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
＜第１の実施形態＞
以下、本発明の第１の実施形態による差動リングオシレータ型の電圧制御発振振回路（以下、ＶＣＯ）を図面を参照して説明する。図１はこの第１の実施形態による差動遅延素子１，２，３，４，５，６，７，８が縦列接続された差動リングオシレータの構成例を示すブロック図である。各差動遅延素子には互いに逆相のクロック信号が差動信号として前段から入力され、所定の遅延量にて遅延させて、次段に対して差動信号を出力して、遅延量に対応した多相クロックを出力する。
この図において、各差動遅延素子にはバイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳが入力され、かつ差動出力ＣＴＯi（ｉは偶数番、本実施形態においては２，４，６）が次段の差動入力ＣＴＩj（ｊは奇数番、本実施形態においては１，３，５，７）へ接続され、差動出力ＣＢＯiが次段の差動入力ＣＢＩjへ接続されている。上記バイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳを調整することにより、動作周波数に対応した遅延量となるように、差動遅延素子に流れる電流を制御する。
【００１９】
ただし、リングオシレータの縦続接続の最終段の差動遅延素子８の差動出力ＣＴＯ8は初段の差動入力ＣＢＩ0へ接続され、差動出力ＣＢＯ8は初段の差動入力ＣＴＩ0へ接続されている。以下、差動出力ＣＴＯ１，ＣＴＯ２，ＣＴＯ３，ＣＴＯ４，ＣＴＯ５，ＣＴＯ６，ＣＴＯ７，ＣＴＯ８からは差動信号ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６，ＣＴ７，ＣＴ８が各々出力されている。
また、差動出力ＣＢＯ１，ＣＢＯ２，ＣＢＯ３，ＣＢＯ４，ＣＢＯ５，ＣＢＯ６，ＣＢＯ７，ＣＢＯ８からは差動信号ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＢ５，ＣＢ６，ＣＢ７，ＣＢ８が各々出力されている。
【００２０】
上記差動遅延素子は制御電圧によって遅延量が変化する。このため、各差動遅延素子から出力される多相クロックは、８段の差動遅延素子が縦続接続され、最終段の差動遅延素子の差動出力ＣＴＯ８（及びＣＢＯ８）と、初段の差動遅延素子の差動入力ＣＢＩ１（ＣＴＩ１）との位相が一致する接続であるため、同一周期のクロックが各差動遅延素子により遅延されて順次伝達することにより、１／８周期ずつ移動がずれた８相分の多相クロックとなる。
位相検出部１０は、差動遅延素子１の差動入力ＣＴＩ１及びＣＢＩ１各々に入力される差動信号ＣＴ８，ＣＢ８が入力され、双方の位相が一致しているか否かを検出し、一致していることを検出した場合、検出信号ＡＬＢを出力する。
【００２１】
次に、図２を参照して、図１の差動遅延素子（１〜８）の構成を詳細に説明する。図２（ａ）は図１における差動遅延素子の回路構成例を説明する概念図であり、図２（ｂ）は図１における差動遅延素子のシンボルを示す概念図である。以下の説明において、差動遅延素子１を代表として説明するが、他の差動遅延素子２〜８も同様の構成をしている。
図２（ａ）において、差動遅延素子１はＮチャネル型のＭＯＳトランジスタＮ１、Ｎ２及びＮ３と、Ｐチャネル型のＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、クロスカップル回路２０とから構成されている。
【００２２】
ＭＯＳトランジスタＰ１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２と並列に接続され、ソースが電源（ＶDD）の配線に接続され、ドレインが差動出力ＣＴＯ１（ｉあるいはｊ）に接続されている。
ＭＯＳトランジスタＰ２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが差動出力ＣＴＯ１に接続されている。
上記ＭＯＳトランジスタＰ１及びＭＯＳトランジスタＰ２により、差動トランジスタであるＭＯＳトランジスタＮ１の負荷が形成されている。
【００２３】
ＭＯＳトランジスタＰ４は、ＭＯＳトランジスタＰ１と同一のトランジスタサイズであり、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ３と並列に接続され、ソースが電源の配線に接続され、ドレインが差動出力ＣＢＯ１に接続されている。
ＭＯＳトランジスタＰ３は、ＭＯＳトランジスタＰ２と同一のトランジスタサイズであり、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが差動出力ＣＢＯ１に接続されている。
上記ＭＯＳトランジスタＰ３及びＭＯＳトランジスタＰ４により、差動トランジスタであるＭＯＳトランジスタＮ２の負荷が形成されている。
【００２４】
ＭＯＳトランジスタＮ１は、ドレインが差動出力ＣＴＯ１へ接続され、ゲートが差動入力ＣＢＩ１に接続されている。
ＭＯＳトランジスタＮ２は、ＭＯＳトランジスタＮ１と同一のトランジスタサイズであり、ドレインが差動出力ＣＢＯ１へ接続され、ゲートが差動入力ＣＴＩ１に接続されている。
ＭＯＳトランジスタＮ３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ１及びＮ２のソースに接続されている。
【００２５】
クロスカップル回路２０は、Ｐチャネル型のＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８から構成されている。
ＭＯＳトランジスタＰ５は、ソースが電源の配線に接続され、差動遅延素子１の差動出力対の一方である差動出力ＣＢＯ１にゲートが接続されている。
ＭＯＳトランジスタＰ６は、ソースがＭＯＳトランジスタＰ５のドレインに接続され、ゲートに検出信号ＡＬＢが印加され、差動遅延素子１の差動出力対の他方である差動出力ＣＴＯ１にドレインが接続されている。
ＭＯＳトランジスタＰ７は、ＭＯＳトランジスタＰ５と同一のトランジスタサイズであり、ソースが電源の配線に接続され、差動遅延素子１の差動出力対の他方である差動出力ＣＴＯ１にゲートが接続されている。
ＭＯＳトランジスタＰ８は、ＭＯＳトランジスタＰ６と同一のトランジスタサイズであり、ソースがＭＯＳトランジスタＰ７のドレインに接続され、ゲートに検出信号ＡＬＢが印加され、差動遅延素子１の差動出力対の一方である差動出力ＣＢＯ１にドレインが接続されている。
【００２６】
次に、図３を参照して本発明の特徴的な構成である位相検出部１０の構成を説明する。図３は図１における位相検出部１０の詳細な構成例を示す概念図である。
位相検出部１０は、予め検出対象として設定された差動遅延素子の差動出力対の差動信号の位相差を検出する機能を有し、検出回路２１（差動素子）と、リファレンス電圧生成回路２２と、Ｖlow生成回路２３と、コンパレータ２４と、タイマ回路２５とを有している。
検出回路２１は、差動出力対の差動信号の位相差による電圧を生成し、検出結果を差動電圧として上記コンパレータ２４の非反転入力端子に出力する。
【００２７】
リファレンス電圧生成回路２２は、上記差動電圧と比較するための閾値電圧、すなわち異常動作を検出する電圧に設定されたリファレンス電圧を生成し、コンパレータ２４の反転入力端子へ出力する。
Ｖlow生成回路２３は、リファレンス電圧生成回路２２が閾値電圧を生成するために用いる、差動信号の振幅における最低電圧Ｖlowを生成する。
コンパレータ２４は、非反転入力端子に入力される差動電圧と、反転入力端子に入力される閾値電圧とを比較し、差動出力対における差動信号の位相差を検出する。本実施形態においては、差動電圧が閾値電圧を超えた場合、「問題点１」の誤発振状態に陥ったと判定することとする。
【００２８】
以下に、位相検出部１０の各回路の構成を詳細を説明する。
検出回路２１は、Ｎチャネル型のＭＯＳトランジスタＮ１１、Ｎ１２及びＮ１３と、Ｐチャネル型のＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴにより短絡されていることである。
ＭＯＳトランジスタＰ１１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ１２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
ＭＯＳトランジスタＰ１２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
上記ＭＯＳトランジスタＰ１１及びＭＯＳトランジスタＰ１２により、差動トランジスタであるＭＯＳトランジスタＮ１１の負荷が形成されている。
【００２９】
ＭＯＳトランジスタＰ１４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ１３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
ＭＯＳトランジスタＰ１３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
上記ＭＯＳトランジスタＰ１３及びＭＯＳトランジスタＰ１４により、差動トランジスタであるＭＯＳトランジスタＮ１２の負荷が形成されている。
【００３０】
ＭＯＳトランジスタＮ１１は、ドレインが接続点ＮＤＥＴへ接続され、ゲートが差動入力ＣＢＩ０に接続されている。
ＭＯＳトランジスタＮ１２は、ドレインが接続点ＮＤＥＴへ接続され、ゲートが差動入力ＣＴＩ０に接続されている。
ＭＯＳトランジスタＮ１３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ１１及びＮ１２のソースに接続されている。
【００３１】
上述した構成により、本実施形態においては、差動入力ＣＢＩ０に差動信号ＣＢ８が、また差動入力ＣＴＩ０に差動信号ＣＴ８が入力される構成となっているため、誤発振状態と正常発振状態とにおける差動電圧が異なる。
すなわち、誤発振状態の際、差動信号ＣＢ８及び差動信号ＣＴ８の位相が同一状態に近づくほど、接続点ＮＤＥＴの電圧、すなわち差動電圧が高くなり、通常動作の際、差動信号ＣＢ８及び差動信号ＣＴ８の位相が１８０°ずれた状態に近づくほど差動電圧が低くなる。ここで、図１のＶＣＯが誤発振状態となると、差動信号ＣＴ８及びＣＢ８が同位相での発振となり、検出回路２１における差動電圧は、差動遅延素子１の差動出力対から出力される差動信号ＣＴ１及びＣＢ１と同様の振幅にて発振することとなる。
【００３２】
リファレンス電圧生成回路２２は、Ｎチャネル型のＭＯＳトランジスタＮ２１、Ｎ２２及びＮ２３と、Ｐチャネル型のＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｐ２４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＲＥＦにより短絡されていることである。
ＭＯＳトランジスタＰ２１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
ＭＯＳトランジスタＰ２２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
上記ＭＯＳトランジスタＰ２１及びＭＯＳトランジスタＰ２２により、差動トランジスタであるＭＯＳトランジスタＮ２１の負荷が形成されている。
【００３３】
ＭＯＳトランジスタＰ２４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
ＭＯＳトランジスタＰ２３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
上記ＭＯＳトランジスタＰ２３及びＭＯＳトランジスタＰ２４により、差動トランジスタであるＭＯＳトランジスタＮ２２の負荷が形成されている。
【００３４】
ＭＯＳトランジスタＮ２１は、ドレインが接続点ＮＲＥＦへ接続され、ゲートに電源電圧ＶDDが印加されている。
ＭＯＳトランジスタＮ２２は、ドレインが接続点ＮＲＥＦへ接続され、ゲートに対してＶlow生成回路２３の出力する最低電圧Ｖlow印加されている（接続点Ｎ０に接続されている）。
ＭＯＳトランジスタＮ２３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ２１及びＮ２２のソースに接続されている。
【００３５】
上述した構成により、リファレンス電圧生成回路２２は、検出回路２１に対して、負荷の値が同一であるが、ＭＯＳトランジスタＮ２２のゲートに対してＶlowが印加されているため、ＭＯＳトランジスタＮ２３に流れる電流がＭＯＳトランジスタＮ１３の１／２にスケーリングされている。ここで、リファレンス電圧生成回路２２に流れる電流がスケーリングされていなければ、接続点ＮＲＥＦの電圧はＶDDとＶlowとの中間電圧「ＶDD−（ＶDD−Ｖlow）／２」となる。本実施形態においては、ＭＯＳトランジスタＮ２３に流れる電流がＭＯＳトランジスタＮ１３の１／２にスケーリングされているので、接続点ＮＲＥＦの電圧、すなわち閾値電圧が「ＶDD−（ＶDD−Ｖlow）／４」とされ、正常発振時に検出回路２１から出力される差動電圧「ＶDD−（ＶDD−Ｖlow）／２」に対して、「（ＶDD−Ｖlow）／４」の電圧をマージンとして持たせている。しかしながら、誤動作を起こさないマージンを有すれば、この「ＶDD−（ＶDD−Ｖlow）／４」以外の電圧を閾値電圧としてもよい。すなわち、上記マージンは、差動出力対における差動信号間の許容される位相差により、スケーリング比（電流比）を、最適値となるように設定するようにしても良い。
【００３６】
Ｖlow生成回路２３は、Ｎチャネル型のＭＯＳトランジスタＮ３１及びＮ３３と、Ｐチャネル型のＭＯＳトランジスタＰ３１，Ｐ３２とからなり、図２（ａ）の差動遅延素子の片側の負荷及び差動トランジスタの組み合わせと同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）である。
ＭＯＳトランジスタＰ３２は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ３１と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点Ｎ０に接続されている。
ＭＯＳトランジスタＰ３１は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点Ｎ０に接続されている。
上記ＭＯＳトランジスタＰ３１及びＭＯＳトランジスタＰ３２により、差動トランジスタであるＭＯＳトランジスタＮ３１の負荷が形成されている。
【００３７】
ＭＯＳトランジスタＮ３１は、ドレインが接続点Ｎ０へ接続され、ゲートに電源電圧ＶDDが印加されている。
ＭＯＳトランジスタＮ３３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ３１のソースに接続されている。
上述した構成により、負荷が１／２であり、ＭＯＳトランジスタＮ３１のゲートに対し、差動信号の振幅における最大電圧、すなわちＶDDが入力された場合と同様に、ＶDDが印加されているため、Ｖlow生成回路２３は、接続点Ｎ０に対して最低電圧Ｖlow（最大電圧）を出力することとなる。
【００３８】
タイマ回路２５は、「Ｌ」レベルから「Ｈ」レベルに遷移する立ち上がりエッジが入力端子に入力されると、出力端子の電圧を「Ｈ」レベルから「Ｌ」レベルに遷移し、入力端子に「Ｈ」レベルから「Ｌ」レベルに遷移する立ち下がりエッジが入力されると、このエッジをトリガとして予め設定している設定時間Ｔの間、出力端子の電圧を「Ｌ」レベル状態に維持する。また、上記設定時間内に、新たな立ち上がりエッジが入力されると、その時点にてカウントをリセットし、新たに時間のカウントを開始する。
すなわち、タイマ回路２５は、入力端子に立ち上がりエッジが入力されると、出力端子の電圧を「Ｈ」レベルから「Ｌ」レベルに変化させ、その後に入力端子に立ち下がりエッジが入力されると、時間のカウントを開始し、カウントされた時間が設定時間となると、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
【００３９】
次に、図３及び図４を参照して、第１の実施形態におけるＶＣＯの動作について説明する。図４は第１の実施形態におけるＶＣＯの動作例を示す波形図である。
以下の説明において、本実施形態のＶＣＯが時刻ｔ0において、誤発振状態に陥ったとする。このため、ＶＣＯは誤発振状態における周波数にて発振している。
時刻ｔ1において、コンパレータ２４は、誤発振状態となった最初の周期での差動電圧のピーク（振幅の最大電圧）が閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
【００４０】
これにより、タイマ回路２５は、立ち上がりエッジに同期して、検出信号ＡＬＢを「Ｈ」レベルから「Ｌ」レベルに遷移させる。
検出信号ＡＬＢが「Ｌ」レベルとなり、ＭＯＳトランジスタＰ６及びＰ８がオン状態となることにより、クロスカップル回路２０は活性化される。これにより、各差動遅延素子における差動出力対ＣＴＯ（１〜８），ＣＢＯ（１〜８）との双方に対し、ポジティブフィードバックがかかることとなる。
この結果、差動出力ＣＴＯ（１〜８）と差動出力ＣＴＯ（１〜８）とにおいて、ＶDDにて安定していた差動信号ＣＴ（１〜８）と差動信号ＣＴ（１〜８）とが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化する。
【００４１】
そして、時刻ｔ2において、タイマ回路２５は立ち下がりのエッジが入力されることにより、時間のカウントを開始する。
【００４２】
時刻ｔ3において、ＶＣＯは準安定状態から完全に脱してはおらず、差動出力ＣＴＯ１（及び２〜８）と差動出力ＣＢＯ１（及び２〜８）とを同様の位相として発振している。
このため、コンパレータ２４は、次の周期の差動信号のピークが閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
タイマ回路２５は、新たな「Ｈ」レベルパルスの立ち上がりエッジにより、カウントした時間をリセットし、新たなカウントを開始するため、検出信号ＡＬＢを「Ｌ」レベル状態にて継続して出力する。
【００４３】
時刻ｔ4において、差動出力ＣＴＯと差動出力ＣＢＯとにおいて、同位相の差動信号ＣＴと差動信号ＣＢとが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化するため、誤発振状態における発振周波数に変化が生じ始める。
しかしながら、時刻ｔ4と同様に、ＶＣＯは準安定状態から完全に脱してはおらず、各差動遅延素子において差動出力ＣＴＯと差動出力ＣＢＯとを同様の位相として発振している。
このため、コンパレータ２４は、次の周期の差動信号のピークが閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
【００４４】
時刻ｔ5において、準安定状態の同位相からほぼ位相差を有する状態へと変化するが、タイマ回路２５は、新たに立ち下がりエッジが入力されることにより、時間のカウント結果をリセットし、新たに時間のカウントを開始するため、依然として検出信号ＡＬＢを「Ｌ」レベルにて出力する。
時刻ｔ6において、ＶＣＯは正常な発振状態に遷移する。
時刻ｔ7において、タイマ回路２５は、カウント結果が設定時間Ｔを超えたため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルへと遷移させる。
これにより、クロスカップル回路２０は、ＭＯＳトランジスタＰ６及びＰ８がオフ状態となり、活性状態から不活性状態に遷移する。
【００４５】
すなわち、上記遅延時間により、コンパレータ２４にて位相差の検出ができなくなった後、十分に正常状態に戻すまで、クロスカップル回路２０を活性化して、差動遅延素子の差動出力対の不安定状態をポジティブフィードバックして、異なる位相（すなわち１８０゜異なる位相）に遷移させることとなる。
上述した動作により、本実施形態によるＶＣＯによれば、差動遅延素子の差動出力対から出力される差動信号の位相が同様となる誤発振状態となると、クロスカップル回路２０を活性化し、差動遅延素子の差動出力対の不安定状態をポジティブフィードバックすることで、正常発振状態に戻すことができる。
【００４６】
なお、本実施形態においては、説明の便宜上、閾値電圧を「ＶDD−（ＶDD−Ｖlow）／４」として説明したが、上述したように電流のスケーリング比を１／２から、実験による測定によって最適値に設定することができる。
また、正常発振状態での動作において、検出回路２１の接続点ＮＤＥＴに発生するグリッジなどにより、コンパレータ２４からノイズが出力され、タイマ回路２５が誤動作することで、クロスカップル回路２０が動作することを防止するため、コンパレータ２４の出力端子と、ラッチ２６のセット端子Ｓとの間にローパスフィルタを介挿する構成としても良い。
【００４７】
また、検出信号ＡＬＢが「Ｌ」レベルと「Ｈ」レベルとの状態において、クロスカップル回路２０が活性化あるいは非活性化された状態となるため、それぞれ差動遅延素子の遅延時間が変化し、差動信号の伝搬時間が異なることとなる。
したがって、クロスカップル回路２０が非活性化されるとき、伝搬時間が急激に変動してロックした周波数からはずれることを防止するため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルに遷移させる場合、傾きを持たせて徐々に遷移させる構成とすることが有効である。
【００４８】
＜第２の実施形態＞
次に、本発明の第２の実施形態による差動リングオシレータ型の電圧制御発振振回路（以下、ＶＣＯ）を図面を参照して説明する。図５はこの第２の実施形態による差動リングオシレータの構成を示す概念図であるが、第１の実施形態と同様な構成の差動遅延素子１，２，３，４，５，６，７，８が縦列接続されている。
第２の実施形態は、第１の実施形態における位相検出部１０に換え、図５及び図６に示す位相検出部５０が設けられている点が、第１の実施形態と異なる。以下、この異なる位相検出部５０の構成について、図６を用いて説明する。
【００４９】
図６の位相検出部５０において、リファレンス電圧生成回路２２及びＶlow生成回路２３は第１の実施形態における同一の符号と同様の構成である。
また、検出回路４１及び検出回路５１も、第１の実施形態の検出回路２１と同様な構成であり、各対応する位置に配置されたＭＯＳトランジスタのトランジスタサイズも同様である。
検出回路４１は、差動信号ＣＴ４及びＣＴ８、すなわち偶数番目の差動遅延素子の差動信号の位相差による電圧を生成し、検出結果を差動電圧Ｄ１として上記コンパレータ２４の非反転入力端子に出力する。
検出回路５１は、差動信号ＣＴ１及びＣＴ５、すなわち奇数番目の差動遅延素子の差動信号の位相差による電圧を生成し、検出結果を差動電圧Ｄ２として上記コンパレータ２４の非反転入力端子に出力する。
【００５０】
ここで、差動出力対において、偶数番目の差動遅延素子における差動出力対ＣＴＯi，ＣＢＯi（ｉは偶数）が全てＶDDとなって準安定状態に陥った場合、奇数番目の差動遅延素子における差動出力対ＣＴＯj，ＣＢＯj（ｊは奇数）はＶlow（低電圧レベル）となり、一方、偶数番目の差動遅延素子における差動出力対ＣＴＯi，ＣＢＯi（ｉは偶数）が全てＶlowとなって準安定状態に陥った場合、奇数番目の差動遅延素子における差動出力対ＣＴＯj，ＣＢＯj（ｊは奇数）はＶDDとなる。検出回路４１及び５１に対して、差動出力ＣＴＯまたはＣＢＯのいずれからの差動信号を与えても良いが、本実施形態においては、一例として差動出力ＣＴＯを用いている。
【００５１】
以下に、検出回路４１及び検出回路５１の各回路の構成を詳細を説明する。
検出回路４１は、Ｎチャネル型のＭＯＳトランジスタＮ４１、Ｎ４２及びＮ４３と、Ｐチャネル型のＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３，Ｐ４４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴ２により短絡されていることである。
ＭＯＳトランジスタＰ４１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ４２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
ＭＯＳトランジスタＰ４２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
上記ＭＯＳトランジスタＰ４１及びＭＯＳトランジスタＰ４２により、差動トランジスタであるＭＯＳトランジスタＮ４１の負荷が形成されている。
【００５２】
ＭＯＳトランジスタＰ４４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ４３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
ＭＯＳトランジスタＰ４３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
上記ＭＯＳトランジスタＰ４３及びＭＯＳトランジスタＰ４４により、差動トランジスタであるＭＯＳトランジスタＮ４２の負荷が形成されている。
【００５３】
ＭＯＳトランジスタＮ４１は、ドレインが接続点ＮＤＥＴ２へ接続され、ゲートが差動入力ＣＢＩ０１に接続されている。
ＭＯＳトランジスタＮ４２は、ドレインが接続点ＮＤＥＴ２へ接続され、ゲートが差動入力ＣＴＩ０１に接続されている。
ＭＯＳトランジスタＮ４３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ４１及びＮ４２のソースに接続されている。
【００５４】
検出回路５１は、Ｎチャネル型のＭＯＳトランジスタＮ５１、Ｎ５２及びＮ５３と、Ｐチャネル型のＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３，Ｐ５４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴ２により短絡されていることである。
ＭＯＳトランジスタＰ５１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ５２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
ＭＯＳトランジスタＰ５２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
上記ＭＯＳトランジスタＰ５１及びＭＯＳトランジスタＰ５２により、差動トランジスタであるＭＯＳトランジスタＮ５１の負荷が形成されている。
【００５５】
ＭＯＳトランジスタＰ５４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ５３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
ＭＯＳトランジスタＰ５３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
上記ＭＯＳトランジスタＰ５３及びＭＯＳトランジスタＰ５４により、差動トランジスタであるＭＯＳトランジスタＮ５２の負荷が形成されている。
【００５６】
ＭＯＳトランジスタＮ５１は、ドレインが接続点ＮＤＥＴ３へ接続され、ゲートが差動入力ＣＢＩ０２に接続されている。
ＭＯＳトランジスタＮ５２は、ドレインが接続点ＮＤＥＴ３へ接続され、ゲートが差動入力ＣＴＩ０２に接続されている。
ＭＯＳトランジスタＮ５３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ５１及びＮ５２のソースに接続されている。
【００５７】
上述した構成により、本実施形態の検出回路４１においては、差動入力ＣＢＩ０１に差動信号ＣＴ４が、また差動入力ＣＴＩ０１に差動信号ＣＴ８が入力される構成となっているため、準安定状態となった際、偶数番の差動出力がＶlowにて固定された場合、接続点ＮＤＥＴ２の電圧がＶDDとなり、偶数番目の差動出力が「Ｈ」レベルで固定された場合、接続点ＮＤＥＴ２の電圧はＶlowとなる。
また、本実施形態の検出回路５１においては、差動入力ＣＢＩ０２に差動信号ＣＴ５が、また差動入力ＣＴＩ０２に差動信号ＣＴ１が入力される構成となっているため、準安定状態となった際、奇数番の差動出力がＶlowにて固定された場合、接続点ＮＤＥＴ３の電圧がＶDDとなり、奇数番目の差動出力がＶDDで固定された場合、接続点ＮＤＥＴ３の電圧はＶlowとなる。
これにより、検出回路４１および５１により、奇数番目及び偶数番目の差動遅延素子がいずれの電圧状態にて準安定状態となったとしても、検出することが可能となる。
【００５８】
コンパレータ４４は、反転入力端子にリファレンス電圧生成回路２２からの閾値電圧が入力されており、非反転入力端子が抵抗４３を介して接続点ＮＤＥＴ２に接続されている。
また、コンパレータ４４の非反転入力端子と接地点との間にコンデンサ４２が介挿されている。すなわち、正常発振時に接続点ＮＤＥＴ２に発生するグリッジなどのノイズが非反転入力端子に入力することを防止するため、上記抵抗４３とコンデンサ４２とにより、ローパスフィルタが形成されている。
また、コンパレータ４４は、非反転入力端子に入力される差動電圧Ｄ１と、反転入力端子に入力される閾値電圧とを比較し、差動電圧Ｄ１が閾値電圧を超えると、「Ｈ」レベルの信号ＤＨ１を出力する。
【００５９】
コンパレータ５４は、反転入力端子にリファレンス電圧生成回路２２からの閾値電圧が入力されており、非反転入力端子が抵抗５３を介して接続点ＮＤＥＴ３に接続されている。
また、コンパレータ５４の非反転入力端子と接地点との間にコンデンサ５２が介挿されている。すなわち、正常発振時に接続点ＮＤＥＴ３に発生するグリッジなどのノイズが非反転入力端子に入力することを防止するため、上記抵抗５３とコンデンサ５２とにより、ローパスフィルタが形成されている。
また、コンパレータ５４は、非反転入力端子に入力される差動電圧Ｄ２と、反転入力端子に入力される閾値電圧とを比較し、差動電圧Ｄ２が閾値電圧を超えると、「Ｈ」レベルの信号ＤＨ２を出力する。
【００６０】
ノア回路３０は、いずれの入力も「Ｌ」レベルの状態から、「Ｈ」レベルの信号ＤＨ１または信号ＤＨ２のいずれかが入力されると出力端子の電圧を、「Ｌ」レベルから「Ｈ」レベルとする。
タイマ回路２５は、ノア回路３０から入力される立ち上がりエッジをトリガとして、タイマ動作を開始する。
【００６１】
次に、図５，図６及び図７を参照して、第２の実施形態におけるＶＣＯの動作について説明する。図７は第２の実施形態におけるＶＣＯの動作例を示す波形図である。
以下の説明において、本実施形態のＶＣＯが時刻ｔ10において、準安定状態に陥ったとする。このため、ＶＣＯは準安定状態となったため、発振動作は行っていない。
この時刻ｔ10において、例えば、発振信号ＣＴ８及びＣＴ４がともにＶlowとなると、差動電圧Ｄ１がＶDDになり、発振信号ＣＴ１及びＣＴ５がともにＶDDとなると、差動電圧Ｄ２がＶlowとなる。
【００６２】
時刻ｔ11において、ローパスフィルタにおけるコンデンサ４２が充電され、コンパレータ４４の非反転入力端子にＶDDが入力される。
これにより、コンパレータ２４は、反転入力端子に入力されている閾値電圧を、非反転入力端子に入力されている差動信号Ｄ１が超えたことを検知し、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
ここで、オア回路３０は、一方の入力端子に「Ｈ」レベルの信号（信号ＨＤ１）が入力されるため、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
【００６３】
この結果、タイマ回路２５は、入力端子に立ち上がりエッジが入力されることにより、これに同期して出力端子の電圧、すなわち検出信号ＡＬＢを「Ｈ」レベルから「Ｌ」レベルに変化させる。
検出信号ＡＬＢが「Ｌ」レベルとなり、ＭＯＳトランジスタＰ６及びＰ８がオン状態となることにより、クロスカップル回路２０は活性化される。これにより、各差動遅延素子における差動出力対ＣＴＯ（１〜８），ＣＢＯ（１〜８）との双方に対し、ポジティブフィードバックがかかることとなる。
この結果、差動出力ＣＴＯ（１〜８）と差動出力ＣＴＯ（１〜８）とにおいて、ＶDDにて安定していた差動信号ＣＴ（１〜８）と差動信号ＣＴ（１〜８）とが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化する。すなわち、ＣＴi及びＣＢiと、ＣＴj及びＣＢjとが各々逆位相となり、信号が順次伝搬する状態となる。
【００６４】
そして、 時刻ｔ12において、ＶＣＯは正常な発振状態に遷移する。この状態においては、接続端子ＮＤＥＴ２の差動電圧Ｄ１が同じ周期にて中間の位相で振幅するため、コンパレータ４４の非反転入力端子の電圧は、抵抗４３及びコンデンサ４２のローパスフィルタにより、「ＶDD−（ＶDD−Ｖlow）／２」にてほぼ一定となり、閾値電圧「ＶDD−（ＶDD−Ｖlow）／４」より低下する。この結果、コンパレータ２４は、差動電圧Ｄ１が閾値電圧以下となると、出力端子の信号ＤＨ１を「Ｈ」レベルから「Ｌ」レベルに変化させる。
そして、ノア回路３０は、２入力端子の双方に「Ｌ」レベルの信号が入力されるため、出力を「Ｈ」レベルから「Ｌ」レベルに遷移させる。
これにより、タイマ回路２５は、入力端子に立ち下がりエッジが入力されることにより、時間のカウントを開始する。
【００６５】
時刻ｔ13において、タイマ回路２５は、カウント結果が設定時間を超えたため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルへと遷移させる。
これにより、クロスカップル回路２０は、ＭＯＳトランジスタＰ６及びＰ８がオフ状態となり、活性状態から不活性状態に遷移する
【００６６】
上述した第２の実施形態と第１の実施形態とにおける位相検出部１０及び５０の双方を、ＶＣＯに対して設けることにより、すなわち、コンパレータ２５，４１，５１の出力を、３入力のオア回路の入力端子にそれぞれ接続し、出力端子をタイマ回路２５の入力端子に接続することにより、より安定動作を行うＶＣＯを容易に実現することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態によるＶＣＯの構成例を示す概念図である。
【図２】図１における差動遅延素子の回路構成例を示す概念図である。
【図３】図１における位相検出部１０の回路構成例を示す概念図である。
【図４】図１のＶＣＯの動作例を示す波形図である。
【図５】本発明の第２の実施形態によるＶＣＯの構成例を示す概念図である。
【図６】図５における位相検出部５０の回路構成例を示す概念図である。
【図７】図５のＶＣＯの動作例を示す波形図である。
【図８】従来の差動遅延素子の回路構成を示す概念図である。
【図９】図８の差動遅延素子を用いて形成したＶＣＯの構成を示す概念図である。
【図１０】ＶＣＯの正常な発振状態の動作を示す波形図である。
【図１１】従来例のＶＣＯにおける誤発振状態（問題１）の動作を示す波形図である。
【図１２】従来例のＶＣＯにおける準安定状態（問題２）の動作を示す波形図である。
【符号の説明】
【００６８】
１，２，３，４，５，６，７，８…差動遅延素子
２４，４４，５４…コンパレータ
２５…タイマ回路
２１，４１，５１…検出回路
２２…リファレンス電圧生成回路
２３…Ｖlow生成回路
４２，５２…コンデンサ
４３，５３…抵抗
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ５１，Ｐ５２，Ｐ５３，Ｐ５４…ＭＯＳトランジスタ（Ｐチャネル型）
Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３３，Ｎ４１，Ｎ４２，Ｎ４３，Ｎ５１，Ｎ５２，Ｎ５３…ＭＯＳトランジスタ（Ｎチャネル型）
【技術分野】
【０００１】
本発明は、半導体集積回路において、制御電圧により発振周波数を変化させることのできる電圧制御発振回路に関する。
【背景技術】
【０００２】
従来からデジタル波形を生成する回路として、電圧制御発振回路（以下、ＶＣＯ）が一般的に用いられている。
特に、同期型ＬＳＩの内部クロック生成用のＰＬＬ（Phase Locked Loop）としては、図８に示す差動遅延素子を用いた図９の構成のＶＣＯが広く用いられている（例えば、非特許文献１参照）。
【０００３】
上記差動遅延素子は、バイアス電圧信号ＮＢＩＡＳが入力されているＮチャネル型のＭＯＳトランジスタＮ１００が定電流Ｉを流す定電流源として構成されている。また、この差動遅延素子は、バイアス信号ＰＢＩＡＳが入力されているＰチャネル型のＭＯＳトランジスタＰ１００及びＰ１０１と、これらＭＯＳトランジスタＰ１００及びＰ１０１各々に対し、それぞれ並列に接続されたダイオード（ダイオード接続されたＰチャネル型のＭＯＳトランジスタＰ１０２及びＰ１０３）の並列回路が抵抗値Ｒの抵抗を形成している。
【０００４】
上述したＶＣＯにおいては、差動節点（発振波形の最大値及び最小値における折り返し点）間が振幅ＲＩ（＝ＶDD−Ｖlow、ＶDD：出力波形における最大電圧であり電源電圧、Ｖlow：出力波形における最小電圧）で動作することとなる。
そして、上記バイアス電圧信号ＮＢＩＡＳ及びＰＢＩＡＳを調整し、主に電流値Ｉを制御することにより、差動遅延素子の伝搬時間（すなわち遅延時間）を変更、すなわちＶＣＯの発振周波数を変更している。
【０００５】
ここで、図１０に示す動作波形のように、各差動遅延素子から出力される信号が次段の差動遅延素子にて順次遅延されつつ伝搬していくことにより、周波数が安定したロック状態において、信号ＣＴ０に対し、信号ＣＴ４が９０゜、信号ＣＢ０が１８０゜、信号ＣＢ４が２７０゜の位相差を有する多相クロック信号を生成することができる。
また、隣接した差動遅延素子間の出力の位相差は２２．５゜（３６０゜／１６）であり、この位相差を補間することにより、ＰＬＬの基準クロックとは異なる信号に同期させた多相クロックを、容易に生成することができる。
【非特許文献１】William J. Dally、John W. Poulton著、黒田 忠広 訳、”デジタルシステム工学 基礎編” 、丸善、２００３年３月３０日発行、ｐ．７４７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したＶＣＯは、以下に示す理由により、各差動遅延素子間の位相差が設計値からずれてしまう誤発振状態に陥る可能性がある。
すなわち、図８に示す差動遅延素子（後述する図９の１０１〜１０８）各々は、隣接する他の差動遅延素子との位相差が小さいため、弱いフィードバック以外に出力端子ＯＵＴＰ及びＯＵＴＭの電圧に対してフィードバックがかかっていない。
【０００７】
このため、直列に接続されてＶＣＯを形成する、図１１に示す差動遅延素子（１０１〜１０８）において、偶数番目のＣＴi，ＣＢi（ｉ＝２，４，６，８）の信号波形が全て同位相であり、奇数番目のＣＴj，ＣＢj（ｊ＝１，３，５，７）の信号波形が、全て偶数番目のＣＴi，ＣＢiの信号波形の逆位相となる準安定状態が存在する（問題１）。
上述した現象は、特に、ＶＣＯの動作周波数を低くする制御を行うため、バイアス電圧信号を低下させ、差動遅延素子のゲインを落とした場合に発生し易くなる。この誤発振状態においては、設計値として意図した多相クロックを、ＶＣＯが生成して出力することができない。すなわち、隣接する差動遅延素子の位相が１８０゜ずつずれ、正常時における隣接する差動遅延素子間の位相差２２．５゜が満足されない状態となっている。
【０００８】
また、ＶＣＯが図１２に示す準安定振状態となる可能性があり、この誤発振状態はＣＴi（ｉは偶数）とＣＢiとが全て「Ｌ」レベルの低電圧レベルＶlowとなり、ＣＴj（ｊは奇数）とＣＢjとが全て「Ｈ」レベル（ＶDD）となるの高電圧レベルＶlowとなる安定状態である（問題２）。
この場合にも、図１１の場合と同様に意図する多相クロックを生成することができず、準安定状態から容易に抜け出すことができず、正常な発振状態に戻ることは困難である。
【０００９】
本発明は、このような事情に鑑みてなされたもので、動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって前記差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの前記差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、前記差動遅延素子毎に設けられ、前記検出信号が入力されると、前記差動出力対間の電位差を増幅するクロスカップル回路とを有していることを特徴とする。
【００１１】
本願発明の電圧制御発振回路は、前記位相検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、該差動素子の差動入力対に、いずれかの前記差動遅延素子の差動出力対各々が入力されており、前記短絡された点の電圧とリファレンス電圧とを比較するコンパレータと、コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路とを有していることを特徴とする。
【００１２】
本願発明の電圧制御発振回路は、前記検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を２つ有し、一の差動素子の差動入力対に対し、偶数番に相当する２つの差動遅延素子の差動出力の一方が各々入力され、他の差動素子の差動入力対に対し、奇数番に相当する２つの差動遅延素子の差動出力対の一方が各々入力されており、各差動素子の短絡点の電圧とリファレンス電圧とを比較するコンパレータと、コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路とを有していることを特徴とする。
【００１３】
本願発明の電圧制御発振回路は、前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、差動入力対において一方の差動入力が電源に接続され、他方の差動入力が出力電圧の最低電圧に接続され、電源電圧から前記最低電圧を引いた値に１／２を乗じた電圧を、電源電圧から減算して前記リファレンス電圧として出力するリファレンス電圧生成回路を有することを特徴とする。
【００１４】
本願発明の電圧制御発振回路は、前記差動遅延素子が、ドレインが第１の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第１のＮＭＯＳトランジスタと、ドレインが第２の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第２のＮＭＯＳトランジスタと、ソースが接地されており、ドレインが前記第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のバイアス電圧が印加された第３のＮＭＯＳトランジスタとから構成されていることを特徴とする。
【００１５】
本願発明の電圧制御発振回路は、前記第１及び第２の負荷各々が、ダイオード接続された第１のＰＭＯＳトランジスタと、ゲートに第２のバイアス電圧が印加された第２のＰＭＯＳトランジスタとが並列接続して形成されていることを特徴とする。
【００１６】
本願発明の電圧制御発振回路は、前記クロスカップル回路がドレインが前記差動出力対の一方に接続され、ゲートに前記検出信号が印加された第３のＰＭＯＳトランジスタと、ドレインが前記差動出力対の他方に接続され、ゲートに前記検出信号が印加された第４のＰＭＯＳトランジスタと、ソースが電源に接続され、ゲートが前記差動出力対の他方に接続され、ドレインが前記第３のＰＭＯＳトランジスタのソースに接続された第５のＰＭＯＳトランジスタと、ソースが電源に接続され、ゲートが前記差動出力対の一方に接続され、ドレインが前記第４のＰＭＯＳトランジスタのソースに接続された第６のＰＭＯＳトランジスタとを有することを特徴とする。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、差動出力対ＣＴi，ＣＢi（ｉは偶数）が全て同位相であり、ＣＴj，ＣＢj（ｊは奇数）がすべて差動出力対ＣＴi，ＣＢiと逆位相に成る順安定状態となり、正常な多相クロックを生成することができなくなった場合、クロスカップル回路が検出信号により駆動し、差動出力対における微少な電圧差をポジティブフィードバックし、差動出力対を不安定状態とすることにより、正常な発振モードに復帰することを可能としたため、動作周波数マージンが広い安定な電圧制御発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
＜第１の実施形態＞
以下、本発明の第１の実施形態による差動リングオシレータ型の電圧制御発振振回路（以下、ＶＣＯ）を図面を参照して説明する。図１はこの第１の実施形態による差動遅延素子１，２，３，４，５，６，７，８が縦列接続された差動リングオシレータの構成例を示すブロック図である。各差動遅延素子には互いに逆相のクロック信号が差動信号として前段から入力され、所定の遅延量にて遅延させて、次段に対して差動信号を出力して、遅延量に対応した多相クロックを出力する。
この図において、各差動遅延素子にはバイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳが入力され、かつ差動出力ＣＴＯi（ｉは偶数番、本実施形態においては２，４，６）が次段の差動入力ＣＴＩj（ｊは奇数番、本実施形態においては１，３，５，７）へ接続され、差動出力ＣＢＯiが次段の差動入力ＣＢＩjへ接続されている。上記バイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳを調整することにより、動作周波数に対応した遅延量となるように、差動遅延素子に流れる電流を制御する。
【００１９】
ただし、リングオシレータの縦続接続の最終段の差動遅延素子８の差動出力ＣＴＯ8は初段の差動入力ＣＢＩ0へ接続され、差動出力ＣＢＯ8は初段の差動入力ＣＴＩ0へ接続されている。以下、差動出力ＣＴＯ１，ＣＴＯ２，ＣＴＯ３，ＣＴＯ４，ＣＴＯ５，ＣＴＯ６，ＣＴＯ７，ＣＴＯ８からは差動信号ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５，ＣＴ６，ＣＴ７，ＣＴ８が各々出力されている。
また、差動出力ＣＢＯ１，ＣＢＯ２，ＣＢＯ３，ＣＢＯ４，ＣＢＯ５，ＣＢＯ６，ＣＢＯ７，ＣＢＯ８からは差動信号ＣＢ１，ＣＢ２，ＣＢ３，ＣＢ４，ＣＢ５，ＣＢ６，ＣＢ７，ＣＢ８が各々出力されている。
【００２０】
上記差動遅延素子は制御電圧によって遅延量が変化する。このため、各差動遅延素子から出力される多相クロックは、８段の差動遅延素子が縦続接続され、最終段の差動遅延素子の差動出力ＣＴＯ８（及びＣＢＯ８）と、初段の差動遅延素子の差動入力ＣＢＩ１（ＣＴＩ１）との位相が一致する接続であるため、同一周期のクロックが各差動遅延素子により遅延されて順次伝達することにより、１／８周期ずつ移動がずれた８相分の多相クロックとなる。
位相検出部１０は、差動遅延素子１の差動入力ＣＴＩ１及びＣＢＩ１各々に入力される差動信号ＣＴ８，ＣＢ８が入力され、双方の位相が一致しているか否かを検出し、一致していることを検出した場合、検出信号ＡＬＢを出力する。
【００２１】
次に、図２を参照して、図１の差動遅延素子（１〜８）の構成を詳細に説明する。図２（ａ）は図１における差動遅延素子の回路構成例を説明する概念図であり、図２（ｂ）は図１における差動遅延素子のシンボルを示す概念図である。以下の説明において、差動遅延素子１を代表として説明するが、他の差動遅延素子２〜８も同様の構成をしている。
図２（ａ）において、差動遅延素子１はＮチャネル型のＭＯＳトランジスタＮ１、Ｎ２及びＮ３と、Ｐチャネル型のＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、クロスカップル回路２０とから構成されている。
【００２２】
ＭＯＳトランジスタＰ１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２と並列に接続され、ソースが電源（ＶDD）の配線に接続され、ドレインが差動出力ＣＴＯ１（ｉあるいはｊ）に接続されている。
ＭＯＳトランジスタＰ２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが差動出力ＣＴＯ１に接続されている。
上記ＭＯＳトランジスタＰ１及びＭＯＳトランジスタＰ２により、差動トランジスタであるＭＯＳトランジスタＮ１の負荷が形成されている。
【００２３】
ＭＯＳトランジスタＰ４は、ＭＯＳトランジスタＰ１と同一のトランジスタサイズであり、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ３と並列に接続され、ソースが電源の配線に接続され、ドレインが差動出力ＣＢＯ１に接続されている。
ＭＯＳトランジスタＰ３は、ＭＯＳトランジスタＰ２と同一のトランジスタサイズであり、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが差動出力ＣＢＯ１に接続されている。
上記ＭＯＳトランジスタＰ３及びＭＯＳトランジスタＰ４により、差動トランジスタであるＭＯＳトランジスタＮ２の負荷が形成されている。
【００２４】
ＭＯＳトランジスタＮ１は、ドレインが差動出力ＣＴＯ１へ接続され、ゲートが差動入力ＣＢＩ１に接続されている。
ＭＯＳトランジスタＮ２は、ＭＯＳトランジスタＮ１と同一のトランジスタサイズであり、ドレインが差動出力ＣＢＯ１へ接続され、ゲートが差動入力ＣＴＩ１に接続されている。
ＭＯＳトランジスタＮ３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ１及びＮ２のソースに接続されている。
【００２５】
クロスカップル回路２０は、Ｐチャネル型のＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８から構成されている。
ＭＯＳトランジスタＰ５は、ソースが電源の配線に接続され、差動遅延素子１の差動出力対の一方である差動出力ＣＢＯ１にゲートが接続されている。
ＭＯＳトランジスタＰ６は、ソースがＭＯＳトランジスタＰ５のドレインに接続され、ゲートに検出信号ＡＬＢが印加され、差動遅延素子１の差動出力対の他方である差動出力ＣＴＯ１にドレインが接続されている。
ＭＯＳトランジスタＰ７は、ＭＯＳトランジスタＰ５と同一のトランジスタサイズであり、ソースが電源の配線に接続され、差動遅延素子１の差動出力対の他方である差動出力ＣＴＯ１にゲートが接続されている。
ＭＯＳトランジスタＰ８は、ＭＯＳトランジスタＰ６と同一のトランジスタサイズであり、ソースがＭＯＳトランジスタＰ７のドレインに接続され、ゲートに検出信号ＡＬＢが印加され、差動遅延素子１の差動出力対の一方である差動出力ＣＢＯ１にドレインが接続されている。
【００２６】
次に、図３を参照して本発明の特徴的な構成である位相検出部１０の構成を説明する。図３は図１における位相検出部１０の詳細な構成例を示す概念図である。
位相検出部１０は、予め検出対象として設定された差動遅延素子の差動出力対の差動信号の位相差を検出する機能を有し、検出回路２１（差動素子）と、リファレンス電圧生成回路２２と、Ｖlow生成回路２３と、コンパレータ２４と、タイマ回路２５とを有している。
検出回路２１は、差動出力対の差動信号の位相差による電圧を生成し、検出結果を差動電圧として上記コンパレータ２４の非反転入力端子に出力する。
【００２７】
リファレンス電圧生成回路２２は、上記差動電圧と比較するための閾値電圧、すなわち異常動作を検出する電圧に設定されたリファレンス電圧を生成し、コンパレータ２４の反転入力端子へ出力する。
Ｖlow生成回路２３は、リファレンス電圧生成回路２２が閾値電圧を生成するために用いる、差動信号の振幅における最低電圧Ｖlowを生成する。
コンパレータ２４は、非反転入力端子に入力される差動電圧と、反転入力端子に入力される閾値電圧とを比較し、差動出力対における差動信号の位相差を検出する。本実施形態においては、差動電圧が閾値電圧を超えた場合、「問題点１」の誤発振状態に陥ったと判定することとする。
【００２８】
以下に、位相検出部１０の各回路の構成を詳細を説明する。
検出回路２１は、Ｎチャネル型のＭＯＳトランジスタＮ１１、Ｎ１２及びＮ１３と、Ｐチャネル型のＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴにより短絡されていることである。
ＭＯＳトランジスタＰ１１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ１２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
ＭＯＳトランジスタＰ１２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
上記ＭＯＳトランジスタＰ１１及びＭＯＳトランジスタＰ１２により、差動トランジスタであるＭＯＳトランジスタＮ１１の負荷が形成されている。
【００２９】
ＭＯＳトランジスタＰ１４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ１３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
ＭＯＳトランジスタＰ１３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴに接続されている。
上記ＭＯＳトランジスタＰ１３及びＭＯＳトランジスタＰ１４により、差動トランジスタであるＭＯＳトランジスタＮ１２の負荷が形成されている。
【００３０】
ＭＯＳトランジスタＮ１１は、ドレインが接続点ＮＤＥＴへ接続され、ゲートが差動入力ＣＢＩ０に接続されている。
ＭＯＳトランジスタＮ１２は、ドレインが接続点ＮＤＥＴへ接続され、ゲートが差動入力ＣＴＩ０に接続されている。
ＭＯＳトランジスタＮ１３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ１１及びＮ１２のソースに接続されている。
【００３１】
上述した構成により、本実施形態においては、差動入力ＣＢＩ０に差動信号ＣＢ８が、また差動入力ＣＴＩ０に差動信号ＣＴ８が入力される構成となっているため、誤発振状態と正常発振状態とにおける差動電圧が異なる。
すなわち、誤発振状態の際、差動信号ＣＢ８及び差動信号ＣＴ８の位相が同一状態に近づくほど、接続点ＮＤＥＴの電圧、すなわち差動電圧が高くなり、通常動作の際、差動信号ＣＢ８及び差動信号ＣＴ８の位相が１８０°ずれた状態に近づくほど差動電圧が低くなる。ここで、図１のＶＣＯが誤発振状態となると、差動信号ＣＴ８及びＣＢ８が同位相での発振となり、検出回路２１における差動電圧は、差動遅延素子１の差動出力対から出力される差動信号ＣＴ１及びＣＢ１と同様の振幅にて発振することとなる。
【００３２】
リファレンス電圧生成回路２２は、Ｎチャネル型のＭＯＳトランジスタＮ２１、Ｎ２２及びＮ２３と、Ｐチャネル型のＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｐ２４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＲＥＦにより短絡されていることである。
ＭＯＳトランジスタＰ２１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
ＭＯＳトランジスタＰ２２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
上記ＭＯＳトランジスタＰ２１及びＭＯＳトランジスタＰ２２により、差動トランジスタであるＭＯＳトランジスタＮ２１の負荷が形成されている。
【００３３】
ＭＯＳトランジスタＰ２４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ２３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
ＭＯＳトランジスタＰ２３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＲＥＦに接続されている。
上記ＭＯＳトランジスタＰ２３及びＭＯＳトランジスタＰ２４により、差動トランジスタであるＭＯＳトランジスタＮ２２の負荷が形成されている。
【００３４】
ＭＯＳトランジスタＮ２１は、ドレインが接続点ＮＲＥＦへ接続され、ゲートに電源電圧ＶDDが印加されている。
ＭＯＳトランジスタＮ２２は、ドレインが接続点ＮＲＥＦへ接続され、ゲートに対してＶlow生成回路２３の出力する最低電圧Ｖlow印加されている（接続点Ｎ０に接続されている）。
ＭＯＳトランジスタＮ２３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ２１及びＮ２２のソースに接続されている。
【００３５】
上述した構成により、リファレンス電圧生成回路２２は、検出回路２１に対して、負荷の値が同一であるが、ＭＯＳトランジスタＮ２２のゲートに対してＶlowが印加されているため、ＭＯＳトランジスタＮ２３に流れる電流がＭＯＳトランジスタＮ１３の１／２にスケーリングされている。ここで、リファレンス電圧生成回路２２に流れる電流がスケーリングされていなければ、接続点ＮＲＥＦの電圧はＶDDとＶlowとの中間電圧「ＶDD−（ＶDD−Ｖlow）／２」となる。本実施形態においては、ＭＯＳトランジスタＮ２３に流れる電流がＭＯＳトランジスタＮ１３の１／２にスケーリングされているので、接続点ＮＲＥＦの電圧、すなわち閾値電圧が「ＶDD−（ＶDD−Ｖlow）／４」とされ、正常発振時に検出回路２１から出力される差動電圧「ＶDD−（ＶDD−Ｖlow）／２」に対して、「（ＶDD−Ｖlow）／４」の電圧をマージンとして持たせている。しかしながら、誤動作を起こさないマージンを有すれば、この「ＶDD−（ＶDD−Ｖlow）／４」以外の電圧を閾値電圧としてもよい。すなわち、上記マージンは、差動出力対における差動信号間の許容される位相差により、スケーリング比（電流比）を、最適値となるように設定するようにしても良い。
【００３６】
Ｖlow生成回路２３は、Ｎチャネル型のＭＯＳトランジスタＮ３１及びＮ３３と、Ｐチャネル型のＭＯＳトランジスタＰ３１，Ｐ３２とからなり、図２（ａ）の差動遅延素子の片側の負荷及び差動トランジスタの組み合わせと同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）である。
ＭＯＳトランジスタＰ３２は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ３１と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点Ｎ０に接続されている。
ＭＯＳトランジスタＰ３１は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点Ｎ０に接続されている。
上記ＭＯＳトランジスタＰ３１及びＭＯＳトランジスタＰ３２により、差動トランジスタであるＭＯＳトランジスタＮ３１の負荷が形成されている。
【００３７】
ＭＯＳトランジスタＮ３１は、ドレインが接続点Ｎ０へ接続され、ゲートに電源電圧ＶDDが印加されている。
ＭＯＳトランジスタＮ３３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ３１のソースに接続されている。
上述した構成により、負荷が１／２であり、ＭＯＳトランジスタＮ３１のゲートに対し、差動信号の振幅における最大電圧、すなわちＶDDが入力された場合と同様に、ＶDDが印加されているため、Ｖlow生成回路２３は、接続点Ｎ０に対して最低電圧Ｖlow（最大電圧）を出力することとなる。
【００３８】
タイマ回路２５は、「Ｌ」レベルから「Ｈ」レベルに遷移する立ち上がりエッジが入力端子に入力されると、出力端子の電圧を「Ｈ」レベルから「Ｌ」レベルに遷移し、入力端子に「Ｈ」レベルから「Ｌ」レベルに遷移する立ち下がりエッジが入力されると、このエッジをトリガとして予め設定している設定時間Ｔの間、出力端子の電圧を「Ｌ」レベル状態に維持する。また、上記設定時間内に、新たな立ち上がりエッジが入力されると、その時点にてカウントをリセットし、新たに時間のカウントを開始する。
すなわち、タイマ回路２５は、入力端子に立ち上がりエッジが入力されると、出力端子の電圧を「Ｈ」レベルから「Ｌ」レベルに変化させ、その後に入力端子に立ち下がりエッジが入力されると、時間のカウントを開始し、カウントされた時間が設定時間となると、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
【００３９】
次に、図３及び図４を参照して、第１の実施形態におけるＶＣＯの動作について説明する。図４は第１の実施形態におけるＶＣＯの動作例を示す波形図である。
以下の説明において、本実施形態のＶＣＯが時刻ｔ0において、誤発振状態に陥ったとする。このため、ＶＣＯは誤発振状態における周波数にて発振している。
時刻ｔ1において、コンパレータ２４は、誤発振状態となった最初の周期での差動電圧のピーク（振幅の最大電圧）が閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
【００４０】
これにより、タイマ回路２５は、立ち上がりエッジに同期して、検出信号ＡＬＢを「Ｈ」レベルから「Ｌ」レベルに遷移させる。
検出信号ＡＬＢが「Ｌ」レベルとなり、ＭＯＳトランジスタＰ６及びＰ８がオン状態となることにより、クロスカップル回路２０は活性化される。これにより、各差動遅延素子における差動出力対ＣＴＯ（１〜８），ＣＢＯ（１〜８）との双方に対し、ポジティブフィードバックがかかることとなる。
この結果、差動出力ＣＴＯ（１〜８）と差動出力ＣＴＯ（１〜８）とにおいて、ＶDDにて安定していた差動信号ＣＴ（１〜８）と差動信号ＣＴ（１〜８）とが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化する。
【００４１】
そして、時刻ｔ2において、タイマ回路２５は立ち下がりのエッジが入力されることにより、時間のカウントを開始する。
【００４２】
時刻ｔ3において、ＶＣＯは準安定状態から完全に脱してはおらず、差動出力ＣＴＯ１（及び２〜８）と差動出力ＣＢＯ１（及び２〜８）とを同様の位相として発振している。
このため、コンパレータ２４は、次の周期の差動信号のピークが閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
タイマ回路２５は、新たな「Ｈ」レベルパルスの立ち上がりエッジにより、カウントした時間をリセットし、新たなカウントを開始するため、検出信号ＡＬＢを「Ｌ」レベル状態にて継続して出力する。
【００４３】
時刻ｔ4において、差動出力ＣＴＯと差動出力ＣＢＯとにおいて、同位相の差動信号ＣＴと差動信号ＣＢとが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化するため、誤発振状態における発振周波数に変化が生じ始める。
しかしながら、時刻ｔ4と同様に、ＶＣＯは準安定状態から完全に脱してはおらず、各差動遅延素子において差動出力ＣＴＯと差動出力ＣＢＯとを同様の位相として発振している。
このため、コンパレータ２４は、次の周期の差動信号のピークが閾値電圧を超えたことを検出し、「Ｈ」レベルのパルスをタイマ回路２５に対して出力する。
【００４４】
時刻ｔ5において、準安定状態の同位相からほぼ位相差を有する状態へと変化するが、タイマ回路２５は、新たに立ち下がりエッジが入力されることにより、時間のカウント結果をリセットし、新たに時間のカウントを開始するため、依然として検出信号ＡＬＢを「Ｌ」レベルにて出力する。
時刻ｔ6において、ＶＣＯは正常な発振状態に遷移する。
時刻ｔ7において、タイマ回路２５は、カウント結果が設定時間Ｔを超えたため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルへと遷移させる。
これにより、クロスカップル回路２０は、ＭＯＳトランジスタＰ６及びＰ８がオフ状態となり、活性状態から不活性状態に遷移する。
【００４５】
すなわち、上記遅延時間により、コンパレータ２４にて位相差の検出ができなくなった後、十分に正常状態に戻すまで、クロスカップル回路２０を活性化して、差動遅延素子の差動出力対の不安定状態をポジティブフィードバックして、異なる位相（すなわち１８０゜異なる位相）に遷移させることとなる。
上述した動作により、本実施形態によるＶＣＯによれば、差動遅延素子の差動出力対から出力される差動信号の位相が同様となる誤発振状態となると、クロスカップル回路２０を活性化し、差動遅延素子の差動出力対の不安定状態をポジティブフィードバックすることで、正常発振状態に戻すことができる。
【００４６】
なお、本実施形態においては、説明の便宜上、閾値電圧を「ＶDD−（ＶDD−Ｖlow）／４」として説明したが、上述したように電流のスケーリング比を１／２から、実験による測定によって最適値に設定することができる。
また、正常発振状態での動作において、検出回路２１の接続点ＮＤＥＴに発生するグリッジなどにより、コンパレータ２４からノイズが出力され、タイマ回路２５が誤動作することで、クロスカップル回路２０が動作することを防止するため、コンパレータ２４の出力端子と、ラッチ２６のセット端子Ｓとの間にローパスフィルタを介挿する構成としても良い。
【００４７】
また、検出信号ＡＬＢが「Ｌ」レベルと「Ｈ」レベルとの状態において、クロスカップル回路２０が活性化あるいは非活性化された状態となるため、それぞれ差動遅延素子の遅延時間が変化し、差動信号の伝搬時間が異なることとなる。
したがって、クロスカップル回路２０が非活性化されるとき、伝搬時間が急激に変動してロックした周波数からはずれることを防止するため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルに遷移させる場合、傾きを持たせて徐々に遷移させる構成とすることが有効である。
【００４８】
＜第２の実施形態＞
次に、本発明の第２の実施形態による差動リングオシレータ型の電圧制御発振振回路（以下、ＶＣＯ）を図面を参照して説明する。図５はこの第２の実施形態による差動リングオシレータの構成を示す概念図であるが、第１の実施形態と同様な構成の差動遅延素子１，２，３，４，５，６，７，８が縦列接続されている。
第２の実施形態は、第１の実施形態における位相検出部１０に換え、図５及び図６に示す位相検出部５０が設けられている点が、第１の実施形態と異なる。以下、この異なる位相検出部５０の構成について、図６を用いて説明する。
【００４９】
図６の位相検出部５０において、リファレンス電圧生成回路２２及びＶlow生成回路２３は第１の実施形態における同一の符号と同様の構成である。
また、検出回路４１及び検出回路５１も、第１の実施形態の検出回路２１と同様な構成であり、各対応する位置に配置されたＭＯＳトランジスタのトランジスタサイズも同様である。
検出回路４１は、差動信号ＣＴ４及びＣＴ８、すなわち偶数番目の差動遅延素子の差動信号の位相差による電圧を生成し、検出結果を差動電圧Ｄ１として上記コンパレータ２４の非反転入力端子に出力する。
検出回路５１は、差動信号ＣＴ１及びＣＴ５、すなわち奇数番目の差動遅延素子の差動信号の位相差による電圧を生成し、検出結果を差動電圧Ｄ２として上記コンパレータ２４の非反転入力端子に出力する。
【００５０】
ここで、差動出力対において、偶数番目の差動遅延素子における差動出力対ＣＴＯi，ＣＢＯi（ｉは偶数）が全てＶDDとなって準安定状態に陥った場合、奇数番目の差動遅延素子における差動出力対ＣＴＯj，ＣＢＯj（ｊは奇数）はＶlow（低電圧レベル）となり、一方、偶数番目の差動遅延素子における差動出力対ＣＴＯi，ＣＢＯi（ｉは偶数）が全てＶlowとなって準安定状態に陥った場合、奇数番目の差動遅延素子における差動出力対ＣＴＯj，ＣＢＯj（ｊは奇数）はＶDDとなる。検出回路４１及び５１に対して、差動出力ＣＴＯまたはＣＢＯのいずれからの差動信号を与えても良いが、本実施形態においては、一例として差動出力ＣＴＯを用いている。
【００５１】
以下に、検出回路４１及び検出回路５１の各回路の構成を詳細を説明する。
検出回路４１は、Ｎチャネル型のＭＯＳトランジスタＮ４１、Ｎ４２及びＮ４３と、Ｐチャネル型のＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３，Ｐ４４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴ２により短絡されていることである。
ＭＯＳトランジスタＰ４１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ４２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
ＭＯＳトランジスタＰ４２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
上記ＭＯＳトランジスタＰ４１及びＭＯＳトランジスタＰ４２により、差動トランジスタであるＭＯＳトランジスタＮ４１の負荷が形成されている。
【００５２】
ＭＯＳトランジスタＰ４４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ４３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
ＭＯＳトランジスタＰ４３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ２に接続されている。
上記ＭＯＳトランジスタＰ４３及びＭＯＳトランジスタＰ４４により、差動トランジスタであるＭＯＳトランジスタＮ４２の負荷が形成されている。
【００５３】
ＭＯＳトランジスタＮ４１は、ドレインが接続点ＮＤＥＴ２へ接続され、ゲートが差動入力ＣＢＩ０１に接続されている。
ＭＯＳトランジスタＮ４２は、ドレインが接続点ＮＤＥＴ２へ接続され、ゲートが差動入力ＣＴＩ０１に接続されている。
ＭＯＳトランジスタＮ４３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ４１及びＮ４２のソースに接続されている。
【００５４】
検出回路５１は、Ｎチャネル型のＭＯＳトランジスタＮ５１、Ｎ５２及びＮ５３と、Ｐチャネル型のＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ５３，Ｐ５４とからなり、図２（ａ）の差動遅延素子と同様な構成（対応する回路構成にて同様な位置に配置されたトランジスタのトランジスタサイズを含めて）であり、異なる点はクロスカップル回路２０がなく、差動出力が接続点ＮＤＥＴ２により短絡されていることである。
ＭＯＳトランジスタＰ５１は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ５２と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
ＭＯＳトランジスタＰ５２は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
上記ＭＯＳトランジスタＰ５１及びＭＯＳトランジスタＰ５２により、差動トランジスタであるＭＯＳトランジスタＮ５１の負荷が形成されている。
【００５５】
ＭＯＳトランジスタＰ５４は、ゲートがドレインに接続されたダイオード接続となっており、ＭＯＳトランジスタＰ５３と並列に接続され、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
ＭＯＳトランジスタＰ５３は、ゲートにバイアス電圧ＰＢＩＡＳが印加されており、ソースが電源の配線に接続され、ドレインが接続点ＮＤＥＴ３に接続されている。
上記ＭＯＳトランジスタＰ５３及びＭＯＳトランジスタＰ５４により、差動トランジスタであるＭＯＳトランジスタＮ５２の負荷が形成されている。
【００５６】
ＭＯＳトランジスタＮ５１は、ドレインが接続点ＮＤＥＴ３へ接続され、ゲートが差動入力ＣＢＩ０２に接続されている。
ＭＯＳトランジスタＮ５２は、ドレインが接続点ＮＤＥＴ３へ接続され、ゲートが差動入力ＣＴＩ０２に接続されている。
ＭＯＳトランジスタＮ５３は、ソースが接地されており、ゲートにバイアス電圧ＮＢＩＡＳが印加され、ドレインがＭＯＳトランジスタＮ５１及びＮ５２のソースに接続されている。
【００５７】
上述した構成により、本実施形態の検出回路４１においては、差動入力ＣＢＩ０１に差動信号ＣＴ４が、また差動入力ＣＴＩ０１に差動信号ＣＴ８が入力される構成となっているため、準安定状態となった際、偶数番の差動出力がＶlowにて固定された場合、接続点ＮＤＥＴ２の電圧がＶDDとなり、偶数番目の差動出力が「Ｈ」レベルで固定された場合、接続点ＮＤＥＴ２の電圧はＶlowとなる。
また、本実施形態の検出回路５１においては、差動入力ＣＢＩ０２に差動信号ＣＴ５が、また差動入力ＣＴＩ０２に差動信号ＣＴ１が入力される構成となっているため、準安定状態となった際、奇数番の差動出力がＶlowにて固定された場合、接続点ＮＤＥＴ３の電圧がＶDDとなり、奇数番目の差動出力がＶDDで固定された場合、接続点ＮＤＥＴ３の電圧はＶlowとなる。
これにより、検出回路４１および５１により、奇数番目及び偶数番目の差動遅延素子がいずれの電圧状態にて準安定状態となったとしても、検出することが可能となる。
【００５８】
コンパレータ４４は、反転入力端子にリファレンス電圧生成回路２２からの閾値電圧が入力されており、非反転入力端子が抵抗４３を介して接続点ＮＤＥＴ２に接続されている。
また、コンパレータ４４の非反転入力端子と接地点との間にコンデンサ４２が介挿されている。すなわち、正常発振時に接続点ＮＤＥＴ２に発生するグリッジなどのノイズが非反転入力端子に入力することを防止するため、上記抵抗４３とコンデンサ４２とにより、ローパスフィルタが形成されている。
また、コンパレータ４４は、非反転入力端子に入力される差動電圧Ｄ１と、反転入力端子に入力される閾値電圧とを比較し、差動電圧Ｄ１が閾値電圧を超えると、「Ｈ」レベルの信号ＤＨ１を出力する。
【００５９】
コンパレータ５４は、反転入力端子にリファレンス電圧生成回路２２からの閾値電圧が入力されており、非反転入力端子が抵抗５３を介して接続点ＮＤＥＴ３に接続されている。
また、コンパレータ５４の非反転入力端子と接地点との間にコンデンサ５２が介挿されている。すなわち、正常発振時に接続点ＮＤＥＴ３に発生するグリッジなどのノイズが非反転入力端子に入力することを防止するため、上記抵抗５３とコンデンサ５２とにより、ローパスフィルタが形成されている。
また、コンパレータ５４は、非反転入力端子に入力される差動電圧Ｄ２と、反転入力端子に入力される閾値電圧とを比較し、差動電圧Ｄ２が閾値電圧を超えると、「Ｈ」レベルの信号ＤＨ２を出力する。
【００６０】
ノア回路３０は、いずれの入力も「Ｌ」レベルの状態から、「Ｈ」レベルの信号ＤＨ１または信号ＤＨ２のいずれかが入力されると出力端子の電圧を、「Ｌ」レベルから「Ｈ」レベルとする。
タイマ回路２５は、ノア回路３０から入力される立ち上がりエッジをトリガとして、タイマ動作を開始する。
【００６１】
次に、図５，図６及び図７を参照して、第２の実施形態におけるＶＣＯの動作について説明する。図７は第２の実施形態におけるＶＣＯの動作例を示す波形図である。
以下の説明において、本実施形態のＶＣＯが時刻ｔ10において、準安定状態に陥ったとする。このため、ＶＣＯは準安定状態となったため、発振動作は行っていない。
この時刻ｔ10において、例えば、発振信号ＣＴ８及びＣＴ４がともにＶlowとなると、差動電圧Ｄ１がＶDDになり、発振信号ＣＴ１及びＣＴ５がともにＶDDとなると、差動電圧Ｄ２がＶlowとなる。
【００６２】
時刻ｔ11において、ローパスフィルタにおけるコンデンサ４２が充電され、コンパレータ４４の非反転入力端子にＶDDが入力される。
これにより、コンパレータ２４は、反転入力端子に入力されている閾値電圧を、非反転入力端子に入力されている差動信号Ｄ１が超えたことを検知し、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
ここで、オア回路３０は、一方の入力端子に「Ｈ」レベルの信号（信号ＨＤ１）が入力されるため、出力端子の電圧を「Ｌ」レベルから「Ｈ」レベルに変化させる。
【００６３】
この結果、タイマ回路２５は、入力端子に立ち上がりエッジが入力されることにより、これに同期して出力端子の電圧、すなわち検出信号ＡＬＢを「Ｈ」レベルから「Ｌ」レベルに変化させる。
検出信号ＡＬＢが「Ｌ」レベルとなり、ＭＯＳトランジスタＰ６及びＰ８がオン状態となることにより、クロスカップル回路２０は活性化される。これにより、各差動遅延素子における差動出力対ＣＴＯ（１〜８），ＣＢＯ（１〜８）との双方に対し、ポジティブフィードバックがかかることとなる。
この結果、差動出力ＣＴＯ（１〜８）と差動出力ＣＴＯ（１〜８）とにおいて、ＶDDにて安定していた差動信号ＣＴ（１〜８）と差動信号ＣＴ（１〜８）とが不安定な状態となり、準安定状態の同位相から徐々に位相差を有する状態へと変化する。すなわち、ＣＴi及びＣＢiと、ＣＴj及びＣＢjとが各々逆位相となり、信号が順次伝搬する状態となる。
【００６４】
そして、 時刻ｔ12において、ＶＣＯは正常な発振状態に遷移する。この状態においては、接続端子ＮＤＥＴ２の差動電圧Ｄ１が同じ周期にて中間の位相で振幅するため、コンパレータ４４の非反転入力端子の電圧は、抵抗４３及びコンデンサ４２のローパスフィルタにより、「ＶDD−（ＶDD−Ｖlow）／２」にてほぼ一定となり、閾値電圧「ＶDD−（ＶDD−Ｖlow）／４」より低下する。この結果、コンパレータ２４は、差動電圧Ｄ１が閾値電圧以下となると、出力端子の信号ＤＨ１を「Ｈ」レベルから「Ｌ」レベルに変化させる。
そして、ノア回路３０は、２入力端子の双方に「Ｌ」レベルの信号が入力されるため、出力を「Ｈ」レベルから「Ｌ」レベルに遷移させる。
これにより、タイマ回路２５は、入力端子に立ち下がりエッジが入力されることにより、時間のカウントを開始する。
【００６５】
時刻ｔ13において、タイマ回路２５は、カウント結果が設定時間を超えたため、検出信号ＡＬＢを「Ｌ」レベルから「Ｈ」レベルへと遷移させる。
これにより、クロスカップル回路２０は、ＭＯＳトランジスタＰ６及びＰ８がオフ状態となり、活性状態から不活性状態に遷移する
【００６６】
上述した第２の実施形態と第１の実施形態とにおける位相検出部１０及び５０の双方を、ＶＣＯに対して設けることにより、すなわち、コンパレータ２５，４１，５１の出力を、３入力のオア回路の入力端子にそれぞれ接続し、出力端子をタイマ回路２５の入力端子に接続することにより、より安定動作を行うＶＣＯを容易に実現することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態によるＶＣＯの構成例を示す概念図である。
【図２】図１における差動遅延素子の回路構成例を示す概念図である。
【図３】図１における位相検出部１０の回路構成例を示す概念図である。
【図４】図１のＶＣＯの動作例を示す波形図である。
【図５】本発明の第２の実施形態によるＶＣＯの構成例を示す概念図である。
【図６】図５における位相検出部５０の回路構成例を示す概念図である。
【図７】図５のＶＣＯの動作例を示す波形図である。
【図８】従来の差動遅延素子の回路構成を示す概念図である。
【図９】図８の差動遅延素子を用いて形成したＶＣＯの構成を示す概念図である。
【図１０】ＶＣＯの正常な発振状態の動作を示す波形図である。
【図１１】従来例のＶＣＯにおける誤発振状態（問題１）の動作を示す波形図である。
【図１２】従来例のＶＣＯにおける準安定状態（問題２）の動作を示す波形図である。
【符号の説明】
【００６８】
１，２，３，４，５，６，７，８…差動遅延素子
２４，４４，５４…コンパレータ
２５…タイマ回路
２１，４１，５１…検出回路
２２…リファレンス電圧生成回路
２３…Ｖlow生成回路
４２，５２…コンデンサ
４３，５３…抵抗
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ５１，Ｐ５２，Ｐ５３，Ｐ５４…ＭＯＳトランジスタ（Ｐチャネル型）
Ｎ１，Ｎ２，Ｎ３，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３３，Ｎ４１，Ｎ４２，Ｎ４３，Ｎ５１，Ｎ５２，Ｎ５３…ＭＯＳトランジスタ（Ｎチャネル型）
【特許請求の範囲】
【請求項１】
互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって前記差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、
いずれかの前記差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、
前記差動遅延素子毎に設けられ、前記検出信号が入力されると、前記差動出力対間の電位差を増幅するクロスカップル回路と
を有していることを特徴とする電圧制御発振回路。
【請求項２】
前記位相検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、該差動素子の差動入力対に、いずれかの前記差動遅延素子の差動出力対各々が入力されており、
前記短絡された点の電圧とリファレンス電圧とを比較するコンパレータと、
コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路と
を有していることを特徴とする請求項１記載の電圧制御発振回路。
【請求項３】
前記検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を２つ有し、一の差動素子の差動入力対に対し、偶数番に相当する２つの差動遅延素子の差動出力の一方が各々入力され、他の差動素子の差動入力対に対し、奇数番に相当する２つの差動遅延素子の差動出力対の一方が各々入力されており、
各差動素子の短絡点の電圧とリファレンス電圧とを比較するコンパレータと、
コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路と
を有していることを特徴とする請求項１記載の電圧制御発振回路。
【請求項４】
前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、差動入力対において一方の差動入力が電源に接続され、他方の差動入力が出力電圧の最低電圧に接続され、電源電圧から前記最低電圧を引いた値に１／２を乗じた電圧を、電源電圧から減算して前記リファレンス電圧として出力するリファレンス電圧生成回路を有することを特徴とする請求項２または請求項３に記載の電圧制御発振回路。
【請求項５】
前記差動遅延素子が、
ドレインが第１の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第１のＮＭＯＳトランジスタと、
ドレインが第２の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第２のＮＭＯＳトランジスタと、
ソースが接地されており、ドレインが前記第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のバイアス電圧が印加された第３のＮＭＯＳトランジスタと
から構成されていることを特徴とする請求項１から請求項４のいずれかに記載の電圧制御発振回路。
【請求項６】
前記第１及び第２の負荷各々が、
ダイオード接続された第１のＰＭＯＳトランジスタと、ゲートに第２のバイアス電圧が印加された第２のＰＭＯＳトランジスタとが並列接続して形成されていることを特徴とする請求項５に記載の電圧制御発振回路。
【請求項７】
前記クロスカップル回路が
ドレインが前記差動出力対の一方に接続され、ゲートに前記検出信号が印加された第３のＰＭＯＳトランジスタと、
ドレインが前記差動出力対の他方に接続され、ゲートに前記検出信号が印加された第４のＰＭＯＳトランジスタと、
ソースが電源に接続され、ゲートが前記差動出力対の他方に接続され、ドレインが前記第３のＰＭＯＳトランジスタのソースに接続された第５のＰＭＯＳトランジスタと、
ソースが電源に接続され、ゲートが前記差動出力対の一方に接続され、ドレインが前記第４のＰＭＯＳトランジスタのソースに接続された第６のＰＭＯＳトランジスタと
を有することを特徴とする請求項５または請求項６に記載の電圧制御発振回路。
【請求項１】
互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって前記差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、
いずれかの前記差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、
前記差動遅延素子毎に設けられ、前記検出信号が入力されると、前記差動出力対間の電位差を増幅するクロスカップル回路と
を有していることを特徴とする電圧制御発振回路。
【請求項２】
前記位相検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、該差動素子の差動入力対に、いずれかの前記差動遅延素子の差動出力対各々が入力されており、
前記短絡された点の電圧とリファレンス電圧とを比較するコンパレータと、
コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路と
を有していることを特徴とする請求項１記載の電圧制御発振回路。
【請求項３】
前記検出部が前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を２つ有し、一の差動素子の差動入力対に対し、偶数番に相当する２つの差動遅延素子の差動出力の一方が各々入力され、他の差動素子の差動入力対に対し、奇数番に相当する２つの差動遅延素子の差動出力対の一方が各々入力されており、
各差動素子の短絡点の電圧とリファレンス電圧とを比較するコンパレータと、
コンパレータの出力するパルスをトリガとして、設定された期間、前記検出信号を出力するタイマ回路と
を有していることを特徴とする請求項１記載の電圧制御発振回路。
【請求項４】
前記差動遅延素子と同様な構成であり、かつ差動出力対が短絡された差動素子を有し、差動入力対において一方の差動入力が電源に接続され、他方の差動入力が出力電圧の最低電圧に接続され、電源電圧から前記最低電圧を引いた値に１／２を乗じた電圧を、電源電圧から減算して前記リファレンス電圧として出力するリファレンス電圧生成回路を有することを特徴とする請求項２または請求項３に記載の電圧制御発振回路。
【請求項５】
前記差動遅延素子が、
ドレインが第１の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第１のＮＭＯＳトランジスタと、
ドレインが第２の負荷を介して電源に接続され、ゲートに差動出力対のいずれかが接続された第２のＮＭＯＳトランジスタと、
ソースが接地されており、ドレインが前記第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のバイアス電圧が印加された第３のＮＭＯＳトランジスタと
から構成されていることを特徴とする請求項１から請求項４のいずれかに記載の電圧制御発振回路。
【請求項６】
前記第１及び第２の負荷各々が、
ダイオード接続された第１のＰＭＯＳトランジスタと、ゲートに第２のバイアス電圧が印加された第２のＰＭＯＳトランジスタとが並列接続して形成されていることを特徴とする請求項５に記載の電圧制御発振回路。
【請求項７】
前記クロスカップル回路が
ドレインが前記差動出力対の一方に接続され、ゲートに前記検出信号が印加された第３のＰＭＯＳトランジスタと、
ドレインが前記差動出力対の他方に接続され、ゲートに前記検出信号が印加された第４のＰＭＯＳトランジスタと、
ソースが電源に接続され、ゲートが前記差動出力対の他方に接続され、ドレインが前記第３のＰＭＯＳトランジスタのソースに接続された第５のＰＭＯＳトランジスタと、
ソースが電源に接続され、ゲートが前記差動出力対の一方に接続され、ドレインが前記第４のＰＭＯＳトランジスタのソースに接続された第６のＰＭＯＳトランジスタと
を有することを特徴とする請求項５または請求項６に記載の電圧制御発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−２０５７７９（Ｐ２００８−２０５７７９Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３９０２５（Ｐ２００７−３９０２５）
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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