【課題】解像度が小さく測定精度が高い時間測定を行うことができるＴＤＣ回路を提供する。
【解決手段】ＴＤＣ回路１は、共通の構成を有する３２個の単位セル１１_０〜１１_３１がリング状に接続されたリング部１０等を備える。単位セル１１は、第１インバータ回路１１１，第２インバータ回路１１２，スイッチＳＷ_０，スイッチＳＷ_１およびスイッチＳＷ_２を含む。第１インバータ回路１１１のＰＭＯＳトランジスタのゲート幅は、第２インバータ回路１１２のＰＭＯＳトランジスタのゲート幅のα_ｐ倍である。第２インバータ回路１１１のＮＭＯＳトランジスタのゲート幅は、第１インバータ回路１１２のＮＭＯＳトランジスタのゲート幅のα_ｎ倍である。α_ｐおよびα_ｎの双方が１より大きいか又は双方が１より小さい。 （もっと読む）

【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。 （もっと読む）

【課題】電力効率を向上させる。
【解決手段】クロック信号ＣＬＫに同期して動作する２つの同期動作回路１１、１２間を並列形態で接続して信号伝送可能とされる複数の遅延路１３ａ、１３ｂ、・・１３ｎと、複数の遅延路１３ａ、１３ｂ、・・１３ｎにおけるそれぞれの遅延時間を検出する遅延検出部１４と、遅延検出部１４の検出結果に基づいて複数の遅延路１３ａ、１３ｂ、・・１３ｎの内の一の遅延路を選択し、選択した一の遅延路以外における信号伝送を阻止するように制御する制御部１５と、を備える。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】内部信号のタイミングを測定する場合、チップ内に形成されたトランジスタ等の素子における場所依存性によって特性が異なる場合にも、内部信号のタイミングを測定できる測定回路を提供する。
【解決手段】内部で実信号として用いられる第１及び第２の内部回路制御信号を生成する内部回路と、内部回路を通して受信される第１及び第２の内部回路制御信号を遅延時間測定開始信号及び遅延時間測定終了信号として受け、当該遅延時間測定開始信号及び遅延時間測定終了信号間の遅延時間を測定し、出力する遅延時間測定回路を備えた内部信号タイミング回路及び当該回路を含む半導体装置。 （もっと読む）

【課題】テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。 （もっと読む）

【課題】量産テストでの使用に適したイコライザのテスト回路および集積回路の評価システムを提供する。
【解決手段】テスト回路１は、擬似乱数データ生成部１１が、擬似乱数データを生成し、重み付け係数生成部１２が、符号間干渉の干渉強度設定用の重み付け係数を生成し、擬似符号間干渉データ生成部１３が、擬似乱数データのビット系列に応じて擬似乱数データに擬似的な符号間干渉を発生させ、重み付け係数により振幅を変化させた擬似符号間干渉データを生成し、ドライバ１４が、生成された擬似符号間干渉データを差動信号として出力する。比較部１５は、イコライザ１００の出力をサンプリング回路２００によりサンプリングしたデータを、符号間干渉発生前の元の擬似乱数データと比較し、カウント部１６が、比較部１５により検出された不一致の数をカウントする。 （もっと読む）

【課題】Ｉ／Ｏバッファの実際の配置場所及び実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出し、オーバーマージンな設計を回避できるようにした半導体集積回路装置を提供する。
【解決手段】差動アンプ１５２で、ＶＳＳ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として求める。差動アンプ１５３で、ＶＤＥ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として求める。差動アンプ１５４で、ＶＤＥ・ＶＳＳ変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として求める。 （もっと読む）