時間計測回路およびデジタル位相同期回路
【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は時間計測回路およびデジタル位相同期回路に関する。
【背景技術】
【０００２】
デジタル位相同期回路（ＡＤＰＬＬ：Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ−ｌｏｏｐ）は、ＣＭＯＳプロセスで形成することができるため、微細化が進むに従ってチップサイズを小さくできるとともに、高性能化および低電圧動作化を達成することができる。
【０００３】
デジタル位相同期回路では、発振器の出力信号と基準信号との位相のずれを検出するため、時間計測回路（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が用いられる。
【０００４】
従来の時間計測回路では、発振器の出力信号と基準信号との位相のずれが遅延素子の遅延時間を単位として計算される。このため、従来の時間計測回路では、その時間分解能が１段分の遅延素子の遅延時間で制限される上に、１段分の遅延素子の遅延時間が発振器の周期を基準としていくつになるかを計算する規格化処理が必要となっていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ７５６４２８４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出することが可能な時間計測回路およびデジタル位相同期回路を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の時間計測回路によれば、多相化回路と、フリップフロップと、デコーダとが設けられている。多相化回路は、差動発振信号をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号を生成する。フリップフロップは、基準信号の入力に同期して前記多相化信号をそれぞれ取り込む。デコーダは、前記フリップフロップの出力信号をデコードする。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る時間計測回路の概略構成を示すブロック図である。
【図２】図２（ａ）は、第２実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図２（ｂ）は、図２（ａ）の差動発振器１の出力波形を示すタイミングチャートである。
【図３】図３（ａ）は、第３実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図３（ｂ）は、図３（ａ）の多相化回路の出力波形を示すタイミングチャートである。
【図４】図４は、図３の２分周器１２の構成例を示すブロック図である。
【図５】図５は、図４のラッチ回路２１の構成例を示す回路図である。
【図６】図６は、第４実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図である。
【図７】図７（ａ）および図７（ｂ）は、図６の補間回路３５の構成方法を示すブロック図である。
【図８】図８（ａ）は、図７（ａ）の補間回路３１の概略構成を示す回路図、図８（ｂ）および図８（ｃ）は、図８（ａ）の補間回路３１の入力波形を示す図、図８（ｄ）〜図８（ｆ）は、図８（ａ）の補間回路３１の出力波形を示す図である。
【図９】図９（ａ）は、図６の多相化回路の概略構成を示すブロック図、図９（ｂ）は、図９（ａ）の多相化回路の出力波形を示すタイミングチャート、図９（ｃ）は、図９（ｂ）の出力波形をジョンソンデータで表現した図、図９（ｄ）は、図９（ｂ）の出力波形をバイナリーデータで表現した図である。
【図１０】図１０は、第５実施形態に係る時間計測回路の概略構成を示すブロック図である。
【図１１】図１１は、第６実施形態に係る時間計測回路の動作方法の一例を示すブロック図である。
【図１２】図１２は、第７実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
【図１３】図１３は、第８実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
【図１４】図１４は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路の一例を示す回路図である。
【図１５】図１５は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路のその他の例を示す回路図である。
【図１６】図１６（ａ）は、第９実施形態に係る時間計測回路に適用される補間回路の概略構成を示すブロック図、図１６（ｂ）〜図１６（ｅ）は、図１６（ａ）の補間回路の出力波形を示す図である。
【図１７】図１７は、第１０実施形態に係るデジタル位相同期回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る時間計測回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
【００１１】
図１は、第１実施形態に係る時間計測回路の概略構成を示すブロック図である。
図１において、時間計測回路４には、多相化回路２と、Ｎ（Ｎは２以上の整数）個のフリップフロップＦ１〜ＦＮと、デコーダ３とが設けられている。そして、時間計測回路４は、差動発振器１に接続されている。
【００１２】
そして、差動発振信号Ｐ１、Ｐ２が差動発振器１にて生成され、多相化回路２に出力される。そして、多相化回路２において、差動発振信号Ｐ１、Ｐ２がＭ（Ｍは２以上の整数）分周されることにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮが生成され、フリップフロップＦ１〜ＦＮにそれぞれ出力される。そして、フリップフロップＦ１〜ＦＮにおいて、基準信号ＲＣＫの立ち上がりエッジに同期して多相化信号Ｓ１〜ＳＮがそれぞれ取り込まれることにより、出力信号Ｑ１〜ＱＮがデコーダ３に出力される。そして、デコーダ３において、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮがデコードされることにより、デジタルコードが生成される。なお、デコーダ３では、ジョンソンデータとして出力される出力信号Ｑ１〜ＱＮをバイナリーデータに変換することができる。
【００１３】
ここで、差動発振信号Ｐ１、Ｐ２をＭ分周して多相化信号Ｓ１〜ＳＮを生成することにより、差動発振信号Ｐ１、Ｐ２の周期を基準として多相化信号Ｓ１〜ＳＮと基準信号ＲＣＫとの位相のずれを検出することが可能となる。このため、これらの信号の位相のずれの時間分解能が遅延素子の遅延時間で制限されることがなくなり、時間分解能を向上させることが可能となるとともに、多相化信号Ｓ１〜ＳＮの立ち上がり時刻が差動発振信号Ｐ１、Ｐ２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００１４】
（第２実施形態）
図２（ａ）は、第２実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図２（ｂ）は、図２（ａ）の差動発振器１の出力波形を示すタイミングチャートである。なお、図２（ｂ）では、差動発振信号Ｐ１、Ｐ２の周期を基準信号ＲＣＫの周期Ｔｖｃｏで規格化した値で示した。
【００１５】
なお、この第２実施形態は、図１の多相化回路２の多相化信号Ｓ１、Ｓ２として差動発振信号Ｐ１、Ｐ２を用いるようにしたものである。
図２（ａ）および図２（ｂ）において、差動発振器１では、互いに位相が１８０度だけ異なる差動発振信号Ｐ１、Ｐ２が生成される。このため、差動発振信号Ｐ１、Ｐ２は、０［／Ｔｖｃｏ］と１／２［／Ｔｖｃｏ］で立ち上がりエッジを持つ多相化信号Ｓ１、Ｓ２として利用することができる。
【００１６】
この多相化信号Ｓ１、Ｓ２は、差動発振信号Ｐ１、Ｐ２の周期を基準としているため、多相化信号Ｓ１、Ｓ２の立ち上がり時刻が差動発振信号Ｐ１、Ｐ２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００１７】
（第３実施形態）
図３（ａ）は、第３実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図３（ｂ）は、図３（ａ）の多相化回路の出力波形を示すタイミングチャートである。なお、この第３実施形態は、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２を用いるようにしたものである。
図３（ａ）において、差動発振器１１の発振周波数は差動発振器１の発振周波数の２倍に設定される。このため、差動発振器１１では、差動発振信号Ｐ１、Ｐ２の周波数の２倍の差動発振信号Ｐ１１、Ｐ１２が生成される。そして、２分周器１２には差動発振信号Ｐ１１、Ｐ１２が入力される。
【００１８】
そして、２分周器１２において、周期が差動発振信号Ｐ１１、Ｐ１２の周期の１／２で位相が互いに９０度ずつ異なる多相化信号Ｐ２１〜Ｐ２４が生成される。ここで、多相化信号Ｐ２１〜Ｐ２４の９０度の位相差は１／４［／Ｔｖｃｏ］に対応するので、多相化信号Ｐ２１〜Ｐ２４は、０［／Ｔｖｃｏ］、１／４［／Ｔｖｃｏ］、２／４［／Ｔｖｃｏ］および３／４［／Ｔｖｃｏ］で立ち上がりエッジを持つようにできる。
【００１９】
この多相化信号Ｐ２１〜Ｐ２４は、差動発振信号Ｐ１１、Ｐ１２の周期を基準としているため、多相化信号Ｐ２１〜Ｐ２４の立ち上がり時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。また、図３の構成では、図２の構成に比べて時間分解能を２倍に向上させることができる。
【００２０】
図４は、図３の２分周器１２の構成例を示すブロック図である。
図４において、２分周器１２には、ラッチ回路２１、２２が設けられている。ここで、ラッチ回路２１の非反転出力Ｑはラッチ回路２２の非反転入力Ｄに入力され、ラッチ回路２１の反転出力ＱＢはラッチ回路２２の反転入力ＤＢに入力される。一方、ラッチ回路２２の非反転出力Ｑはラッチ回路２１の反転入力ＤＢに入力され、ラッチ回路２２の反転出力ＱＢはラッチ回路２１の非反転入力Ｄに入力される。
【００２１】
そして、差動発振信号Ｐ１１、Ｐ１２の立ち上がりエッジに同期してラッチ回路２１の出力がラッチ回路２２に取り込まれ、ラッチ回路２２の出力がラッチ回路２１に取り込まれることで、ラッチ回路２１から多相化信号Ｐ２１、Ｐ２３が出力され、ラッチ回路２２から多相化信号Ｐ２２、Ｐ２４が出力される。
【００２２】
図５は、図４のラッチ回路２１の構成例を示す回路図である。なお、ラッチ回路２２もラッチ回路２１と同様に構成することができる。
図５において、ラッチ回路２１には、抵抗Ｒ１、Ｒ２、電界効果トランジスタＭ１〜Ｍ６および電流源Ｇが設けられている。そして、電界効果トランジスタＭ１のドレインは抵抗Ｒ１を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ２のドレインは抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。電界効果トランジスタＭ１、Ｍ２のソースは電界効果トランジスタＭ５のドレインに接続されている。
【００２３】
電界効果トランジスタＭ３のドレインは、電界効果トランジスタＭ２のドレインおよび電界効果トランジスタＭ４のゲートに接続され、電界効果トランジスタＭ４のドレインは、電界効果トランジスタＭ１のドレインおよび電界効果トランジスタＭ３のゲートに接続されている。電界効果トランジスタＭ３、Ｍ４のソースは電界効果トランジスタＭ６のドレインに接続されている。電界効果トランジスタＭ５、Ｍ６のソースは電流源Ｇを介して接地されている。
【００２４】
そして、電界効果トランジスタＭ１のゲートには非反転入力Ｄが入力され、電界効果トランジスタＭ２のゲートには反転入力ＤＢが入力される。電界効果トランジスタＭ５のゲートには差動発振信号Ｐ１１が入力され、電界効果トランジスタＭ６のゲートには差動発振信号Ｐ１２が入力される。また、電界効果トランジスタＭ３のドレインからは反転出力Ｑが出力され、電界効果トランジスタＭ４のドレインからは非反転出力ＱＢが出力される。
【００２５】
差動発振信号Ｐ１１が立ち上がると、反転入力ＤＢおよび非反転入力Ｄのレベルに応じて電界効果トランジスタＭ１、Ｍ２のいずれか一方がオンする。次に、差動発振信号Ｐ１２が立ち上がると、電界効果トランジスタＭ１、Ｍ２のオン状態に応じて、電界効果トランジスタＭ３、Ｍ４のいずれか一方がオンし、その状態が電界効果トランジスタＭ３、Ｍ４に保持されることで、反転出力Ｑおよび非反転出力ＱＢが出力される。
【００２６】
（第４実施形態）
図６は、第４実施形態に係る時間計測回路の概略構成を示すブロック図である。なお、この第４実施形態は、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２および補間回路３５を用いるようにしたものである。
【００２７】
図６において、補間回路３５では、位相が互いに９０度ずつ異なる多相化信号Ｐ２１〜Ｐ２４の位相間が等間隔に補間されることにより、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８が生成される。この補間では、多相化信号Ｐ２１〜Ｐ２４の立ち上がりエッジの中間に新たな立ち上がりエッジが生成される。この補間は、位相の異なる多相化信号にて駆動された複数のインバータ出力を合成することにより実現することができる。この図６の構成では、図２の構成に比べて時間分解能を４倍に向上させることができる。
【００２８】
図７（ａ）および図７（ｂ）は、図６の補間回路３５の構成方法を示すブロック図である。
図７において、４入力８出力の補間回路３５は、２入力３出力の４個の補間回路３１〜３４を用いることで構成することができる。ここで、補間回路３１には、多相化信号Ｐ２１、Ｐ２２が入力され、多相化信号Ｐ３１〜Ｐ３３が生成される。補間回路３２には、多相化信号Ｐ２２、Ｐ２３が入力され、多相化信号Ｐ３３〜Ｐ３５が生成される。補間回路３３には、多相化信号Ｐ２３、Ｐ２４が入力され、多相化信号Ｐ３５〜Ｐ３７が生成される。補間回路３４には、多相化信号Ｐ２４、Ｐ２１が入力され、多相化信号Ｐ３７、Ｐ３８、Ｐ３１が生成される。
【００２９】
なお、多相化信号Ｐ３３は補間回路３１、３２で重複して生成され、多相化信号Ｐ３５は補間回路３２、３３で重複して生成され、多相化信号Ｐ３７は補間回路３３、３４で重複して生成され、多相化信号Ｐ３１は補間回路３１、３４で重複して生成される。重複して生成される多相化信号は、どれか１つを使用すればよい。
【００３０】
図８（ａ）は、図７（ａ）の補間回路３１の概略構成を示す回路図、図８（ｂ）および図８（ｃ）は、図８（ａ）の補間回路３１の入力波形を示す図、図８（ｄ）〜図８（ｆ）は、図８（ａ）の補間回路３１の出力波形を示す図である。なお、補間回路３２〜３４についても、補間回路３１と同様に構成することができる。
図８（ａ）において、補間回路３１には、インバータＶ１〜Ｖ４が設けられている。ここで、インバータＶ１、Ｖ２の入力端子は互いに接続され、この接続点には補間回路３１の入力端子ＩＮ１が設けられている。インバータＶ３、Ｖ４の入力端子は互いに接続され、この接続点には補間回路３１の入力端子ＩＮ２が設けられている。
【００３１】
インバータＶ１の出力端子には補間回路３１の出力端子ＯＵＴ１が設けられている。インバータＶ４の出力端子には補間回路３１の出力端子ＯＵＴ３が設けられている。インバータＶ２、Ｖ３の出力端子は互いに接続され、この接続点には補間回路３１の出力端子ＯＵＴ２が設けられている。
【００３２】
そして、多相化信号Ｐ２１として図８（ｂ）の波形が入力端子ＩＮ１に入力され、多相化信号Ｐ２２として図８（ｃ）の波形が入力端子ＩＮ２に入力されたものとする。この場合、出力端子ＯＵＴ１からは、図８（ｄ）に示すように、図８（ｂ）の波形の立ち上がりエッジＥＩ１に応じた立ち下がりエッジＥＯ１を持つ波形が出力される。出力端子ＯＵＴ３からは、図８（ｆ）に示すように、図８（ｃ）の波形の立ち上がりエッジＥＩ２に応じた立ち下がりエッジＥＯ３を持つ波形が出力される。
【００３３】
一方、出力端子ＯＵＴ２からは、インバータＶ２、Ｖ３の出力を合成した波形が出力される。ここで、インバータＶ２には図８（ｂ）の波形が入力され、インバータＶ３には図８（ｃ）の波形が入力される。このため、インバータＶ２、Ｖ３の出力を合成した波形は、図８（ｅ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを平均した波形の立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３の中間になる。この時、インバータＶ１〜Ｖ４を構成するＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタの特性が理想的に対称であれば、立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３の中央になる。
【００３４】
この立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３を基準として生成される。このため、立ち下がりエッジＥＯ１、ＥＯ３が差動発振信号Ｐ１１、Ｐ１２の周期で規格化されていれば、立ち下がりエッジＥＯ２も差動発振信号Ｐ１１、Ｐ１２の周期で規格化されるようになり、立ち下がりエッジＥＯ２の時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００３５】
図９（ａ）は、図６の多相化回路の概略構成を示すブロック図、図９（ｂ）は、図９（ａ）の多相化回路の出力波形を示すタイミングチャート、図９（ｃ）は、図９（ｂ）の出力波形をジョンソンデータで表現した図、図９（ｄ）は、図９（ｂ）の出力波形をバイナリーデータで表現した図である。
図９において、補間回路３５からは、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８が出力される。
ここで、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２および補間回路３５を用いた場合、基準信号ＲＣＫの立ち上がりエッジが−１／８［／Ｔｖｃｏ］と０［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００００１１１１’というジョンソンデータがデコーダ３に出力され、‘１１１’というバイナリーデータに変換される。
【００３６】
基準信号ＲＣＫの立ち上がりエッジが０［／Ｔｖｃｏ］と１／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１００００１１１’というジョンソンデータがデコーダ３に出力され、‘０００’というバイナリーデータに変換される。
【００３７】
基準信号ＲＣＫの立ち上がりエッジが１／８［／Ｔｖｃｏ］と２／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１００００１１’というジョンソンデータがデコーダ３に出力され、‘００１’というバイナリーデータに変換される。
【００３８】
基準信号ＲＣＫの立ち上がりエッジが２／８［／Ｔｖｃｏ］と３／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１１００００１’というジョンソンデータがデコーダ３に出力され、‘０１０’というバイナリーデータに変換される。
【００３９】
基準信号ＲＣＫの立ち上がりエッジが３／８［／Ｔｖｃｏ］と４／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１１１００００’というジョンソンデータがデコーダ３に出力され、‘０１１’というバイナリーデータに変換される。
【００４０】
基準信号ＲＣＫの立ち上がりエッジが４／８［／Ｔｖｃｏ］と５／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘０１１１１０００’というジョンソンデータがデコーダ３に出力され、‘１００’というバイナリーデータに変換される。
【００４１】
基準信号ＲＣＫの立ち上がりエッジが５／８［／Ｔｖｃｏ］と６／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００１１１１００’というジョンソンデータがデコーダ３に出力され、‘１０１’というバイナリーデータに変換される。
【００４２】
基準信号ＲＣＫの立ち上がりエッジが６／８［／Ｔｖｃｏ］と７／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘０００１１１１０’というジョンソンデータがデコーダ３に出力され、‘１１０’というバイナリーデータに変換される。
【００４３】
基準信号ＲＣＫの立ち上がりエッジが７／８［／Ｔｖｃｏ］と１［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００００１１１１’というジョンソンデータがデコーダ３に出力され、‘１１１’というバイナリーデータに変換される。
【００４４】
基準信号ＲＣＫの立ち上がりエッジが１［／Ｔｖｃｏ］と９／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１００００１１１’というジョンソンデータがデコーダ３に出力され、‘０００’というバイナリーデータに変換される。
【００４５】
（第５実施形態）
図１０は、第５実施形態に係る時間計測回路の概略構成を示すブロック図である。
図１０において、時間計測回路４５には、２分周器１２、補間回路３５、４１、４２、フリップフロップ４３およびデコーダ４４が設けられている。
【００４６】
補間回路４１は、８入力１６出力で構成され、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８から位相が互いに２２．５度ずつ異なる多相化信号Ｐ４１〜Ｐ５６が生成される。
【００４７】
補間回路４２は、１６入力３２出力で構成され、位相が互いに２２．５度ずつ異なる多相化信号Ｐ４１〜Ｐ５６から位相が互いに１１．２５度ずつ異なる多相化信号Ｐ６１〜Ｐ９２が生成される。
【００４８】
フリップフロップ４３は、図１のＮを３２にした時のフリップフロップＦ１〜Ｆ３２に対応させることができる。デコーダ４４は図１のデコーダ３に対応させることができる。
【００４９】
この図１０の構成では、図２の構成に比べて時間分解能を１６倍に向上させることができる。時間分解能をさらに向上させるには、Ｘ（Ｘは２Ｂ、ただしＢは２以上の整数）の入力２Ｘ出力の補間回路の後段に２Ｘ入力４Ｘ出力の補間回路を順次接続すればよい。
【００５０】
（第６実施形態）
図１１は、第６実施形態に係る時間計測回路の動作方法の一例を示すブロック図である。
図１１において、時間計測回路４５´には、図１０の時間計測回路４５の構成に予測回路４６およびスイッチング制御部４７が追加されている。また、時間計測回路４５´には、図１０の補間回路３５、４１、４２の代わりに補間回路３５´、４１´、４２´が設けられている。
【００５１】
補間回路３５´、４１´、４２´では、図８のインバータＶ１〜Ｖ４の代わりにスイッチ付きインバータが用いられる。このスイッチは、補間回路３５´、４１´、４２´から出力される多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２の各相ごとにインバータ出力を停止させることができる。
【００５２】
そして、予測回路４６では、今回の基準信号ＲＣＫと多相化信号Ｐ６１〜Ｐ９２の比較結果に基づいて、次回の基準信号ＲＣＫの位相が予測される。そして、スイッチング制御部４７では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後の位相を生成する多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２のみが生成されるようにスイッチがオンオフ制御されることで、それ以外の多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２を生成するインバータの出力が停止される。
【００５３】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３５、Ｐ３６、Ｐ５２、Ｐ５３、Ｐ８４、Ｐ８５を生成するインバータのみが動作され、それ以外の多相化信号を生成するインバータが停止される。
【００５４】
これにより、次回の基準信号ＲＣＫとの位相のずれを検出するために不要なインバータを停止させることができ、時間計測回路４５´の低消費電力化を図ることができる。
【００５５】
（第７実施形態）
図１２は、第７実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
図１２において、図１１の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後の位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺の位相を生成する多相化信号のみを生成させるようにしてもよい。
【００５６】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３５〜Ｐ３８、Ｐ５０〜Ｐ５５、Ｐ８０〜Ｐ８９を生成するインバータのみを動作させ、それ以外の多相化信号を生成するインバータを停止させるようにしてもよい。
【００５７】
これにより、全てのインバータを動作させる場合に比べて低消費電力化を図ることが可能となるとともに、雑音などの影響により予測回路４６による予測が外れた場合においても、インバータを動作させている範囲内の誤差であれば、雑音の発生を防止することができる。
【００５８】
（第８実施形態）
図１３は、第８実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
図１３において、図１２の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺の位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の前後および上位ビットの位相を生成する多相化信号のみを生成させるようにしてもよい。
【００５９】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３１〜Ｐ３８、Ｐ４１、Ｐ４３、Ｐ４５、Ｐ４７、Ｐ４９、Ｐ５１〜Ｐ５３、Ｐ５５、Ｐ６１、Ｐ６５、Ｐ６９、Ｐ７３、Ｐ７７、Ｐ８１、Ｐ８４、Ｐ８５、Ｐ８９を生成するインバータのみを動作させ、それ以外の多相化信号を生成するインバータを停止させることで、３ビット分の精度を確保するようにしてもよい。
【００６０】
これにより、全てのインバータを動作させる場合に比べて低消費電力化を図ることが可能となるとともに、雑音などの影響により予測回路４６による予測が外れた場合においても、上位ビット分の精度は確保することができる。
【００６１】
なお、図１３の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後および上位ビットの位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺および上位ビットの位相を生成する多相化信号のみを生成させるようにしてもよい。
【００６２】
図１４は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路の一例を示す回路図である。
図１４において、インバータには、電界効果トランジスタＭ１１、Ｍ１２が設けられている。そして、電界効果トランジスタＭ１１のソースは電源電位ＶＤＤに接続され、電界効果トランジスタＭ１１のドレインは電界効果トランジスタＭ１２のドレインに接続され、電界効果トランジスタＭ１１のソースは接地されている。
【００６３】
また、電界効果トランジスタＭ１１のゲートはスイッチＳＷ３を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ１２のゲートはスイッチＳＷ４を介して接地されている。
【００６４】
また、電界効果トランジスタＭ１１のゲートとスイッチＳＷ３との接続点にはスイッチＳＷ１が接続され、電界効果トランジスタＭ１２のゲートとスイッチＳＷ４との接続点にはスイッチＳＷ２が接続されている。
【００６５】
そして、インバータ入力ＩＮに対してインバータ出力ＯＵＴを有効にする場合、スイッチＳＷ１、ＳＷ２をオンするとともに、スイッチＳＷ３、ＳＷ４をオフする。インバータ出力ＯＵＴを停止させる場合、スイッチＳＷ１、ＳＷ２をオフするとともに、スイッチＳＷ３、ＳＷ４をオンする。
【００６６】
図１５は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路のその他の例を示す回路図である。
図１５において、電界効果トランジスタＭ１１のソースはスイッチＳＷ５を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ１２のソースはスイッチＳＷ６を介して接地されている。
【００６７】
そして、インバータ入力ＩＮに対してインバータ出力ＯＵＴを有効にする場合、スイッチＳＷ５、ＳＷ６をオンする。インバータ出力ＯＵＴを停止させる場合、スイッチＳＷ５、ＳＷ６をオフする。
【００６８】
（第９実施形態）
図１６（ａ）は、第９実施形態に係る時間計測回路に適用される補間回路の概略構成を示すブロック図、図１６（ｂ）〜図１６（ｅ）は、図１６（ａ）の補間回路の出力波形を示す図である。
【００６９】
図１６において、この補間回路には、インバータＶ１１〜Ｖ１６が設けられている。なお、インバータＶ１２、Ｖ１５の駆動力はインバータＶ１３、Ｖ１４の駆動力の２倍、インバータＶ１１、Ｖ１６の駆動力はインバータＶ１３、Ｖ１４の駆動力の３倍に設定されている。
【００７０】
ここで、インバータＶ１１〜Ｖ１３の入力端子は互いに接続され、この接続点には補間回路の入力端子ＩＮ１１が設けられている。インバータＶ１４〜Ｖ１６の入力端子は互いに接続され、この接続点には補間回路の入力端子ＩＮ１２が設けられている。
【００７１】
インバータＶ１１の出力端子には補間回路の出力端子ＯＵＴ１１が設けられている。インバータＶ１６の出力端子には補間回路の出力端子ＯＵＴ１４が設けられている。インバータＶ１２、Ｖ１４の出力端子は互いに接続され、この接続点には補間回路の出力端子ＯＵＴ１２が設けられている。インバータＶ１３、Ｖ１５の出力端子は互いに接続され、この接続点には補間回路の出力端子ＯＵＴ１３が設けられている。
【００７２】
そして、図８（ｂ）の波形が入力端子ＩＮ１１に入力され、図８（ｃ）の波形が入力端子ＩＮ１２に入力されたものとする。この場合、出力端子ＯＵＴ１１からは、図１６（ｂ）に示すように、図８（ｂ）の波形の立ち上がりエッジＥＩ１に応じた立ち下がりエッジＥＯ１１を持つ波形が出力される。出力端子ＯＵＴ１４からは、図１６（ｅ）に示すように、図８（ｃ）の波形の立ち上がりエッジＥＩ２に応じた立ち下がりエッジＥＯ１４を持つ波形が出力される。
【００７３】
一方、出力端子ＯＵＴ１２からは、インバータＶ１２、Ｖ１４の出力を合成した波形が出力される。ここで、インバータＶ１２には図８（ｂ）の波形が入力され、インバータＶ１４には図８（ｃ）の波形が入力される。また、インバータＶ１２の駆動力はインバータＶ１４の駆動力の２倍である。このため、インバータＶ１２、Ｖ１４の出力を合成した波形は、図１６（ｃ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを２：１の割合で平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを２：１の割合で平均した波形の立ち下がりエッジＥＯ１２は、立ち下がりエッジＥＯ１１、ＥＯ１４の間を３等分する最初のエッジになる。
【００７４】
また、出力端子ＯＵＴ１３からは、インバータＶ１３、Ｖ１５の出力を合成した波形が出力される。ここで、インバータＶ１３には図８（ｂ）の波形が入力され、インバータＶ１５には図８（ｃ）の波形が入力される。また、インバータＶ１５の駆動力はインバータＶ１３の駆動力の２倍である。このため、インバータＶ１３、Ｖ１５の出力を合成した波形は、図１６（ｄ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを１：２の割合で平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを１：２の割合で平均した波形の立ち下がりエッジＥＯ１３は、立ち下がりエッジＥＯ１１、ＥＯ１４の間を３等分する立ち下がりエッジＥＯ１２の次のエッジになる。
【００７５】
この立ち下がりエッジＥＯ１２、ＥＯ１３は、立ち下がりエッジＥＯ１１、ＥＯ１４を基準として生成される。このため、立ち下がりエッジＥＯ１１、ＥＯ１４が差動発振信号Ｐ１１、Ｐ１２の周期で規格化されていれば、立ち下がりエッジＥＯ１２、ＥＯ１３も差動発振信号Ｐ１１、Ｐ１２の周期で規格化されるようになり、立ち下がりエッジＥＯ１２、ＥＯ１３の時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００７６】
なお、図１６（ａ）の例では、駆動力が１倍と２倍と３倍の６個のインバータＶ１１〜Ｖ１６を用いることにより、２入力４出力の補間回路を構成する方法について説明したが、駆動力の異なるインバータの出力の組み合わせを変えることにより、多相化信号の位相間にＫ（Ｋは３以上の整数）個以上のエッジを生成することができる。
【００７７】
例えば、立ち下がりエッジＥＯ１２と立ち下がりエッジＥＯ１３の中央に立ち下がりエッジを形成するには、インバータＶ１３、Ｖ１４の接続点から出力を取り出せばよい。また、立ち下がりエッジＥＯ１１と立ち下がりエッジＥＯ１２の中央に立ち下がりエッジを形成するには、インバータＶ１１、Ｖ１２、Ｖ１４の接続点から出力を取り出せばよい。また、立ち下がりエッジＥＯ１３と立ち下がりエッジＥＯ１４の中央に立ち下がりエッジを形成するには、インバータＶ１３、Ｖ１５、Ｖ１６の接続点から出力を取り出せばよい。
【００７８】
（第１０実施形態）
図１７は、第１０実施形態に係るデジタル位相同期回路の概略構成を示すブロック図である。
図１７において、デジタル位相同期回路には、時間計測回路５１、ループフィルタ５２およびデジタル制御発振器５３が設けられ、デジタル制御発振器５３には差動発振器５４が設けられている。
【００７９】
なお、時間計測回路５１としては、例えば、時間計測回路４、４５、４５´の構成を用いることができる。差動発振器５４は、例えば、差動発振器１、１１として用いることができる。
【００８０】
そして、時間計測回路５１において、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが検出され、その検出結果がループフィルタ５２を介してデジタル制御発振器５３に入力される。デジタル制御発振器５３において、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが小さくなるように差動発振器５４の発振周波数が制御される。
【００８１】
例えば、差動発振器５４および時間計測回路５１の多相化回路２として図９の構成が用いられている場合、基準信号ＲＣＫの立ち上がりエッジが２／８［／Ｔｖｃｏ］と３／８［／Ｔｖｃｏ］との間にあると、‘０１０’というバイナリーデータが時間計測回路５１から出力される。そして、デジタル制御発振器５３において、‘０１０’というバイナリーデータに基づいて差動発振器５４の発振周波数が制御されることにより、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが小さくされる。
【００８２】
なお、このデジタル位相同期回路は、例えば、無線通信用ＬＳＩの局部発振信号を生成するために用いることができる。そして、基準信号ＲＣＫの周波数が４０ＭＨｚである場合に、差動発振信号ＣＫ、ＣＫＢの発振周波数を２．４２ＧＨｚに制御するものとすると、基準信号ＲＣＫの周期の間に差動発振信号ＣＫ、ＣＫＢの周期が平均して６０．５サイクル分だけ入るように制御される。
【００８３】
すなわち、時間計測回路５１において、差動発振信号ＣＫ、ＣＫＢの６０．５サイクルごとの位相と基準信号ＲＣＫの１サイクルの位相の差が検出される。そして、デジタル制御発振器５３において、それらの位相の差が０になるように差動発振信号ＣＫ、ＣＫＢの発振周波数が制御される。
【００８４】
ここで、例えば、ｍＷｉＭＡＸの局部発振信号を生成するためにデジタル位相同期回路を用いる場合、ＰＬＬループ帯域域内の位相雑音は−１００ｄＢｃ／Ｈｚ以下が要求される。基準信号ＲＣＫの周波数が４０ＭＨｚである場合、この位相雑音に対する要求を満たすには、０．０３［／Ｔｖｃｏ］以下の時間分解能（遅延時間にすると、１２ｐｓｅｃ以下）が要求される。
【００８５】
０．０３［／Ｔｖｃｏ］以下の時間分解能は、現在の無線通信用ＬＳＩで用いられる世代の製造プロセスで作製したインバータの遅延時間より小さいため、遅延素子の遅延時間を単位として発振器の出力信号と基準信号との位相のずれを計算する時間計測回路では達成できない。
【００８６】
これに対して、例えば、時間計測回路５１として図１０の時間計測回路４５を用いれば、０．０３［／Ｔｖｃｏ］以下の時間分解能を達成することができ、ｍＷｉＭＡＸの仕様を満たすデジタル位相同期回路を作製することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１、１１、５４ 差動発振器、２ 多相化回路、１２ ２分周器、２１、２２ ラッチ回路、Ｒ１、Ｒ２ 抵抗、Ｍ１〜Ｍ６、Ｍ１１、Ｍ１２ 電界効果トランジスタ、Ｇ 電流源、３１〜３５、４１、４２ 補間回路、Ｖ１〜Ｖ４、Ｖ１１〜Ｖ１６ インバータ、Ｆ１〜ＦＮ、４３ フリップフロップ、３、４４ デコーダ、４６ 予測回路、４７ スイッチング制御部、ＳＷ１〜ＳＷ６ スイッチ、４、４５、５１ 時間計測回路、５２ ループフィルタ、５３ デジタル制御発振器
【技術分野】
【０００１】
本発明の実施形態は時間計測回路およびデジタル位相同期回路に関する。
【背景技術】
【０００２】
デジタル位相同期回路（ＡＤＰＬＬ：Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ−ｌｏｏｐ）は、ＣＭＯＳプロセスで形成することができるため、微細化が進むに従ってチップサイズを小さくできるとともに、高性能化および低電圧動作化を達成することができる。
【０００３】
デジタル位相同期回路では、発振器の出力信号と基準信号との位相のずれを検出するため、時間計測回路（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が用いられる。
【０００４】
従来の時間計測回路では、発振器の出力信号と基準信号との位相のずれが遅延素子の遅延時間を単位として計算される。このため、従来の時間計測回路では、その時間分解能が１段分の遅延素子の遅延時間で制限される上に、１段分の遅延素子の遅延時間が発振器の周期を基準としていくつになるかを計算する規格化処理が必要となっていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ７５６４２８４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出することが可能な時間計測回路およびデジタル位相同期回路を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の時間計測回路によれば、多相化回路と、フリップフロップと、デコーダとが設けられている。多相化回路は、差動発振信号をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号を生成する。フリップフロップは、基準信号の入力に同期して前記多相化信号をそれぞれ取り込む。デコーダは、前記フリップフロップの出力信号をデコードする。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る時間計測回路の概略構成を示すブロック図である。
【図２】図２（ａ）は、第２実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図２（ｂ）は、図２（ａ）の差動発振器１の出力波形を示すタイミングチャートである。
【図３】図３（ａ）は、第３実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図３（ｂ）は、図３（ａ）の多相化回路の出力波形を示すタイミングチャートである。
【図４】図４は、図３の２分周器１２の構成例を示すブロック図である。
【図５】図５は、図４のラッチ回路２１の構成例を示す回路図である。
【図６】図６は、第４実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図である。
【図７】図７（ａ）および図７（ｂ）は、図６の補間回路３５の構成方法を示すブロック図である。
【図８】図８（ａ）は、図７（ａ）の補間回路３１の概略構成を示す回路図、図８（ｂ）および図８（ｃ）は、図８（ａ）の補間回路３１の入力波形を示す図、図８（ｄ）〜図８（ｆ）は、図８（ａ）の補間回路３１の出力波形を示す図である。
【図９】図９（ａ）は、図６の多相化回路の概略構成を示すブロック図、図９（ｂ）は、図９（ａ）の多相化回路の出力波形を示すタイミングチャート、図９（ｃ）は、図９（ｂ）の出力波形をジョンソンデータで表現した図、図９（ｄ）は、図９（ｂ）の出力波形をバイナリーデータで表現した図である。
【図１０】図１０は、第５実施形態に係る時間計測回路の概略構成を示すブロック図である。
【図１１】図１１は、第６実施形態に係る時間計測回路の動作方法の一例を示すブロック図である。
【図１２】図１２は、第７実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
【図１３】図１３は、第８実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
【図１４】図１４は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路の一例を示す回路図である。
【図１５】図１５は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路のその他の例を示す回路図である。
【図１６】図１６（ａ）は、第９実施形態に係る時間計測回路に適用される補間回路の概略構成を示すブロック図、図１６（ｂ）〜図１６（ｅ）は、図１６（ａ）の補間回路の出力波形を示す図である。
【図１７】図１７は、第１０実施形態に係るデジタル位相同期回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る時間計測回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
【００１１】
図１は、第１実施形態に係る時間計測回路の概略構成を示すブロック図である。
図１において、時間計測回路４には、多相化回路２と、Ｎ（Ｎは２以上の整数）個のフリップフロップＦ１〜ＦＮと、デコーダ３とが設けられている。そして、時間計測回路４は、差動発振器１に接続されている。
【００１２】
そして、差動発振信号Ｐ１、Ｐ２が差動発振器１にて生成され、多相化回路２に出力される。そして、多相化回路２において、差動発振信号Ｐ１、Ｐ２がＭ（Ｍは２以上の整数）分周されることにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮが生成され、フリップフロップＦ１〜ＦＮにそれぞれ出力される。そして、フリップフロップＦ１〜ＦＮにおいて、基準信号ＲＣＫの立ち上がりエッジに同期して多相化信号Ｓ１〜ＳＮがそれぞれ取り込まれることにより、出力信号Ｑ１〜ＱＮがデコーダ３に出力される。そして、デコーダ３において、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮがデコードされることにより、デジタルコードが生成される。なお、デコーダ３では、ジョンソンデータとして出力される出力信号Ｑ１〜ＱＮをバイナリーデータに変換することができる。
【００１３】
ここで、差動発振信号Ｐ１、Ｐ２をＭ分周して多相化信号Ｓ１〜ＳＮを生成することにより、差動発振信号Ｐ１、Ｐ２の周期を基準として多相化信号Ｓ１〜ＳＮと基準信号ＲＣＫとの位相のずれを検出することが可能となる。このため、これらの信号の位相のずれの時間分解能が遅延素子の遅延時間で制限されることがなくなり、時間分解能を向上させることが可能となるとともに、多相化信号Ｓ１〜ＳＮの立ち上がり時刻が差動発振信号Ｐ１、Ｐ２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００１４】
（第２実施形態）
図２（ａ）は、第２実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図２（ｂ）は、図２（ａ）の差動発振器１の出力波形を示すタイミングチャートである。なお、図２（ｂ）では、差動発振信号Ｐ１、Ｐ２の周期を基準信号ＲＣＫの周期Ｔｖｃｏで規格化した値で示した。
【００１５】
なお、この第２実施形態は、図１の多相化回路２の多相化信号Ｓ１、Ｓ２として差動発振信号Ｐ１、Ｐ２を用いるようにしたものである。
図２（ａ）および図２（ｂ）において、差動発振器１では、互いに位相が１８０度だけ異なる差動発振信号Ｐ１、Ｐ２が生成される。このため、差動発振信号Ｐ１、Ｐ２は、０［／Ｔｖｃｏ］と１／２［／Ｔｖｃｏ］で立ち上がりエッジを持つ多相化信号Ｓ１、Ｓ２として利用することができる。
【００１６】
この多相化信号Ｓ１、Ｓ２は、差動発振信号Ｐ１、Ｐ２の周期を基準としているため、多相化信号Ｓ１、Ｓ２の立ち上がり時刻が差動発振信号Ｐ１、Ｐ２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００１７】
（第３実施形態）
図３（ａ）は、第３実施形態に係る時間計測回路に適用される多相化回路の概略構成を示すブロック図、図３（ｂ）は、図３（ａ）の多相化回路の出力波形を示すタイミングチャートである。なお、この第３実施形態は、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２を用いるようにしたものである。
図３（ａ）において、差動発振器１１の発振周波数は差動発振器１の発振周波数の２倍に設定される。このため、差動発振器１１では、差動発振信号Ｐ１、Ｐ２の周波数の２倍の差動発振信号Ｐ１１、Ｐ１２が生成される。そして、２分周器１２には差動発振信号Ｐ１１、Ｐ１２が入力される。
【００１８】
そして、２分周器１２において、周期が差動発振信号Ｐ１１、Ｐ１２の周期の１／２で位相が互いに９０度ずつ異なる多相化信号Ｐ２１〜Ｐ２４が生成される。ここで、多相化信号Ｐ２１〜Ｐ２４の９０度の位相差は１／４［／Ｔｖｃｏ］に対応するので、多相化信号Ｐ２１〜Ｐ２４は、０［／Ｔｖｃｏ］、１／４［／Ｔｖｃｏ］、２／４［／Ｔｖｃｏ］および３／４［／Ｔｖｃｏ］で立ち上がりエッジを持つようにできる。
【００１９】
この多相化信号Ｐ２１〜Ｐ２４は、差動発振信号Ｐ１１、Ｐ１２の周期を基準としているため、多相化信号Ｐ２１〜Ｐ２４の立ち上がり時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。また、図３の構成では、図２の構成に比べて時間分解能を２倍に向上させることができる。
【００２０】
図４は、図３の２分周器１２の構成例を示すブロック図である。
図４において、２分周器１２には、ラッチ回路２１、２２が設けられている。ここで、ラッチ回路２１の非反転出力Ｑはラッチ回路２２の非反転入力Ｄに入力され、ラッチ回路２１の反転出力ＱＢはラッチ回路２２の反転入力ＤＢに入力される。一方、ラッチ回路２２の非反転出力Ｑはラッチ回路２１の反転入力ＤＢに入力され、ラッチ回路２２の反転出力ＱＢはラッチ回路２１の非反転入力Ｄに入力される。
【００２１】
そして、差動発振信号Ｐ１１、Ｐ１２の立ち上がりエッジに同期してラッチ回路２１の出力がラッチ回路２２に取り込まれ、ラッチ回路２２の出力がラッチ回路２１に取り込まれることで、ラッチ回路２１から多相化信号Ｐ２１、Ｐ２３が出力され、ラッチ回路２２から多相化信号Ｐ２２、Ｐ２４が出力される。
【００２２】
図５は、図４のラッチ回路２１の構成例を示す回路図である。なお、ラッチ回路２２もラッチ回路２１と同様に構成することができる。
図５において、ラッチ回路２１には、抵抗Ｒ１、Ｒ２、電界効果トランジスタＭ１〜Ｍ６および電流源Ｇが設けられている。そして、電界効果トランジスタＭ１のドレインは抵抗Ｒ１を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ２のドレインは抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。電界効果トランジスタＭ１、Ｍ２のソースは電界効果トランジスタＭ５のドレインに接続されている。
【００２３】
電界効果トランジスタＭ３のドレインは、電界効果トランジスタＭ２のドレインおよび電界効果トランジスタＭ４のゲートに接続され、電界効果トランジスタＭ４のドレインは、電界効果トランジスタＭ１のドレインおよび電界効果トランジスタＭ３のゲートに接続されている。電界効果トランジスタＭ３、Ｍ４のソースは電界効果トランジスタＭ６のドレインに接続されている。電界効果トランジスタＭ５、Ｍ６のソースは電流源Ｇを介して接地されている。
【００２４】
そして、電界効果トランジスタＭ１のゲートには非反転入力Ｄが入力され、電界効果トランジスタＭ２のゲートには反転入力ＤＢが入力される。電界効果トランジスタＭ５のゲートには差動発振信号Ｐ１１が入力され、電界効果トランジスタＭ６のゲートには差動発振信号Ｐ１２が入力される。また、電界効果トランジスタＭ３のドレインからは反転出力Ｑが出力され、電界効果トランジスタＭ４のドレインからは非反転出力ＱＢが出力される。
【００２５】
差動発振信号Ｐ１１が立ち上がると、反転入力ＤＢおよび非反転入力Ｄのレベルに応じて電界効果トランジスタＭ１、Ｍ２のいずれか一方がオンする。次に、差動発振信号Ｐ１２が立ち上がると、電界効果トランジスタＭ１、Ｍ２のオン状態に応じて、電界効果トランジスタＭ３、Ｍ４のいずれか一方がオンし、その状態が電界効果トランジスタＭ３、Ｍ４に保持されることで、反転出力Ｑおよび非反転出力ＱＢが出力される。
【００２６】
（第４実施形態）
図６は、第４実施形態に係る時間計測回路の概略構成を示すブロック図である。なお、この第４実施形態は、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２および補間回路３５を用いるようにしたものである。
【００２７】
図６において、補間回路３５では、位相が互いに９０度ずつ異なる多相化信号Ｐ２１〜Ｐ２４の位相間が等間隔に補間されることにより、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８が生成される。この補間では、多相化信号Ｐ２１〜Ｐ２４の立ち上がりエッジの中間に新たな立ち上がりエッジが生成される。この補間は、位相の異なる多相化信号にて駆動された複数のインバータ出力を合成することにより実現することができる。この図６の構成では、図２の構成に比べて時間分解能を４倍に向上させることができる。
【００２８】
図７（ａ）および図７（ｂ）は、図６の補間回路３５の構成方法を示すブロック図である。
図７において、４入力８出力の補間回路３５は、２入力３出力の４個の補間回路３１〜３４を用いることで構成することができる。ここで、補間回路３１には、多相化信号Ｐ２１、Ｐ２２が入力され、多相化信号Ｐ３１〜Ｐ３３が生成される。補間回路３２には、多相化信号Ｐ２２、Ｐ２３が入力され、多相化信号Ｐ３３〜Ｐ３５が生成される。補間回路３３には、多相化信号Ｐ２３、Ｐ２４が入力され、多相化信号Ｐ３５〜Ｐ３７が生成される。補間回路３４には、多相化信号Ｐ２４、Ｐ２１が入力され、多相化信号Ｐ３７、Ｐ３８、Ｐ３１が生成される。
【００２９】
なお、多相化信号Ｐ３３は補間回路３１、３２で重複して生成され、多相化信号Ｐ３５は補間回路３２、３３で重複して生成され、多相化信号Ｐ３７は補間回路３３、３４で重複して生成され、多相化信号Ｐ３１は補間回路３１、３４で重複して生成される。重複して生成される多相化信号は、どれか１つを使用すればよい。
【００３０】
図８（ａ）は、図７（ａ）の補間回路３１の概略構成を示す回路図、図８（ｂ）および図８（ｃ）は、図８（ａ）の補間回路３１の入力波形を示す図、図８（ｄ）〜図８（ｆ）は、図８（ａ）の補間回路３１の出力波形を示す図である。なお、補間回路３２〜３４についても、補間回路３１と同様に構成することができる。
図８（ａ）において、補間回路３１には、インバータＶ１〜Ｖ４が設けられている。ここで、インバータＶ１、Ｖ２の入力端子は互いに接続され、この接続点には補間回路３１の入力端子ＩＮ１が設けられている。インバータＶ３、Ｖ４の入力端子は互いに接続され、この接続点には補間回路３１の入力端子ＩＮ２が設けられている。
【００３１】
インバータＶ１の出力端子には補間回路３１の出力端子ＯＵＴ１が設けられている。インバータＶ４の出力端子には補間回路３１の出力端子ＯＵＴ３が設けられている。インバータＶ２、Ｖ３の出力端子は互いに接続され、この接続点には補間回路３１の出力端子ＯＵＴ２が設けられている。
【００３２】
そして、多相化信号Ｐ２１として図８（ｂ）の波形が入力端子ＩＮ１に入力され、多相化信号Ｐ２２として図８（ｃ）の波形が入力端子ＩＮ２に入力されたものとする。この場合、出力端子ＯＵＴ１からは、図８（ｄ）に示すように、図８（ｂ）の波形の立ち上がりエッジＥＩ１に応じた立ち下がりエッジＥＯ１を持つ波形が出力される。出力端子ＯＵＴ３からは、図８（ｆ）に示すように、図８（ｃ）の波形の立ち上がりエッジＥＩ２に応じた立ち下がりエッジＥＯ３を持つ波形が出力される。
【００３３】
一方、出力端子ＯＵＴ２からは、インバータＶ２、Ｖ３の出力を合成した波形が出力される。ここで、インバータＶ２には図８（ｂ）の波形が入力され、インバータＶ３には図８（ｃ）の波形が入力される。このため、インバータＶ２、Ｖ３の出力を合成した波形は、図８（ｅ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを平均した波形の立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３の中間になる。この時、インバータＶ１〜Ｖ４を構成するＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタの特性が理想的に対称であれば、立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３の中央になる。
【００３４】
この立ち下がりエッジＥＯ２は、立ち下がりエッジＥＯ１、ＥＯ３を基準として生成される。このため、立ち下がりエッジＥＯ１、ＥＯ３が差動発振信号Ｐ１１、Ｐ１２の周期で規格化されていれば、立ち下がりエッジＥＯ２も差動発振信号Ｐ１１、Ｐ１２の周期で規格化されるようになり、立ち下がりエッジＥＯ２の時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００３５】
図９（ａ）は、図６の多相化回路の概略構成を示すブロック図、図９（ｂ）は、図９（ａ）の多相化回路の出力波形を示すタイミングチャート、図９（ｃ）は、図９（ｂ）の出力波形をジョンソンデータで表現した図、図９（ｄ）は、図９（ｂ）の出力波形をバイナリーデータで表現した図である。
図９において、補間回路３５からは、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８が出力される。
ここで、図１の差動発振器１の代わりに差動発振器１１を用い、図１の多相化回路２として２分周器１２および補間回路３５を用いた場合、基準信号ＲＣＫの立ち上がりエッジが−１／８［／Ｔｖｃｏ］と０［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００００１１１１’というジョンソンデータがデコーダ３に出力され、‘１１１’というバイナリーデータに変換される。
【００３６】
基準信号ＲＣＫの立ち上がりエッジが０［／Ｔｖｃｏ］と１／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１００００１１１’というジョンソンデータがデコーダ３に出力され、‘０００’というバイナリーデータに変換される。
【００３７】
基準信号ＲＣＫの立ち上がりエッジが１／８［／Ｔｖｃｏ］と２／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１００００１１’というジョンソンデータがデコーダ３に出力され、‘００１’というバイナリーデータに変換される。
【００３８】
基準信号ＲＣＫの立ち上がりエッジが２／８［／Ｔｖｃｏ］と３／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１１００００１’というジョンソンデータがデコーダ３に出力され、‘０１０’というバイナリーデータに変換される。
【００３９】
基準信号ＲＣＫの立ち上がりエッジが３／８［／Ｔｖｃｏ］と４／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１１１１００００’というジョンソンデータがデコーダ３に出力され、‘０１１’というバイナリーデータに変換される。
【００４０】
基準信号ＲＣＫの立ち上がりエッジが４／８［／Ｔｖｃｏ］と５／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘０１１１１０００’というジョンソンデータがデコーダ３に出力され、‘１００’というバイナリーデータに変換される。
【００４１】
基準信号ＲＣＫの立ち上がりエッジが５／８［／Ｔｖｃｏ］と６／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００１１１１００’というジョンソンデータがデコーダ３に出力され、‘１０１’というバイナリーデータに変換される。
【００４２】
基準信号ＲＣＫの立ち上がりエッジが６／８［／Ｔｖｃｏ］と７／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘０００１１１１０’というジョンソンデータがデコーダ３に出力され、‘１１０’というバイナリーデータに変換される。
【００４３】
基準信号ＲＣＫの立ち上がりエッジが７／８［／Ｔｖｃｏ］と１［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘００００１１１１’というジョンソンデータがデコーダ３に出力され、‘１１１’というバイナリーデータに変換される。
【００４４】
基準信号ＲＣＫの立ち上がりエッジが１［／Ｔｖｃｏ］と９／８［／Ｔｖｃｏ］との間にあると、出力信号Ｑ１〜Ｑ８として‘１００００１１１’というジョンソンデータがデコーダ３に出力され、‘０００’というバイナリーデータに変換される。
【００４５】
（第５実施形態）
図１０は、第５実施形態に係る時間計測回路の概略構成を示すブロック図である。
図１０において、時間計測回路４５には、２分周器１２、補間回路３５、４１、４２、フリップフロップ４３およびデコーダ４４が設けられている。
【００４６】
補間回路４１は、８入力１６出力で構成され、位相が互いに４５度ずつ異なる多相化信号Ｐ３１〜Ｐ３８から位相が互いに２２．５度ずつ異なる多相化信号Ｐ４１〜Ｐ５６が生成される。
【００４７】
補間回路４２は、１６入力３２出力で構成され、位相が互いに２２．５度ずつ異なる多相化信号Ｐ４１〜Ｐ５６から位相が互いに１１．２５度ずつ異なる多相化信号Ｐ６１〜Ｐ９２が生成される。
【００４８】
フリップフロップ４３は、図１のＮを３２にした時のフリップフロップＦ１〜Ｆ３２に対応させることができる。デコーダ４４は図１のデコーダ３に対応させることができる。
【００４９】
この図１０の構成では、図２の構成に比べて時間分解能を１６倍に向上させることができる。時間分解能をさらに向上させるには、Ｘ（Ｘは２Ｂ、ただしＢは２以上の整数）の入力２Ｘ出力の補間回路の後段に２Ｘ入力４Ｘ出力の補間回路を順次接続すればよい。
【００５０】
（第６実施形態）
図１１は、第６実施形態に係る時間計測回路の動作方法の一例を示すブロック図である。
図１１において、時間計測回路４５´には、図１０の時間計測回路４５の構成に予測回路４６およびスイッチング制御部４７が追加されている。また、時間計測回路４５´には、図１０の補間回路３５、４１、４２の代わりに補間回路３５´、４１´、４２´が設けられている。
【００５１】
補間回路３５´、４１´、４２´では、図８のインバータＶ１〜Ｖ４の代わりにスイッチ付きインバータが用いられる。このスイッチは、補間回路３５´、４１´、４２´から出力される多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２の各相ごとにインバータ出力を停止させることができる。
【００５２】
そして、予測回路４６では、今回の基準信号ＲＣＫと多相化信号Ｐ６１〜Ｐ９２の比較結果に基づいて、次回の基準信号ＲＣＫの位相が予測される。そして、スイッチング制御部４７では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後の位相を生成する多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２のみが生成されるようにスイッチがオンオフ制御されることで、それ以外の多相化信号Ｐ３１〜Ｐ３８、Ｐ４１〜Ｐ５６、Ｐ６１〜Ｐ９２を生成するインバータの出力が停止される。
【００５３】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３５、Ｐ３６、Ｐ５２、Ｐ５３、Ｐ８４、Ｐ８５を生成するインバータのみが動作され、それ以外の多相化信号を生成するインバータが停止される。
【００５４】
これにより、次回の基準信号ＲＣＫとの位相のずれを検出するために不要なインバータを停止させることができ、時間計測回路４５´の低消費電力化を図ることができる。
【００５５】
（第７実施形態）
図１２は、第７実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
図１２において、図１１の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後の位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺の位相を生成する多相化信号のみを生成させるようにしてもよい。
【００５６】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３５〜Ｐ３８、Ｐ５０〜Ｐ５５、Ｐ８０〜Ｐ８９を生成するインバータのみを動作させ、それ以外の多相化信号を生成するインバータを停止させるようにしてもよい。
【００５７】
これにより、全てのインバータを動作させる場合に比べて低消費電力化を図ることが可能となるとともに、雑音などの影響により予測回路４６による予測が外れた場合においても、インバータを動作させている範囲内の誤差であれば、雑音の発生を防止することができる。
【００５８】
（第８実施形態）
図１３は、第８実施形態に係る図１０の時間計測回路の動作方法の一例を示すブロック図である。
図１３において、図１２の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺の位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の前後および上位ビットの位相を生成する多相化信号のみを生成させるようにしてもよい。
【００５９】
例えば、予測回路４６にて次回の基準信号ＲＣＫの位相が多相化信号Ｐ８４、Ｐ８５の立ち上がりエッジの間にくると予測された場合、多相化信号Ｐ３１〜Ｐ３８、Ｐ４１、Ｐ４３、Ｐ４５、Ｐ４７、Ｐ４９、Ｐ５１〜Ｐ５３、Ｐ５５、Ｐ６１、Ｐ６５、Ｐ６９、Ｐ７３、Ｐ７７、Ｐ８１、Ｐ８４、Ｐ８５、Ｐ８９を生成するインバータのみを動作させ、それ以外の多相化信号を生成するインバータを停止させることで、３ビット分の精度を確保するようにしてもよい。
【００６０】
これにより、全てのインバータを動作させる場合に比べて低消費電力化を図ることが可能となるとともに、雑音などの影響により予測回路４６による予測が外れた場合においても、上位ビット分の精度は確保することができる。
【００６１】
なお、図１３の例では、予測回路４６にて予測された基準信号ＲＣＫの位相の前後および上位ビットの位相を生成する多相化信号のみを生成させる方法について説明したが、予測回路４６にて予測された基準信号ＲＣＫの位相の周辺および上位ビットの位相を生成する多相化信号のみを生成させるようにしてもよい。
【００６２】
図１４は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路の一例を示す回路図である。
図１４において、インバータには、電界効果トランジスタＭ１１、Ｍ１２が設けられている。そして、電界効果トランジスタＭ１１のソースは電源電位ＶＤＤに接続され、電界効果トランジスタＭ１１のドレインは電界効果トランジスタＭ１２のドレインに接続され、電界効果トランジスタＭ１１のソースは接地されている。
【００６３】
また、電界効果トランジスタＭ１１のゲートはスイッチＳＷ３を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ１２のゲートはスイッチＳＷ４を介して接地されている。
【００６４】
また、電界効果トランジスタＭ１１のゲートとスイッチＳＷ３との接続点にはスイッチＳＷ１が接続され、電界効果トランジスタＭ１２のゲートとスイッチＳＷ４との接続点にはスイッチＳＷ２が接続されている。
【００６５】
そして、インバータ入力ＩＮに対してインバータ出力ＯＵＴを有効にする場合、スイッチＳＷ１、ＳＷ２をオンするとともに、スイッチＳＷ３、ＳＷ４をオフする。インバータ出力ＯＵＴを停止させる場合、スイッチＳＷ１、ＳＷ２をオフするとともに、スイッチＳＷ３、ＳＷ４をオンする。
【００６６】
図１５は、図１１〜図１３の時間計測回路に適用されるスイッチ付インバータ回路のその他の例を示す回路図である。
図１５において、電界効果トランジスタＭ１１のソースはスイッチＳＷ５を介して電源電位ＶＤＤに接続され、電界効果トランジスタＭ１２のソースはスイッチＳＷ６を介して接地されている。
【００６７】
そして、インバータ入力ＩＮに対してインバータ出力ＯＵＴを有効にする場合、スイッチＳＷ５、ＳＷ６をオンする。インバータ出力ＯＵＴを停止させる場合、スイッチＳＷ５、ＳＷ６をオフする。
【００６８】
（第９実施形態）
図１６（ａ）は、第９実施形態に係る時間計測回路に適用される補間回路の概略構成を示すブロック図、図１６（ｂ）〜図１６（ｅ）は、図１６（ａ）の補間回路の出力波形を示す図である。
【００６９】
図１６において、この補間回路には、インバータＶ１１〜Ｖ１６が設けられている。なお、インバータＶ１２、Ｖ１５の駆動力はインバータＶ１３、Ｖ１４の駆動力の２倍、インバータＶ１１、Ｖ１６の駆動力はインバータＶ１３、Ｖ１４の駆動力の３倍に設定されている。
【００７０】
ここで、インバータＶ１１〜Ｖ１３の入力端子は互いに接続され、この接続点には補間回路の入力端子ＩＮ１１が設けられている。インバータＶ１４〜Ｖ１６の入力端子は互いに接続され、この接続点には補間回路の入力端子ＩＮ１２が設けられている。
【００７１】
インバータＶ１１の出力端子には補間回路の出力端子ＯＵＴ１１が設けられている。インバータＶ１６の出力端子には補間回路の出力端子ＯＵＴ１４が設けられている。インバータＶ１２、Ｖ１４の出力端子は互いに接続され、この接続点には補間回路の出力端子ＯＵＴ１２が設けられている。インバータＶ１３、Ｖ１５の出力端子は互いに接続され、この接続点には補間回路の出力端子ＯＵＴ１３が設けられている。
【００７２】
そして、図８（ｂ）の波形が入力端子ＩＮ１１に入力され、図８（ｃ）の波形が入力端子ＩＮ１２に入力されたものとする。この場合、出力端子ＯＵＴ１１からは、図１６（ｂ）に示すように、図８（ｂ）の波形の立ち上がりエッジＥＩ１に応じた立ち下がりエッジＥＯ１１を持つ波形が出力される。出力端子ＯＵＴ１４からは、図１６（ｅ）に示すように、図８（ｃ）の波形の立ち上がりエッジＥＩ２に応じた立ち下がりエッジＥＯ１４を持つ波形が出力される。
【００７３】
一方、出力端子ＯＵＴ１２からは、インバータＶ１２、Ｖ１４の出力を合成した波形が出力される。ここで、インバータＶ１２には図８（ｂ）の波形が入力され、インバータＶ１４には図８（ｃ）の波形が入力される。また、インバータＶ１２の駆動力はインバータＶ１４の駆動力の２倍である。このため、インバータＶ１２、Ｖ１４の出力を合成した波形は、図１６（ｃ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを２：１の割合で平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを２：１の割合で平均した波形の立ち下がりエッジＥＯ１２は、立ち下がりエッジＥＯ１１、ＥＯ１４の間を３等分する最初のエッジになる。
【００７４】
また、出力端子ＯＵＴ１３からは、インバータＶ１３、Ｖ１５の出力を合成した波形が出力される。ここで、インバータＶ１３には図８（ｂ）の波形が入力され、インバータＶ１５には図８（ｃ）の波形が入力される。また、インバータＶ１５の駆動力はインバータＶ１３の駆動力の２倍である。このため、インバータＶ１３、Ｖ１５の出力を合成した波形は、図１６（ｄ）に示すように、図８（ｄ）の波形と図８（ｆ）の波形とを１：２の割合で平均した波形となり、図８（ｄ）の波形と図８（ｆ）の波形とを１：２の割合で平均した波形の立ち下がりエッジＥＯ１３は、立ち下がりエッジＥＯ１１、ＥＯ１４の間を３等分する立ち下がりエッジＥＯ１２の次のエッジになる。
【００７５】
この立ち下がりエッジＥＯ１２、ＥＯ１３は、立ち下がりエッジＥＯ１１、ＥＯ１４を基準として生成される。このため、立ち下がりエッジＥＯ１１、ＥＯ１４が差動発振信号Ｐ１１、Ｐ１２の周期で規格化されていれば、立ち下がりエッジＥＯ１２、ＥＯ１３も差動発振信号Ｐ１１、Ｐ１２の周期で規格化されるようになり、立ち下がりエッジＥＯ１２、ＥＯ１３の時刻が差動発振信号Ｐ１１、Ｐ１２の周期を基準としていくつになるかを計算する規格化処理が不要となる。
【００７６】
なお、図１６（ａ）の例では、駆動力が１倍と２倍と３倍の６個のインバータＶ１１〜Ｖ１６を用いることにより、２入力４出力の補間回路を構成する方法について説明したが、駆動力の異なるインバータの出力の組み合わせを変えることにより、多相化信号の位相間にＫ（Ｋは３以上の整数）個以上のエッジを生成することができる。
【００７７】
例えば、立ち下がりエッジＥＯ１２と立ち下がりエッジＥＯ１３の中央に立ち下がりエッジを形成するには、インバータＶ１３、Ｖ１４の接続点から出力を取り出せばよい。また、立ち下がりエッジＥＯ１１と立ち下がりエッジＥＯ１２の中央に立ち下がりエッジを形成するには、インバータＶ１１、Ｖ１２、Ｖ１４の接続点から出力を取り出せばよい。また、立ち下がりエッジＥＯ１３と立ち下がりエッジＥＯ１４の中央に立ち下がりエッジを形成するには、インバータＶ１３、Ｖ１５、Ｖ１６の接続点から出力を取り出せばよい。
【００７８】
（第１０実施形態）
図１７は、第１０実施形態に係るデジタル位相同期回路の概略構成を示すブロック図である。
図１７において、デジタル位相同期回路には、時間計測回路５１、ループフィルタ５２およびデジタル制御発振器５３が設けられ、デジタル制御発振器５３には差動発振器５４が設けられている。
【００７９】
なお、時間計測回路５１としては、例えば、時間計測回路４、４５、４５´の構成を用いることができる。差動発振器５４は、例えば、差動発振器１、１１として用いることができる。
【００８０】
そして、時間計測回路５１において、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが検出され、その検出結果がループフィルタ５２を介してデジタル制御発振器５３に入力される。デジタル制御発振器５３において、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが小さくなるように差動発振器５４の発振周波数が制御される。
【００８１】
例えば、差動発振器５４および時間計測回路５１の多相化回路２として図９の構成が用いられている場合、基準信号ＲＣＫの立ち上がりエッジが２／８［／Ｔｖｃｏ］と３／８［／Ｔｖｃｏ］との間にあると、‘０１０’というバイナリーデータが時間計測回路５１から出力される。そして、デジタル制御発振器５３において、‘０１０’というバイナリーデータに基づいて差動発振器５４の発振周波数が制御されることにより、差動発振器５４の差動発振信号ＣＫ、ＣＫＢと基準信号ＲＣＫとの位相のずれが小さくされる。
【００８２】
なお、このデジタル位相同期回路は、例えば、無線通信用ＬＳＩの局部発振信号を生成するために用いることができる。そして、基準信号ＲＣＫの周波数が４０ＭＨｚである場合に、差動発振信号ＣＫ、ＣＫＢの発振周波数を２．４２ＧＨｚに制御するものとすると、基準信号ＲＣＫの周期の間に差動発振信号ＣＫ、ＣＫＢの周期が平均して６０．５サイクル分だけ入るように制御される。
【００８３】
すなわち、時間計測回路５１において、差動発振信号ＣＫ、ＣＫＢの６０．５サイクルごとの位相と基準信号ＲＣＫの１サイクルの位相の差が検出される。そして、デジタル制御発振器５３において、それらの位相の差が０になるように差動発振信号ＣＫ、ＣＫＢの発振周波数が制御される。
【００８４】
ここで、例えば、ｍＷｉＭＡＸの局部発振信号を生成するためにデジタル位相同期回路を用いる場合、ＰＬＬループ帯域域内の位相雑音は−１００ｄＢｃ／Ｈｚ以下が要求される。基準信号ＲＣＫの周波数が４０ＭＨｚである場合、この位相雑音に対する要求を満たすには、０．０３［／Ｔｖｃｏ］以下の時間分解能（遅延時間にすると、１２ｐｓｅｃ以下）が要求される。
【００８５】
０．０３［／Ｔｖｃｏ］以下の時間分解能は、現在の無線通信用ＬＳＩで用いられる世代の製造プロセスで作製したインバータの遅延時間より小さいため、遅延素子の遅延時間を単位として発振器の出力信号と基準信号との位相のずれを計算する時間計測回路では達成できない。
【００８６】
これに対して、例えば、時間計測回路５１として図１０の時間計測回路４５を用いれば、０．０３［／Ｔｖｃｏ］以下の時間分解能を達成することができ、ｍＷｉＭＡＸの仕様を満たすデジタル位相同期回路を作製することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１、１１、５４ 差動発振器、２ 多相化回路、１２ ２分周器、２１、２２ ラッチ回路、Ｒ１、Ｒ２ 抵抗、Ｍ１〜Ｍ６、Ｍ１１、Ｍ１２ 電界効果トランジスタ、Ｇ 電流源、３１〜３５、４１、４２ 補間回路、Ｖ１〜Ｖ４、Ｖ１１〜Ｖ１６ インバータ、Ｆ１〜ＦＮ、４３ フリップフロップ、３、４４ デコーダ、４６ 予測回路、４７ スイッチング制御部、ＳＷ１〜ＳＷ６ スイッチ、４、４５、５１ 時間計測回路、５２ ループフィルタ、５３ デジタル制御発振器
【特許請求の範囲】
【請求項１】
差動発振信号をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号を生成する多相化回路と、
基準信号の入力に同期して前記多相化信号をそれぞれ取り込むフリップフロップと、
前記フリップフロップの出力信号をデコードするデコーダとを備えることを特徴とする時間計測回路。
【請求項２】
前記多相化回路は、
前記差動発振信号を２分周することにより、位相が互いに９０度ずつ異なる多相化信号を生成する２分周回路と、
位相の異なる多相化信号にて駆動された複数のインバータ出力を合成することにより、前記多相化信号の位相間を等間隔に補間する補間回路とを備えることを特徴とする請求項１に記載の時間計測回路。
【請求項３】
前記補間回路は、駆動力の異なるインバータの出力の組み合わせを変えることにより、前記多相化信号の位相間にＫ（Ｋは３以上の整数）個以上のエッジが生成されるように補間することを特徴とする請求項２に記載の時間計測回路。
【請求項４】
前記補間により得られた前記多相化信号の各相ごとに前記インバータ出力を停止させるスイッチと、
今回の基準信号と多相化信号との比較結果に基づいて、次回の基準信号の位相を予測する予測回路と、
前記予測回路による予測結果に基づいて前記スイッチをオンオフ制御するスイッチング制御部とを備えることを特徴とする請求項２または３に記載の時間計測回路。
【請求項５】
差動発振信号の周期を基準として生成された多相化信号に基づいて、前記差動発振信号と基準信号との位相のずれを検出する時間計測回路と、
前記差動発振信号を生成する差動発振器が設けられ、前記時間計測回路による検出結果に基づいて前記差動発振信号の発振周波数を制御するデジタル制御発振器とを備えることを特徴とするデジタル位相同期回路。
【請求項１】
差動発振信号をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号を生成する多相化回路と、
基準信号の入力に同期して前記多相化信号をそれぞれ取り込むフリップフロップと、
前記フリップフロップの出力信号をデコードするデコーダとを備えることを特徴とする時間計測回路。
【請求項２】
前記多相化回路は、
前記差動発振信号を２分周することにより、位相が互いに９０度ずつ異なる多相化信号を生成する２分周回路と、
位相の異なる多相化信号にて駆動された複数のインバータ出力を合成することにより、前記多相化信号の位相間を等間隔に補間する補間回路とを備えることを特徴とする請求項１に記載の時間計測回路。
【請求項３】
前記補間回路は、駆動力の異なるインバータの出力の組み合わせを変えることにより、前記多相化信号の位相間にＫ（Ｋは３以上の整数）個以上のエッジが生成されるように補間することを特徴とする請求項２に記載の時間計測回路。
【請求項４】
前記補間により得られた前記多相化信号の各相ごとに前記インバータ出力を停止させるスイッチと、
今回の基準信号と多相化信号との比較結果に基づいて、次回の基準信号の位相を予測する予測回路と、
前記予測回路による予測結果に基づいて前記スイッチをオンオフ制御するスイッチング制御部とを備えることを特徴とする請求項２または３に記載の時間計測回路。
【請求項５】
差動発振信号の周期を基準として生成された多相化信号に基づいて、前記差動発振信号と基準信号との位相のずれを検出する時間計測回路と、
前記差動発振信号を生成する差動発振器が設けられ、前記時間計測回路による検出結果に基づいて前記差動発振信号の発振周波数を制御するデジタル制御発振器とを備えることを特徴とするデジタル位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−６０４３１（Ｐ２０１２−６０４３１Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０１８７３（Ｐ２０１０−２０１８７３）
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月９日（２０１０．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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