【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】 ２８ｎｍ以降の半導体プロセスでは、チップ内バラツキが顕著になったため、フィードバックパスにトランジションフォルトが発生する頻度が上がった。従来技術ではフィードバックパスのトランジションフォルトが発生した場合の対策がなく、歩留まり低下につながる。
【解決手段】 クロック信号が分配されるクロックツリーと、クロックツリーの異なる分岐点から出力される複数のフィードバッククロック信号を受信し、各フィードバッククロック信号の位相差を検知する位相比較回路とを有する。位相比較回路によって検知した位相差に基づいて、半導体集積回路内の製造バラツキを補正するためのバラツキ補正済フィードバッククロック信号を生成するフィードバッククロック信号生成回路を有する。フィードバッククロック信号生成回路によって生成されたバラツキ補正済フィードバッククロック信号と基準クロック信号との位相差が小さくなるようにクロック信号を遅延する位相調整回路を有する。 （もっと読む）

【課題】不揮発性メモリを備えた半導体装置において、高速動作の場合と低速動作の場合とに切替え可能にするとともに、低速動作時の消費電力を従来よりも削減する。
【解決手段】半導体装置１において、クロック生成回路４０は、高周波モード時には低周波モード時よりも周波数の高いクロックを生成する。中央処理装置２０は、データバス１１を介して不揮発性メモリ１０から読み出された読出データを取得する。クロック遅延部５０Ａは、縦続接続された複数段のバッファ５５を介した第１の経路５１と複数段のバッファ５５を迂回した第２の経路５２とを含む。クロック遅延部５０Ａは、高周波モード時には、クロック生成回路４０からのクロックを第１の経路５１を介して中央処理装置２０に供給し、低周波モード時には、クロック生成回路４０からのクロックを第２の経路５２を介して中央処理装置２０に供給する。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】集積回路において電力消費量を容易に低減する。
【解決手段】集積回路は、クロック分配回路、同期動作回路、論理回路、および、電源供給部を備える。クロック分配回路は、所定のタイミングを指示するクロック信号を分配する。同期動作回路は、クロック信号に同期して動作する。論理回路は、同期動作回路の動作結果に基づいて所定の論理演算を実行する。電源供給部は、クロック分配回路を駆動させるクロック分配回路駆動電圧より低い電圧を論理回路に論理回路駆動電圧として供給する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成する。
【解決手段】縦列接続された遅延回路ＵＤ１〜ＵＤｎからなり、入力クロック信号ＩＧＣＫをｋ周期遅延させるディレイラインと、遅延回路ＵＤ１〜ＵＤｎからそれぞれ出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎに基づいて互いに位相の異なる多相クロック信号ＤＴＣＫ１を生成するルーティング回路１３０とを備える。ｎとｋの最大公約数をＧＣＭ、入力クロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号ＤＴＣＫ１の相間隔をＵＩとした場合、相間隔ＵＩの長さは、ＵＩ＝ＧＣＫ×ＧＣＭ／ｎで与えられる。これにより、１個の遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。 （もっと読む）