オーバーサンプリング回路及びそれを備えた通信装置
【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーサンプリング回路及びそれを備えた通信装置に関する。
【背景技術】
【０００２】
大容量、高速データ伝送を満たすために多くの高速インタフェース規格が実用化されている。それらの多くはシリアル伝送方式を採用している。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路はクロックデータリカバリ（Clock Data Recovery、以下ＣＤＲと略す）回路と呼ばれている。
【０００３】
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
【０００４】
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大するため、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線レイアウトなどに関する充分な配慮が必要となり、設計が益々困難になっている。また、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセス毎にレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
【０００５】
このような問題に対処したＣＤＲ回路として、オーバーサンプリング型のＣＤＲ回路がある（特許文献１参照）。オーバーサンプリング型のＣＤＲ回路では、基準となるクロックから等間隔に位相をずらした多相クロックを生成し、多相クロックによりそれぞれの位相で入力データをサンプリングすることでオーバーサンプリングデータを得る。このオーバーサンプリングデータのビット列から論理が反転するタイミングを検出し、その結果を基にクロックとデータをそれぞれ再生する。このような構成にすれば、多相クロック生成部以外はデジタル回路で構成できるので実現が比較的容易になる。
【０００６】
しかし、従来のオーバーサンプリング型のＣＤＲ回路では、一般に多相クロックはＤＬＬ（Delay Locked Loop）を用いて生成されるため、システムから要求される多相クロックの位相差が微小になると、それを実現するためにＤＬＬの遅延素子の動作速度を上げて遅延時間を微小にする必要があり、消費電流が増大してしまうという問題がある。また、ＤＬＬの遅延素子の動作速度に限界があるため、システムから要求される多相クロックの位相差を実現できない場合が生じてしまうという問題もある。
【０００７】
この問題に対処したオーバーサンプリング回路として、特許文献２に記載されたオーバーサンプリング回路がある。
特許文献２には、消費電流を抑制しつつオーバーサンプリングを行う目的で、バイアス電圧に応じて遅延量を発生させる遅延素子を直列に接続して遅延ラインを構成し、その遅延ラインを複数備え、各遅延ラインの遅延素子に与えるバイアス電圧を２つ備え、そのバイアス電圧は各遅延ライン間の通過時間の差が所望の値となるように制御され、その遅延ラインに基準クロックを入力することで所望の位相差を有する多相クロックを生成する多相クロック生成部、及びこの多相クロック生成部で生成された多相クロックによりシリアルデータをサンプリングするオーバーサンプリング部を備えたオーバーサンプリング回路が開示されている。しかし、このオーバーサンプリング回路では、多相クロック生成部の遅延ライン数と各遅延ラインを構成する遅延素子の数が多いため、従来のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
【０００８】
また、特許文献２には、消費電流を抑制しつつオーバーサンプリングを行う目的で、バイアス電圧に応じて遅延量を発生させる遅延素子を直列に接続して遅延ラインを構成し、その遅延ラインを複数備え、各遅延ラインの遅延素子に与えるバイアス電圧を２つ備え、そのバイアス電圧は各遅延ライン間の通過時間の差が所望の値となるように制御され、その遅延ラインにシリアルデータを入力することで所望の位相差を有する多相シリアルデータを生成する位相シフト部、及びこの位相シフト部で生成された多相シリアルデータを基準クロックでサンプリングするオーバーサンプリング部を備えたオーバーサンプリング回路が開示されている。しかし、このオーバーサンプリング回路でも、位相シフト部の遅延ライン数と各遅延ラインを構成する遅延素子の数が多いため、従来のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
【０００９】
そこで、本発明の出願人は、消費電流を抑制しつつオーバーサンプリングを行う目的で、シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路を提案した（特願２０１０−２３８５４１：平成２２年１０月２５日出願）。このオーバーサンプリング回路によれば、特許文献２に記載されたオーバーサンプリング回路と比べて遅延素子数を削減することができるので、それに伴い消費電流の抑制が見込まれる。
【００１０】
しかしながら、このオーバーサンプリング回路には、多相シリアルデータを生成する多相シリアルデータ生成部、多相クロックを生成する多相クロック生成部の双方に遅延量制御部が必要となる。一般的に遅延量制御はアナログ回路を含むＤＬＬで行われ、動作電流が大きいため、消費電流の抑制効果が不十分である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、このような問題を解決するためになされたものであり、その目的は、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することである。
【課題を解決するための手段】
【００１２】
本発明のオーバーサンプリング回路は、シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部とを有するオーバーサンプリング回路である。
【発明の効果】
【００１３】
本発明によれば、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態のオーバーサンプリング回路のブロック図である。
【図２】本発明の第１の実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態のオーバーサンプリング回路のブロック図である。
【図４】本発明の第２の実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
〈オーバーサンプリング回路のブロック図〉
図１は、本発明の第１の実施形態のオーバーサンプリング回路のブロック図である。
【００１６】
本実施形態のオーバーサンプリング回路は、信号選択部１００、キャリブレーションデータ発生部１０１、データ遅延部１０２、オーバーサンプリング部１０３、並列化部１０４、オーバーサンプリング位相検出部１０５、及びデジタルアナログ変換部（ＤＡＣ）１０６を備えている。
【００１７】
信号選択部１００は通常動作時にはシリアルデータSDATAをデータ遅延部１０２に送出し、キャリブレーション時にはキャリブレーションデータ発生部１０１で発生されたキャリブレーションデータをデータ遅延部１０２に送出する。
【００１８】
データ遅延部１０２は複数のデータ遅延素子１０７を直列に接続して構成したものであり、入力されたデータを通すデータ遅延素子１０７の数に応じて、入力されたデータを複数の異なる時間遅延させ、位相の異なる複数のシリアルデータである多相シリアルデータ（ここでは、４位相のシリアルデータsdata0〜sdata3）を生成する。
【００１９】
後に詳述するように、データ遅延素子１０７は、オーバーサンプリング位相検出部１０５で生成された遅延量制御デジタル信号dd_cntをデジタルアナログ変換部（ＤＡＣ）１０６でアナログ化した遅延量発生信号d_cntの電圧に応じた通過時間を与えることができる。このデータ遅延素子１０７は周知なので詳細についての説明は省略する。
【００２０】
オーバーサンプリング部１０３は複数のＦＦ（フリップフロップ）１０８を備え、入力された多相シリアルデータ（sdata0〜3）を多相クロック（ここでは４位相のクロックck0〜ck3）の立ち上がり（又は立下り）のタイミングでオーバーサンプリングする。オーバーサンプリング部１０３の出力であるオーバーサンプリングデータsd[15:0]はオーバーサンプリングクロック（多相クロック）の位相差を持つ。
【００２１】
並列化部１０４は、入力されたシリアル形式のオーバーサンプリングデータをパラレル形式に変換して出力する。このとき、バス幅を変えずにタイミングだけを調整して出力することもできるし、並列化部１０４の直前または直後にバス幅を広げてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
【００２２】
このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部１０４から出力されるOVSDATA[15:0]がシンボルデータ復元部（図示せず）に入力されデータが復元される。
【００２３】
オーバーサンプリング位相検出部１０５は、キャリブレーション動作を行うとき、オーバーサンプリング部１０３で生成されたオーバーサンプリングデータの位相に基づいて、遅延量制御デジタル信号dd_cntを生成する。この遅延量制御デジタル信号dd_cntは、デジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換され、データ遅延部１０２に送られる。
【００２４】
〈オーバーサンプリング回路の動作〉
《データ及びクロックの具体例》
本実施形態のオーバーサンプリング回路の動作を説明する前に、データ及びクロックの具体例について説明する。ここでは、データレート５Ｇｂｐｓ、１ＵＩ（Unit Interval）が２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例にする。
【００２５】
１ＵＩ＝２００ｐｓである５Ｇｂｐｓのシリアルデータを２５ｐｓ間隔でサンプリングするためには、５ＧＨｚのオーバーサンプリングクロックが８位相必要となる（２００ｐｓ÷２５ｐｓ＝８）。
【００２６】
本実施形態ではデータ遅延部１０２で５ＧＨｚ、４位相分に相当する多相シリアルデータ（sdata0〜sdata3）を生成し、５ＧＨｚ、２位相に相当するオーバーサンプリングクロック（ck0〜ck3）でオーバーサンプリングを行うことで、４０ＧＨｚ相当のオーバーサンプリングを実現している。勿論多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。また、本実施形態では５ＧＨｚ、２位相に相当するオーバーサンプリングクロックとして、２．５ＧＨｚ、４位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。
【００２７】
《データ遅延部の動作》
シリアルデータSDATAはデータ遅延部１０２に入力され、１段のデータ遅延素子１０７あたり、オーバーサンプリング間隔２５ｐｓとオーバーサンプリングクロックの位相差１００ｐｓを加算した１２５ｐｓの遅延を発生させる。即ちsdata[n]とsdata[n+1]のデータ遅延時間の差が１２５ｐｓとなる。
【００２８】
一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、
sdata[n+1] - sdata[n] = Tovs + N*Tsmp （ただし、n=1,2,3、Nは整数）となる。
本実施形態ではN=1を例にしているが、Nはこの限りではなく自由に選択できる。
【００２９】
《データ遅延素子の遅延量の調整》
データ遅延素子１０７の遅延量は、オーバーサンプリング位相検出部１０５で生成される遅延量制御デジタル信号dd_cntにより設定される。以下、遅延量制御デジタル信号dd_cntを決定するキャリブレーション動作について説明する。
【００３０】
前述のように、キャリブレーション時には信号選択部１００はキャリブレーションデータ発生部１０１で生成されるキャリブレーションデータをデータ遅延部１０２に入力する。このデータパターンはデータエッジ（データの立ち上がり又は立ち下りエッジ）が均一に発生する（つまりランダムジッタが大きい）という特徴を持つパターンである。
【００３１】
入力されたキャリブレーションデータのデータパターンはデータ遅延部１０２により多相のデータパターンとされ、オーバーサンプリング部１０３に入力され、オーバーサンプリングされる。これにより、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。
【００３２】
オーバーサンプリング位相検出部１０５は、オーバーサンプリングデータの位相差を検出する。この位相差は、多相シリアルデータの位相差と多相クロックの位相差を合わせたものとなる。
【００３３】
前述の通り、キャリブレーションデータ発生部１０１で発生したデータはデータエッジが均一に現れるようなパターンなので、各々のサンプリングデータのエッジ数をカウントすることで、オーバーサンプリングデータの位相差を検出（推定）することができる。この位相差検出方法は公知技術（特開２００８−６６８７９号公報第２の実施形態）なので詳細な説明を省略する。
【００３４】
オーバーサンプリング位相検出部１０５では、検出したオーバーサンプリングデータの位相差が所望の値となるように遅延量制御デジタル信号dd_cntを設定する。これにより、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整することになる。所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路（キャリブレーションデータ発生部１０１、オーバーサンプリング位相検出部１０５）の動作が停止し、待機状態となる。
【００３５】
このように、本実施形態のオーバーサンプリング回路によれば、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整するので、位相差のずれが多相シリアルデータ生成部、多相クロック生成部のどちらで発生しているかにかかわらず補正することができ、かつ多相シリアルデータ生成部、多相クロック生成部の双方で遅延量制御を行うオーバーサンプリング回路よりも、遅延量の調整動作に伴う消費電力を低減することができる。
【００３６】
また、アナログの遅延量制御回路を削減することで、その消費電流を抑制することができる。即ち、一般に、データ遅延素子の遅延量を制御するためには遅延量制御回路が必要となる。遅延量制御回路では同一の特性をもつダミー遅延発生部を用いて基準となる位相差を発生させ、その位相差を位相比較器で検出し、所望の値になるように遅延量発生電圧の制御を行う。しかし、この制御方式では遅延ラインが複数必要になってしまうこと、及び位相比較器が必要になることにより、消費電流が増大する。
【００３７】
これに対し、本実施形態では、アナログの遅延量発生信号d_cntは、オーバーサンプリング位相検出部１０５で生成された遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６でアナログ化したものである。このように、遅延量発生信号d_cntをデジタルアナログ変換部で発生させることで、従来必要であったアナログの遅延量制御回路を削減し、その消費電流を抑制することができる。
【００３８】
《オーバーサンプリング動作》
図２は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、前述したデータレート５Ｇｂｐｓ、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする場合の動作である。
【００３９】
シリアルデータSDATAはデータ遅延部１０２に入力され、１２５ｐｓの遅延時間を有するデータ遅延素子１０７を１乃至４つ通過することで、１２５ｐｓ間隔の４つの多相シリアルデータsdata[3:0]が生成される。オーバーサンプリングクロックck0,1,2,3は各々２．５ＧＨｚで各クロックの位相差は１００ｐｓである。
【００４０】
説明の都合上、SDATAの１ＵＩを８等分し、前からa0〜a7とすると、sdata3をck3でサンプリングしたsd3がa0に、sdata2をck2でサンプリングしたsd2がa1に、sdata1をck1でサンプリングしたsd1がa2に、sdata0をck0でサンプリングしたsd0がa3になる。同様にa4〜a7もsdata0,1,2,3とck0,1,2,3の組み合わせでサンプリングすることができる。
【００４１】
［第２の実施形態］
〈オーバーサンプリング回路のブロック図〉
図３は、本発明の第２の実施形態のオーバーサンプリング回路のブロック図である。この図において、図１（第１の実施形態）と同一の部分又は対応する部分には図１と同じ参照符号が付されている。
【００４２】
本実施形態のオーバーサンプリング回路では、第１の実施形態のオーバーサンプリング回路におけるデータ遅延部１０２に代えて、データ遅延部１０９及び多相シリアルデータ選択部１１０を設けた。また、オーバーサンプリング位相検出部１０５が多相シリアルデータ選択信号d_selを生成し、多相シリアルデータ選択部１１０の選択動作を制御するように構成した。
【００４３】
データ遅延部１０９は複数のデータ遅延ライン１１１を並列に接続して構成したものであり、入力されたシリアルデータSDATAをそれぞれ異なる時間遅延させた、位相の異なる複数のシリアルデータである多相シリアルデータs_1、s_2、・・・、s_Nを生成する。このとき各々のデータ遅延ライン１１１の遅延量を僅かに異なるように設定し、データ遅延素子１１２の遅延特性がばらついても所望の遅延量を実現できるだけの数のデータ遅延ライン１１１を備える。
【００４４】
データ遅延ライン１１１はデータ遅延素子１１２を複数段直列に接続したものである。このデータ遅延素子１１２は各々固定の遅延量を発生させ、遅延量の異なるデータ遅延素子１１２を複数組み合わせることでデータ遅延ライン１１１に所望の遅延量を実現する。このデータ遅延素子１１２は周知なので詳細な説明は省略する。
【００４５】
多相シリアルデータ選択部１１０ではデータ遅延部１０９で遅延された多相シリアルデータs_1、s_2、・・・、s_Nから多相シリアルデータ選択信号d_selに応じて、４つの多相シリアルデータsdata0〜sdata3を選択し、オーバーサンプリング部１０３へ出力する。
【００４６】
オーバーサンプリング部１０３のオーバーサンプリングの構成及び動作、及びその出力を処理する並列化部１０４の構成及び動作は、第１の実施形態におけるオーバーサンプリング部１０３及び並列化部１０４と同じである。
【００４７】
オーバーサンプリング位相検出部１０５は、キャリブレーション動作を行うとき、オーバーサンプリング部１０３で生成されたオーバーサンプリングデータの位相に基づいて、多相シリアルデータ選択信号d_selを生成し、多相シリアルデータ選択部１１０に出力する。
【００４８】
〈オーバーサンプリング回路の動作〉
データ及びクロックの具体例を第１の実施形態と同じものとして説明する。
《データ遅延部及び多相シリアルデータ選択部の動作》
シリアルデータSDATAはデータ遅延部１０９に入力され、様々な遅延量を持った多相シリアルデータs_1、s_2、・・・、s_Nが生成される。生成された多相シリアルデータの中から、オーバーサンプリング間隔２５ｐｓとオーバーサンプリングクロックの位相差１００ｐｓを加算した１２５ｐｓの遅延となるような多相シリアルデータが多相シリアルデータ選択部１１０で選択され、出力される。即ちsdata[n]とsdata[n+1]のデータ遅延時間の差が１２５ｐｓとなるような多相シリアルデータが多相シリアルデータ選択部１１０で選択される。
【００４９】
一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、sdata[n+1] - sdata[n] = Tovs + N*Tsmp （ただし、n=1,2,3、Nは整数）となる。本実施形態ではN=1を例にしているが、Nはこの限りではなく自由に選択できる。
【００５０】
《多相シリアルデータ選択信号d_selの生成》
多相シリアルデータ選択信号d_selを生成するキャリブレーション動作について説明する。
【００５１】
キャリブレーション時には信号選択部１００はキャリブレーションデータ発生部１０１で生成されるキャリブレーションデータをデータ遅延部１０９に入力する。このデータパターンはデータエッジ（データの立ち上がり又は立ち下がりエッジ）が均一に発生する特徴のあるパターンである。
【００５２】
キャリブレーションデータはデータ遅延部１０９に入力され、Ｎ個の多相シリアルデータs_1、s_2、・・・、s_Nとなる。多相シリアルデータ選択部１１０では予め設定されたシリアルデータが選択され、オーバーサンプリング部１０３に入力されてオーバーサンプリングされ、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。
【００５３】
このオーバーサンプリングデータはオーバーサンプリング位相検出部１０５に入力され、第１の実施形態と同じ公知技術を用いてオーバーサンプリングデータの位相差が検出される。そして、オーバーサンプリング位相検出部１０５では、検出した位相差が所望の値となるように多相シリアルデータ選択信号d_selを設定する。
【００５４】
所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路（キャリブレーションデータ発生部１０１、オーバーサンプリング位相検出部１０５）の動作が停止し、待機状態となる。またデータ遅延部１０９を構成するデータ遅延ライン１１１のうち、多相シリアルデータ選択部１１０で選択されなかった多相シリアルデータを生成している遅延ラインの動作を停止して待機状態とする。
【００５５】
このように、本実施形態では、オーバーサンプリング部１０３でサンプリングする多相シリアルデータの数以上の数のデータ遅延ライン１１１をデータ遅延部１０９に設けることで、所望の遅延量を含む複数の多相シリアルデータを発生させている。そして、その複数の多相シリアルデータの中から適切な位相の多相シリアルデータを選択するための多相シリアルデータ選択信号d_selをキャリブレーションにより生成することで、オーバーサンプリング部１０３に供給する所望の多相シリアルデータを得ることができる。つまり、複数の多相シリアルデータから適切なものを選択することで、従来必要であった遅延量制御回路を削減し、その消費電流を抑制することができる。
【００５６】
《オーバーサンプリング動作》
図４は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、第１の実施形態と同様に、データレート５Ｇｂｐｓ、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする場合の動作である。
【００５７】
シリアルデータSDATAはデータ遅延部１０９に入力され、データ遅延ライン１１１を通過することで、様々な通過遅延を与えられた多相シリアルデータs_1〜s_Nが生成される。生成された多相シリアルデータは多相シリアルデータ選択部１１０で所望の位相差１２５ｐｓであるものが選択され、１２５ｐｓ間隔の多相シリアルデータsdata[3:0]が生成される。
【００５８】
即ち、例えばSDATAを遅延させた多相シリアルデータs_1〜s_4からsdata0に一番近いs_3が多相シリアルデータ選択部１１０でsdata0として選択され出力される。sdata1、sdata2、sdata3についても同様に理想値に最も近いものが選択されて出力される。
【００５９】
オーバーサンプリング部１０３の動作タイミングチャートは第１の実施形態のオーバーサンプリング部の動作タイミングチャート（図２）と同じなので、説明を省略する。
【符号の説明】
【００６０】
１０１…キャリブレーションデータ発生部、１０２，１０９…データ遅延部、１０３…オーバーサンプリング部、１０５…オーバーサンプリング位相検出部、１０６…デジタルアナログ変換部、１０７，１１２…データ遅延素子、１１０…多相シリアルデータ選択部、１１１…データ遅延ライン。
【先行技術文献】
【特許文献】
【００６１】
【特許文献１】特開２００５−１９２１９２号公報
【特許文献２】特開２０１０−１６５４５号公報
【技術分野】
【０００１】
本発明は、オーバーサンプリング回路及びそれを備えた通信装置に関する。
【背景技術】
【０００２】
大容量、高速データ伝送を満たすために多くの高速インタフェース規格が実用化されている。それらの多くはシリアル伝送方式を採用している。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路はクロックデータリカバリ（Clock Data Recovery、以下ＣＤＲと略す）回路と呼ばれている。
【０００３】
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬ回路中のＶＣＯ（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。
【０００４】
しかし、データレートの増大によって、ＶＣＯの発信周波数も増大するため、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線レイアウトなどに関する充分な配慮が必要となり、設計が益々困難になっている。また、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセス毎にレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。
【０００５】
このような問題に対処したＣＤＲ回路として、オーバーサンプリング型のＣＤＲ回路がある（特許文献１参照）。オーバーサンプリング型のＣＤＲ回路では、基準となるクロックから等間隔に位相をずらした多相クロックを生成し、多相クロックによりそれぞれの位相で入力データをサンプリングすることでオーバーサンプリングデータを得る。このオーバーサンプリングデータのビット列から論理が反転するタイミングを検出し、その結果を基にクロックとデータをそれぞれ再生する。このような構成にすれば、多相クロック生成部以外はデジタル回路で構成できるので実現が比較的容易になる。
【０００６】
しかし、従来のオーバーサンプリング型のＣＤＲ回路では、一般に多相クロックはＤＬＬ（Delay Locked Loop）を用いて生成されるため、システムから要求される多相クロックの位相差が微小になると、それを実現するためにＤＬＬの遅延素子の動作速度を上げて遅延時間を微小にする必要があり、消費電流が増大してしまうという問題がある。また、ＤＬＬの遅延素子の動作速度に限界があるため、システムから要求される多相クロックの位相差を実現できない場合が生じてしまうという問題もある。
【０００７】
この問題に対処したオーバーサンプリング回路として、特許文献２に記載されたオーバーサンプリング回路がある。
特許文献２には、消費電流を抑制しつつオーバーサンプリングを行う目的で、バイアス電圧に応じて遅延量を発生させる遅延素子を直列に接続して遅延ラインを構成し、その遅延ラインを複数備え、各遅延ラインの遅延素子に与えるバイアス電圧を２つ備え、そのバイアス電圧は各遅延ライン間の通過時間の差が所望の値となるように制御され、その遅延ラインに基準クロックを入力することで所望の位相差を有する多相クロックを生成する多相クロック生成部、及びこの多相クロック生成部で生成された多相クロックによりシリアルデータをサンプリングするオーバーサンプリング部を備えたオーバーサンプリング回路が開示されている。しかし、このオーバーサンプリング回路では、多相クロック生成部の遅延ライン数と各遅延ラインを構成する遅延素子の数が多いため、従来のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
【０００８】
また、特許文献２には、消費電流を抑制しつつオーバーサンプリングを行う目的で、バイアス電圧に応じて遅延量を発生させる遅延素子を直列に接続して遅延ラインを構成し、その遅延ラインを複数備え、各遅延ラインの遅延素子に与えるバイアス電圧を２つ備え、そのバイアス電圧は各遅延ライン間の通過時間の差が所望の値となるように制御され、その遅延ラインにシリアルデータを入力することで所望の位相差を有する多相シリアルデータを生成する位相シフト部、及びこの位相シフト部で生成された多相シリアルデータを基準クロックでサンプリングするオーバーサンプリング部を備えたオーバーサンプリング回路が開示されている。しかし、このオーバーサンプリング回路でも、位相シフト部の遅延ライン数と各遅延ラインを構成する遅延素子の数が多いため、従来のＤＬＬで生成した多相クロックを用いたオーバーサンプリング回路に比べて著しい消費電流の抑制は期待できない。
【０００９】
そこで、本発明の出願人は、消費電流を抑制しつつオーバーサンプリングを行う目的で、シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えたオーバーサンプリング回路を提案した（特願２０１０−２３８５４１：平成２２年１０月２５日出願）。このオーバーサンプリング回路によれば、特許文献２に記載されたオーバーサンプリング回路と比べて遅延素子数を削減することができるので、それに伴い消費電流の抑制が見込まれる。
【００１０】
しかしながら、このオーバーサンプリング回路には、多相シリアルデータを生成する多相シリアルデータ生成部、多相クロックを生成する多相クロック生成部の双方に遅延量制御部が必要となる。一般的に遅延量制御はアナログ回路を含むＤＬＬで行われ、動作電流が大きいため、消費電流の抑制効果が不十分である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、このような問題を解決するためになされたものであり、その目的は、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することである。
【課題を解決するための手段】
【００１２】
本発明のオーバーサンプリング回路は、シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部とを有するオーバーサンプリング回路である。
【発明の効果】
【００１３】
本発明によれば、多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態のオーバーサンプリング回路のブロック図である。
【図２】本発明の第１の実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態のオーバーサンプリング回路のブロック図である。
【図４】本発明の第２の実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
〈オーバーサンプリング回路のブロック図〉
図１は、本発明の第１の実施形態のオーバーサンプリング回路のブロック図である。
【００１６】
本実施形態のオーバーサンプリング回路は、信号選択部１００、キャリブレーションデータ発生部１０１、データ遅延部１０２、オーバーサンプリング部１０３、並列化部１０４、オーバーサンプリング位相検出部１０５、及びデジタルアナログ変換部（ＤＡＣ）１０６を備えている。
【００１７】
信号選択部１００は通常動作時にはシリアルデータSDATAをデータ遅延部１０２に送出し、キャリブレーション時にはキャリブレーションデータ発生部１０１で発生されたキャリブレーションデータをデータ遅延部１０２に送出する。
【００１８】
データ遅延部１０２は複数のデータ遅延素子１０７を直列に接続して構成したものであり、入力されたデータを通すデータ遅延素子１０７の数に応じて、入力されたデータを複数の異なる時間遅延させ、位相の異なる複数のシリアルデータである多相シリアルデータ（ここでは、４位相のシリアルデータsdata0〜sdata3）を生成する。
【００１９】
後に詳述するように、データ遅延素子１０７は、オーバーサンプリング位相検出部１０５で生成された遅延量制御デジタル信号dd_cntをデジタルアナログ変換部（ＤＡＣ）１０６でアナログ化した遅延量発生信号d_cntの電圧に応じた通過時間を与えることができる。このデータ遅延素子１０７は周知なので詳細についての説明は省略する。
【００２０】
オーバーサンプリング部１０３は複数のＦＦ（フリップフロップ）１０８を備え、入力された多相シリアルデータ（sdata0〜3）を多相クロック（ここでは４位相のクロックck0〜ck3）の立ち上がり（又は立下り）のタイミングでオーバーサンプリングする。オーバーサンプリング部１０３の出力であるオーバーサンプリングデータsd[15:0]はオーバーサンプリングクロック（多相クロック）の位相差を持つ。
【００２１】
並列化部１０４は、入力されたシリアル形式のオーバーサンプリングデータをパラレル形式に変換して出力する。このとき、バス幅を変えずにタイミングだけを調整して出力することもできるし、並列化部１０４の直前または直後にバス幅を広げてデータレートを下げるシリアルパラレル変換を施してから出力することもできる。
【００２２】
このオーバーサンプリング回路をシリアル通信で使用する場合は並列化部１０４から出力されるOVSDATA[15:0]がシンボルデータ復元部（図示せず）に入力されデータが復元される。
【００２３】
オーバーサンプリング位相検出部１０５は、キャリブレーション動作を行うとき、オーバーサンプリング部１０３で生成されたオーバーサンプリングデータの位相に基づいて、遅延量制御デジタル信号dd_cntを生成する。この遅延量制御デジタル信号dd_cntは、デジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換され、データ遅延部１０２に送られる。
【００２４】
〈オーバーサンプリング回路の動作〉
《データ及びクロックの具体例》
本実施形態のオーバーサンプリング回路の動作を説明する前に、データ及びクロックの具体例について説明する。ここでは、データレート５Ｇｂｐｓ、１ＵＩ（Unit Interval）が２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする（４０ＧＨｚ相当でオーバーサンプリング）場合を例にする。
【００２５】
１ＵＩ＝２００ｐｓである５Ｇｂｐｓのシリアルデータを２５ｐｓ間隔でサンプリングするためには、５ＧＨｚのオーバーサンプリングクロックが８位相必要となる（２００ｐｓ÷２５ｐｓ＝８）。
【００２６】
本実施形態ではデータ遅延部１０２で５ＧＨｚ、４位相分に相当する多相シリアルデータ（sdata0〜sdata3）を生成し、５ＧＨｚ、２位相に相当するオーバーサンプリングクロック（ck0〜ck3）でオーバーサンプリングを行うことで、４０ＧＨｚ相当のオーバーサンプリングを実現している。勿論多相シリアルデータの位相数とオーバーサンプリングクロックの選択はこの限りではなく自由に選択できる。また、本実施形態では５ＧＨｚ、２位相に相当するオーバーサンプリングクロックとして、２．５ＧＨｚ、４位相のクロックを使用しているが、このオーバーサンプリングクロックの選択もこの限りではなく自由に選択できる。
【００２７】
《データ遅延部の動作》
シリアルデータSDATAはデータ遅延部１０２に入力され、１段のデータ遅延素子１０７あたり、オーバーサンプリング間隔２５ｐｓとオーバーサンプリングクロックの位相差１００ｐｓを加算した１２５ｐｓの遅延を発生させる。即ちsdata[n]とsdata[n+1]のデータ遅延時間の差が１２５ｐｓとなる。
【００２８】
一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、
sdata[n+1] - sdata[n] = Tovs + N*Tsmp （ただし、n=1,2,3、Nは整数）となる。
本実施形態ではN=1を例にしているが、Nはこの限りではなく自由に選択できる。
【００２９】
《データ遅延素子の遅延量の調整》
データ遅延素子１０７の遅延量は、オーバーサンプリング位相検出部１０５で生成される遅延量制御デジタル信号dd_cntにより設定される。以下、遅延量制御デジタル信号dd_cntを決定するキャリブレーション動作について説明する。
【００３０】
前述のように、キャリブレーション時には信号選択部１００はキャリブレーションデータ発生部１０１で生成されるキャリブレーションデータをデータ遅延部１０２に入力する。このデータパターンはデータエッジ（データの立ち上がり又は立ち下りエッジ）が均一に発生する（つまりランダムジッタが大きい）という特徴を持つパターンである。
【００３１】
入力されたキャリブレーションデータのデータパターンはデータ遅延部１０２により多相のデータパターンとされ、オーバーサンプリング部１０３に入力され、オーバーサンプリングされる。これにより、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。
【００３２】
オーバーサンプリング位相検出部１０５は、オーバーサンプリングデータの位相差を検出する。この位相差は、多相シリアルデータの位相差と多相クロックの位相差を合わせたものとなる。
【００３３】
前述の通り、キャリブレーションデータ発生部１０１で発生したデータはデータエッジが均一に現れるようなパターンなので、各々のサンプリングデータのエッジ数をカウントすることで、オーバーサンプリングデータの位相差を検出（推定）することができる。この位相差検出方法は公知技術（特開２００８−６６８７９号公報第２の実施形態）なので詳細な説明を省略する。
【００３４】
オーバーサンプリング位相検出部１０５では、検出したオーバーサンプリングデータの位相差が所望の値となるように遅延量制御デジタル信号dd_cntを設定する。これにより、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整することになる。所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路（キャリブレーションデータ発生部１０１、オーバーサンプリング位相検出部１０５）の動作が停止し、待機状態となる。
【００３５】
このように、本実施形態のオーバーサンプリング回路によれば、多相シリアルデータの位相差と多相クロックの位相差のずれを合わせて検出して、多相シリアルデータで調整するので、位相差のずれが多相シリアルデータ生成部、多相クロック生成部のどちらで発生しているかにかかわらず補正することができ、かつ多相シリアルデータ生成部、多相クロック生成部の双方で遅延量制御を行うオーバーサンプリング回路よりも、遅延量の調整動作に伴う消費電力を低減することができる。
【００３６】
また、アナログの遅延量制御回路を削減することで、その消費電流を抑制することができる。即ち、一般に、データ遅延素子の遅延量を制御するためには遅延量制御回路が必要となる。遅延量制御回路では同一の特性をもつダミー遅延発生部を用いて基準となる位相差を発生させ、その位相差を位相比較器で検出し、所望の値になるように遅延量発生電圧の制御を行う。しかし、この制御方式では遅延ラインが複数必要になってしまうこと、及び位相比較器が必要になることにより、消費電流が増大する。
【００３７】
これに対し、本実施形態では、アナログの遅延量発生信号d_cntは、オーバーサンプリング位相検出部１０５で生成された遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６でアナログ化したものである。このように、遅延量発生信号d_cntをデジタルアナログ変換部で発生させることで、従来必要であったアナログの遅延量制御回路を削減し、その消費電流を抑制することができる。
【００３８】
《オーバーサンプリング動作》
図２は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、前述したデータレート５Ｇｂｐｓ、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする場合の動作である。
【００３９】
シリアルデータSDATAはデータ遅延部１０２に入力され、１２５ｐｓの遅延時間を有するデータ遅延素子１０７を１乃至４つ通過することで、１２５ｐｓ間隔の４つの多相シリアルデータsdata[3:0]が生成される。オーバーサンプリングクロックck0,1,2,3は各々２．５ＧＨｚで各クロックの位相差は１００ｐｓである。
【００４０】
説明の都合上、SDATAの１ＵＩを８等分し、前からa0〜a7とすると、sdata3をck3でサンプリングしたsd3がa0に、sdata2をck2でサンプリングしたsd2がa1に、sdata1をck1でサンプリングしたsd1がa2に、sdata0をck0でサンプリングしたsd0がa3になる。同様にa4〜a7もsdata0,1,2,3とck0,1,2,3の組み合わせでサンプリングすることができる。
【００４１】
［第２の実施形態］
〈オーバーサンプリング回路のブロック図〉
図３は、本発明の第２の実施形態のオーバーサンプリング回路のブロック図である。この図において、図１（第１の実施形態）と同一の部分又は対応する部分には図１と同じ参照符号が付されている。
【００４２】
本実施形態のオーバーサンプリング回路では、第１の実施形態のオーバーサンプリング回路におけるデータ遅延部１０２に代えて、データ遅延部１０９及び多相シリアルデータ選択部１１０を設けた。また、オーバーサンプリング位相検出部１０５が多相シリアルデータ選択信号d_selを生成し、多相シリアルデータ選択部１１０の選択動作を制御するように構成した。
【００４３】
データ遅延部１０９は複数のデータ遅延ライン１１１を並列に接続して構成したものであり、入力されたシリアルデータSDATAをそれぞれ異なる時間遅延させた、位相の異なる複数のシリアルデータである多相シリアルデータs_1、s_2、・・・、s_Nを生成する。このとき各々のデータ遅延ライン１１１の遅延量を僅かに異なるように設定し、データ遅延素子１１２の遅延特性がばらついても所望の遅延量を実現できるだけの数のデータ遅延ライン１１１を備える。
【００４４】
データ遅延ライン１１１はデータ遅延素子１１２を複数段直列に接続したものである。このデータ遅延素子１１２は各々固定の遅延量を発生させ、遅延量の異なるデータ遅延素子１１２を複数組み合わせることでデータ遅延ライン１１１に所望の遅延量を実現する。このデータ遅延素子１１２は周知なので詳細な説明は省略する。
【００４５】
多相シリアルデータ選択部１１０ではデータ遅延部１０９で遅延された多相シリアルデータs_1、s_2、・・・、s_Nから多相シリアルデータ選択信号d_selに応じて、４つの多相シリアルデータsdata0〜sdata3を選択し、オーバーサンプリング部１０３へ出力する。
【００４６】
オーバーサンプリング部１０３のオーバーサンプリングの構成及び動作、及びその出力を処理する並列化部１０４の構成及び動作は、第１の実施形態におけるオーバーサンプリング部１０３及び並列化部１０４と同じである。
【００４７】
オーバーサンプリング位相検出部１０５は、キャリブレーション動作を行うとき、オーバーサンプリング部１０３で生成されたオーバーサンプリングデータの位相に基づいて、多相シリアルデータ選択信号d_selを生成し、多相シリアルデータ選択部１１０に出力する。
【００４８】
〈オーバーサンプリング回路の動作〉
データ及びクロックの具体例を第１の実施形態と同じものとして説明する。
《データ遅延部及び多相シリアルデータ選択部の動作》
シリアルデータSDATAはデータ遅延部１０９に入力され、様々な遅延量を持った多相シリアルデータs_1、s_2、・・・、s_Nが生成される。生成された多相シリアルデータの中から、オーバーサンプリング間隔２５ｐｓとオーバーサンプリングクロックの位相差１００ｐｓを加算した１２５ｐｓの遅延となるような多相シリアルデータが多相シリアルデータ選択部１１０で選択され、出力される。即ちsdata[n]とsdata[n+1]のデータ遅延時間の差が１２５ｐｓとなるような多相シリアルデータが多相シリアルデータ選択部１１０で選択される。
【００４９】
一般にはオーバーサンプリング間隔をTovs、オーバーサンプリングクロックの位相差をTsmpとすると、sdata[n+1] - sdata[n] = Tovs + N*Tsmp （ただし、n=1,2,3、Nは整数）となる。本実施形態ではN=1を例にしているが、Nはこの限りではなく自由に選択できる。
【００５０】
《多相シリアルデータ選択信号d_selの生成》
多相シリアルデータ選択信号d_selを生成するキャリブレーション動作について説明する。
【００５１】
キャリブレーション時には信号選択部１００はキャリブレーションデータ発生部１０１で生成されるキャリブレーションデータをデータ遅延部１０９に入力する。このデータパターンはデータエッジ（データの立ち上がり又は立ち下がりエッジ）が均一に発生する特徴のあるパターンである。
【００５２】
キャリブレーションデータはデータ遅延部１０９に入力され、Ｎ個の多相シリアルデータs_1、s_2、・・・、s_Nとなる。多相シリアルデータ選択部１１０では予め設定されたシリアルデータが選択され、オーバーサンプリング部１０３に入力されてオーバーサンプリングされ、キャリブレーションデータに対応するオーバーサンプリングデータが生成される。
【００５３】
このオーバーサンプリングデータはオーバーサンプリング位相検出部１０５に入力され、第１の実施形態と同じ公知技術を用いてオーバーサンプリングデータの位相差が検出される。そして、オーバーサンプリング位相検出部１０５では、検出した位相差が所望の値となるように多相シリアルデータ選択信号d_selを設定する。
【００５４】
所望の位相差が得られると、キャリブレーション動作が完了し、キャリブレーションにかかわる回路（キャリブレーションデータ発生部１０１、オーバーサンプリング位相検出部１０５）の動作が停止し、待機状態となる。またデータ遅延部１０９を構成するデータ遅延ライン１１１のうち、多相シリアルデータ選択部１１０で選択されなかった多相シリアルデータを生成している遅延ラインの動作を停止して待機状態とする。
【００５５】
このように、本実施形態では、オーバーサンプリング部１０３でサンプリングする多相シリアルデータの数以上の数のデータ遅延ライン１１１をデータ遅延部１０９に設けることで、所望の遅延量を含む複数の多相シリアルデータを発生させている。そして、その複数の多相シリアルデータの中から適切な位相の多相シリアルデータを選択するための多相シリアルデータ選択信号d_selをキャリブレーションにより生成することで、オーバーサンプリング部１０３に供給する所望の多相シリアルデータを得ることができる。つまり、複数の多相シリアルデータから適切なものを選択することで、従来必要であった遅延量制御回路を削減し、その消費電流を抑制することができる。
【００５６】
《オーバーサンプリング動作》
図４は、本実施形態のオーバーサンプリング回路の動作を示すタイミングチャートである。このタイミングチャートは、第１の実施形態と同様に、データレート５Ｇｂｐｓ、１ＵＩが２００ｐｓのシリアルデータを２５ｐｓ間隔でオーバーサンプリングする場合の動作である。
【００５７】
シリアルデータSDATAはデータ遅延部１０９に入力され、データ遅延ライン１１１を通過することで、様々な通過遅延を与えられた多相シリアルデータs_1〜s_Nが生成される。生成された多相シリアルデータは多相シリアルデータ選択部１１０で所望の位相差１２５ｐｓであるものが選択され、１２５ｐｓ間隔の多相シリアルデータsdata[3:0]が生成される。
【００５８】
即ち、例えばSDATAを遅延させた多相シリアルデータs_1〜s_4からsdata0に一番近いs_3が多相シリアルデータ選択部１１０でsdata0として選択され出力される。sdata1、sdata2、sdata3についても同様に理想値に最も近いものが選択されて出力される。
【００５９】
オーバーサンプリング部１０３の動作タイミングチャートは第１の実施形態のオーバーサンプリング部の動作タイミングチャート（図２）と同じなので、説明を省略する。
【符号の説明】
【００６０】
１０１…キャリブレーションデータ発生部、１０２，１０９…データ遅延部、１０３…オーバーサンプリング部、１０５…オーバーサンプリング位相検出部、１０６…デジタルアナログ変換部、１０７，１１２…データ遅延素子、１１０…多相シリアルデータ選択部、１１１…データ遅延ライン。
【先行技術文献】
【特許文献】
【００６１】
【特許文献１】特開２００５−１９２１９２号公報
【特許文献２】特開２０１０−１６５４５号公報
【特許請求の範囲】
【請求項１】
シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、
当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、
前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、
当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部と、
を有するオーバーサンプリング回路。
【請求項２】
請求項１に記載されたオーバーサンプリング回路において、
前記多相シリアルデータ生成部は、データ遅延量をアナログ電圧で変化させるデータ遅延素子を備え、前記遅延時間調整部は、前記位相差をアナログ電圧に変換する手段を備えるとともに、当該アナログ電圧により、前記データ遅延素子の遅延時間を調整するオーバーサンプリング回路。
【請求項３】
請求項１に記載されたオーバーサンプリング回路において、
前記多相シリアルデータ生成部は、前記オーバーサンプリング部でサンプリングされる数以上の多相シリアルデータを発生するデータ遅延ラインと、当該データ遅延ラインから出力される多相シリアルデータを選択する多相シリアルデータ選択部とを備え、前記遅延時間調整部は、前記多相シリアルデータ選択部に所望の位相を有する多相シリアルデータを選択させる選択信号を生成するオーバーサンプリング回路。
【請求項４】
請求項１〜３のいずれかに記載されたオーバーサンプリング回路を備えた通信装置。
【請求項１】
シリアルデータを遅延させて、位相の異なる複数のシリアルデータである多相シリアルデータを生成する多相シリアルデータ生成部と、
当該多相シリアルデータ生成部により生成された多相シリアルデータを、位相の異なる複数のクロックである多相クロックでサンプリングして、オーバーサンプリングデータを生成するオーバーサンプリング部と、
前記オーバーサンプリングデータの位相差を検出するオーバーサンプリング位相検出部と、
当該オーバーサンプリング位相検出部により検出された位相差が所望の値となるように、前記多相シリアルデータ生成部の遅延時間を調整する遅延時間調整部と、
を有するオーバーサンプリング回路。
【請求項２】
請求項１に記載されたオーバーサンプリング回路において、
前記多相シリアルデータ生成部は、データ遅延量をアナログ電圧で変化させるデータ遅延素子を備え、前記遅延時間調整部は、前記位相差をアナログ電圧に変換する手段を備えるとともに、当該アナログ電圧により、前記データ遅延素子の遅延時間を調整するオーバーサンプリング回路。
【請求項３】
請求項１に記載されたオーバーサンプリング回路において、
前記多相シリアルデータ生成部は、前記オーバーサンプリング部でサンプリングされる数以上の多相シリアルデータを発生するデータ遅延ラインと、当該データ遅延ラインから出力される多相シリアルデータを選択する多相シリアルデータ選択部とを備え、前記遅延時間調整部は、前記多相シリアルデータ選択部に所望の位相を有する多相シリアルデータを選択させる選択信号を生成するオーバーサンプリング回路。
【請求項４】
請求項１〜３のいずれかに記載されたオーバーサンプリング回路を備えた通信装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−９００４９（Ｐ２０１３−９００４９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７０３４（Ｐ２０１１−２２７０３４）
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１４日（２０１１．１０．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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