【課題】リンギングの影響を低減し、通信の高速化を実現可能な通信システム、通信装置、通信方法及び通信パラメータ決定方法を提供する。
【解決手段】ＥＣＵ１の送信部１７が、送信データがドミナントの場合に、１ビット分の送信時間より短いパルス幅Ｔｐに亘る所定信号レベルの信号を通信線５へ出力し、その後は通信線５へ信号出力を停止してハイインピーダンス状態とすると共に、送信データがレセシブの場合に、通信線５へ信号出力をせずハイインピーダンス状態とする。またＥＣＵ１の受信部１８が、サンプリング期間Ｔｄに亘って信号線５の信号レベルをサンプリングし、サンプリングした信号レベルの平均値を算出し、算出した平均値が閾値を超えるか否かに応じてドミナント／レセシブの判定を行う。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】ロック状態であるか否かを検出し、その検出結果を出力するＣＤＲ回路及びＣＤＲ方法を提供する。
【解決手段】受信データ信号をサンプリングするデータサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路、データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路、データサンプリングクロック信号に同期して、受信データ信号の振幅と基準電圧との比較結果信号を出力する振幅比較回路を備え、比較結果信号、サンプルドデータ信号およびサンプルドエッジ信号に基づいて、データサンプリングクロック信号の位相を調整する位相シフタ回路、及び受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。 （もっと読む）

【課題】孤立パルスを確実に検出してデータ判定を実行できるデータ復元回路を提供する。
【解決手段】データ復元回路は、デジタルデータの列のうち２つの連続するデジタルデータを用いて、内挿により第１のデータ切り替わり点の位置を算出すると共に、外挿により第２のデータ切り替わり点の位置を算出する位相検出器と、第１のデータ切り替わり点の平均位置と瞬時位置とに基づいてデジタルデータの列からデータ判定値の列を抽出するデータ判定部と、２つの連続するデジタルデータに挟まれた時間軸上の区間の内に、直前の２つの連続するデジタルデータの外挿直線及び直後の２つの連続するデジタルデータの外挿直線からそれぞれ求めた２つの第２のデータ切り替わり点が位置し且つ２つの外挿直線の傾きの符号が互いに異なる場合、データ判定値の列の当該区間に対応するデータ判定値を、外挿により推定されるデータ値で置き換えるデータ選択部を含むことを特徴とする。 （もっと読む）

【課題】ＣＤＲを用いずにデータの受信を可能にする。
【解決手段】データ処理部４は、シフトされたデータの変化点に基づくヒストグラム上で計数値が最大値を示すビットの位置を変化点とし、この変化点から次の変化点までの略中央にデータの取得位置が来るべくシフト量を算出する。タイミング制御部６は、リファレンスクロックと同期が取れ、入力データのビットレートに応じたクロックを出力し、このクロックの周期を、シフト量が所定の限界処理ビットを超えたときに入力データをシフトするクロックの１周期だけ増減して調整する。ＦＩＦＯ５は、ドロップされたデータを順次取り込んで保持する。この保持されたデータは、シフト量が限界処理ビットを超えたか否かに応じたタイミング制御部６のクロックのタイミングにより取り出される。 （もっと読む）

【課題】伝送路上のノイズによるメイン処理の実行効率低下が発生することなく、且つ、ＣＰＵなどに通信処理のための外部割込ポートを必要としない受信装置及び通信システムを提供する。
【解決手段】ＣＰＵ１１が第１サンプリング部２１及び第２サンプリング部２２を備え、第１サンプリング部２１及び第２サンプリング部２２が、プリアンブルの各ビットのビット幅と同じサンプリング周期で、且つ、ビット幅の１／２の時間ずらしたタイミングで、入力ポート１１ａに入力される２値信号のサンプリングを行う。第１サンプリング部２１又は第２サンプリング部２２の少なくとも一方でプリアンブルを検出した場合に、ＣＰＵ１１がデータの受信を開始することができる。リモコン３及びＵＨＦ受信ＩＣ１２等は、プリアンブルに係る誤差が許容範囲内となるようにＣＰＵ１１へ信号を送信する。 （もっと読む）

【課題】簡易な構成で、ＰＰＭ信号を確実に再生するために正確にＰＰＭ信号をサンプリングできる信号受信装置を提供する。
【解決手段】パルス位置変調信号のうち検出対象区間から任意のＨパルスの立ち上がりまたは立ち下がりエッジを開始点として設定する第１の設定手段と、前記検出対象区間における複数のＨパルスの間隔に基づいてサンプリング周期を算出する算出手段と、前記検出対象区間について、前記開始点から前記サンプリング周期の倍数を基準点とし、前記基準点からの前記複数のＨパルスの発生位置を検出する検出手段と、前記複数のＨパルスの発生位置についてヒストグラムを生成する生成手段と、前記基準点に前記ヒストグラムでピークとなる値を加えた位置を前記パルス位置変調信号における再生対象信号区間のサンプリング点と決定する決定手段と、前記サンプリング点に基づいて前記再生対象信号区間を再生する再生手段とを有する。 （もっと読む）

【課題】所定信号のアイダイアグラムにおけるアイ開口を高精度に最適化すること。
【解決手段】信号処理装置は、入力信号の所定帯域を増幅して出力信号を出力するイコライザー手段と、イコライザー手段により増幅された出力信号を、多相クロック方式で、かつ振幅方向へオフセットさせつつサンプリングを行うサンプラー手段と、サンプラー手段によりサンプリングされた出力信号に基づいて、出力信号のアイダイアグラムにおけるアイ開口の面積情報を算出する面積情報算出手段と、面積情報算出手段により算出されたアイ開口の面積情報に基づいて、イコライザー手段の増幅を制御する制御手段と、を備えている。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

本発明は、非対称な遅延に関して通信システムを診断するための方法及び装置に関し、非対称な遅延は、少なくとも１つの閾値と比較される。 （もっと読む）

【目的】
非同期シリアル通信において、機器間での同期ずれが発生することによる受信データの誤りを防ぐことを目的とする。
【構成】
調歩同期方式や独立同期方式により複数のデータをシリアル伝送する方式の非同期シリアルデータ通信方法において、ｋ個のサンプリング値に０からｋ−１までの番号を付与するサンプリング番号付与部と、ｋ／２番目のサンプリング値とｋ／２−１番目のサンプリング値を比較するサンプリング値比較部と、前記サンプリング値比較部により２つの値が異なる時にｋ−１番目のサンプリング値を受信データとする代表値決定部と、ｋ−１番目のサンプリング位置をｋ／２番目になるようにサンプリング番号を修正するサンプリング番号修正部からなるシリアル通信方式。 （もっと読む）

【課題】通信の信頼性を保ちつつ応答性を向上させる。
【解決手段】増幅部５１乃至復調部５３は、符号化プリアンブルと符号化データを含む符号化フレームが送信元から送信されてきた場合、符号化フレームをアナログ信号として受信する。サンプリング部６１は、符号化フレームを、ビット区間を単位として、１単位につき２以上のサンプリング数でサンプリングする。ビット判別部６２は、１単位分のサンプリングの結果に基づいて、ビット区間の符号化前のビットを判別する。ビットサンプリング数変更部８１は、符号化プリアンブルに対するサンプリングの結果に基づいて、符号化データに対するサンプリングを行う場合のビットサンプリング数を変更する制御を行う。本発明は、例えば、パッシブエントリシステムに適用できる。 （もっと読む）

【課題】オーバーサンプル方式の非同期シリアル通信におけるクロックの周波数の調整を、低コストで精度高く行うことができるようにする。
【解決手段】発振器１２１は、周波数ｆ0の原振クロックを生成し、分周器１２２は、原振クロックを分周して周波数ｆosのオーバーサンプル用クロック信号を生成し、オーバーサンプラ１２３が、受信データをオーバーサンプルする。分周器１２８は、原振クロックを分周して周波数ｆbrの受信用クロック信号を生成する。ボーレート計測部１２５は、信号ライン１２０に伝送される信号のボーレートを計測することで、送信側のクロック周波数を得る。演算部１２６が、分周器１２８に設定すべき分周比ｍを演算し、記憶部１２７に記憶された分周比ｍを１６で除することにより、演算部１２９が分周器１２２に設定する分周比ｏを演算して、記憶部１３０に記憶させる。 （もっと読む）

【課題】パルスの形状が変動しても、正確な波形サンプルが可能な無線装置を提供する。
【解決手段】入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。同期状態判定部１０５は位相誤差算出部１０４から出力された位相誤差量から同期しているか否かを判定し、遅延量制御部１０６に同期状態を出力する。遅延量制御部１０６は位相誤差算出部１０４から出力される位相誤差量と同期状態判定部１０５から出力される同期状態から、可変遅延器１０７および１０８に現在設定している遅延量の増減を制御する。 （もっと読む）

【課題】本発明は、どのオーバーサンプルデータを、受信信号のビット値を決定する際に使用されるオーバーサンプルデータの異なるグループ（ユニットインターバル）の一部にすべきかを決定するための回路、方法、及びシステムを提供する。
【解決手段】一部の実施形態では、チップは、受信信号からオーバーサンプルされたデータを生成するためのサンプリング回路と、オーバーサンプルデータのうちのいずれを異なるユニットインターバルの一部分にすべきかを決定するためのロジックとを含み、ユニットインターバルの一部は、ユニットインターバルに通常含まれるオーバーサンプルデータの数とは異なる数のオーバーサンプルデータを有する。他の実施形態についても説明され特許請求される。 （もっと読む）

【課題】トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、サンプラ部１０、検出部２０、オフセット決定部３０、クロック出力部４０およびＤＡ変換部５０を備える。クロック信号ＣＫ，ＣＫＸの位相は、入力デジタル信号の位相と一致するよう調整される。サンプラ部１０におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。復元されたクロック信号として、クロック信号ＣＫ，ＣＫＸの何れかが出力される。復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。 （もっと読む）

【課題】プログラマブルロジックデバイス用のデジタル適応回路網および方法を提供すること。
【解決手段】本発明は、着信データ信号の等化を制御する方法を提供する。該方法は、該データ信号の中の２つの連続する異なる値を有するビットを検出することと、該２つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることとを包含する。 （もっと読む）

【課題】等間隔の位相でオーバーサンプリングされたデータを生成することができるオーバーサンプリング回路及びオーバーサンプリング方法を提供する。
【解決手段】多相クロックを生成する際に、全ての回路が等価であるとは考えず、それぞれ異なる遅延時間を持つ遅延部を用いて多相クロックを生成し、そのサンプリングデータを元に等間隔の位相でオーバーサンプリングされたデータを生成するものである。また、位相の検出にはサンプリングされたデジタルデータを用いるので、小さい回路規模で高精度な位相検出を行う事ができる。従って、等間隔の位相でオーバーサンプリングされたデータを生成することができる。 （もっと読む）

【課題】ビット長のカウンタを備えた非同期式シリアルデータ伝送用の集積回路を提供する。
【解決手段】本発明は、非同期式シリアルデータ伝送用の集積回路（７）であって、
非同期式シリアルデータ（ｄ）を与える入力端子（３０）と、
該入力端子に与える走査クロック（ａｃｌｋ）によって非同期式シリアルデータ（ｄ）を走査する走査器（５）と、
走査クロック（ａｃｌｋ）のクロック数（ｍ）またはビット長のカウンタクロック（ｘｃｌｋ）の計数によってビット時間を決定するビット長のカウンタ（４）と、を構成するための構造を有する集積回路において、
ビット長のカウンタ（４）のクロック数（ｍ）の可変設定用のビット長端子（３２）が集積回路（７）及び／またはビット長のカウンタ（４）に構成されている集積回路に関する。 （もっと読む）