【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】従来の多相クロック生成回路は、補間信号の位相を精度良く制御することができないという問題がった。
【解決手段】本発明にかかる多相クロック生成回路は、クロック信号１，２に基づいて、クロック信号１，２に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路１０２と、補間信号の位相を調整する第１の制御信号を生成し、位相補間回路１０２に対して出力する制御回路１０３ａと、を備えた多相クロック生成回路であって、制御回路１０３ａは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路１０４と、タイミング検出回路１０４の検出結果に応じた第１の制御信号を生成する制御信号生成回路１０５と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。 （もっと読む）

【課題】ＳＳＣＧの変調度を大きくすることなく、且つ低コストで、複数の電子部品から放射されるノイズを効果的に低減する。
【解決手段】一定周波数の第１クロック信号を生成する第１クロック生成器と、前記第１クロック信号の周波数変調を行うことで周期的に周波数が変動する第２クロック信号を生成する第２クロック生成器と、複数のクロック供給対象回路で使用される前記第２クロック信号の位相が、前記クロック供給対象回路毎に異なるように位相調整を行う位相調整回路とによってクロック供給システムを構成する。 （もっと読む）

【課題】半導体集積回路におけるクロック信号の供給において、回路全体を通しクロックラインを短縮し得る構成を提供することを目的とする。
【解決手段】回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】シリアルデータの各データにデータ幅の不均等や位相差があっても、サンプリングミスを防止することのできるデータ受信装置を提供する。
【解決手段】データ受信装置１は、多相クロック生成部１１が、入力されたクロック信号ＣＫから相互の位相差がＴ／７である７個のクロックＣ１〜Ｃ７を生成し、位相調整部２１、２２、２３が、位相制御信号Ａ、Ｂ、Ｃによる設定に応じてクロックＣ１〜Ｃ７の個々のクロックの位相を調整して、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７として出力し、シリアルパラレル変換部３１、３２、３３が、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７により、入力されたシリアルデータＡ、Ｂ、Ｃをそれぞれサンプリングし、７ビットのパラレルデータＡ、Ｂ、Ｃに変換する。 （もっと読む）

【課題】半導体メモリ装置においてＣＭＬレベルでスイングするクロックが伝送される経路を多重化することによって、動作モードに関わらず消費する電流量を常に最小に維持することのできる半導体メモリ装置を提供する。
【解決手段】本発明の半導体メモリ装置は、イネーブル信号に応答してＣＭＬソースクロックがクロック伝送ラインを介して伝達された後にＣＭＯＳレベルでスイングするよう変換して出力する第１クロック伝達パスと、イネーブル信号に応答してソースクロックをＣＭＯＳレベルでスイングするよう変換した後にクロック伝送ラインを介して伝達されて出力する第２クロック伝達パスと、第１クロック伝達パス及び第２クロック伝達パスの出力クロックに応答してデータを出力するデータ出力手段と、を備える。 （もっと読む）

【課題】クロックスキューをより正確に計測できる半導体集積回路装置及びクロックスキュー計測方法を提供する。
【解決手段】ＬＳＩ１００内部のクロック信号を入力するクロック入力端子１と、クロックスキューを計測するためのクロックスキュー計測信号を入力する計測信号入力端子２と、クロック信号とクロックスキュー計測信号とが入力される複数のＦ／Ｆ３と、計測信号入力端子２から複数のＦ／Ｆ３にクロックスキュー計測信号を分配する複数の計測信号分配ドライバ７と、を備え、複数のＦ／Ｆ３は、複数のＦ／Ｆ群５に分けられ、Ｆ／Ｆ群５内の全てのＦ／Ｆ３は、同一の計測信号分配ドライバ７と直接に信号線のみを介して接続され、複数のＦ／Ｆ３の出力信号に基づいて、複数のＦ／Ｆ３間におけるクロックスキューを計測するように構成した。 （もっと読む）

【課題】クロックスキューをより確実に抑制することが可能なクロック伝搬回路を提供する。
【解決手段】クロック伝搬回路10内のクロック伝搬ドライバ11及び12は、クロック停止制御信号SCSに応じてクロック信号CLKの伝搬を停止する。経時劣化検出回路20は、クロック伝搬ドライバ11及び12の内で動作状態にある一方のクロック伝搬ドライバ11から伝搬されたクロック信号CLKにより動作して自分自身の遅延劣化を検出する。動作状態切替部30は、経時劣化検出回路20による遅延劣化の検出に応じて、クロック伝搬ドライバ11に代えてクロック伝搬ドライバ12を動作状態とし、クロック信号CLKの論理回路ユニット2内の各回路への伝搬を継続する。 （もっと読む）

入力信号を追跡するように出力信号の周波数及び位相が調整される。前記出力信号が導き出される発振信号の周波数を制御するように制御信号が調整される。幾つかの側面においては、前記発振信号の前記周波数は、発振器回路に結合されたリアクティブ回路の再構成によって調整される。前記出力信号の位相は、前記発振信号と調整可能スレショルドの比較に基づいて調整することができる。例えば、前記調整可能スレショルドは、トランジスタ回路に関する調整可能バイアス信号を備えることができ、それにより、前記発振信号は、前記トランジスタ回路への入力として提供され、前記トランジスタ回路の前記出力は、前記出力信号を提供する。 （もっと読む）

異なる平均クロック周波数を要求するデータ処理モジュールをクロック制御するための、及び、モジュール間でデータを転送するための方法及び装置が提供される。これは、共通クロック信号をモジュールに供給するための手段を含む。各々のモジュールにより要求されるクロッキング周波数に基づいて、共通クロック信号から個々のモジュールへのクロック・パルスが削除される。クロック・パルスは、データ転送と一致したときに、データが転送されるモジュールに適用される。 （もっと読む）

【課題】配線のための面積増加なしに各トランジスタの入力信号の強度及び位相を均一にできる並列接続トランジスタを提供する。
【解決手段】並列接続トランジスタ５０は、信号入力端子６０に接続される伝送線路７０、７２と、伝送線路７０及び７２に沿って一列に配列されたトランジスタ８４−１〜８４−８及び８８−１〜８８−８と、伝送線路７０、７２に沿って一列に配列され、伝送線路７０、７２に一端が接続され、トランジスタ８４−１〜８４−８及び８８−１〜８８−８の対応する１つのベース端子に他端が接続された複数の容量素子８２−１〜８２−８及び８６−１〜８６−８とを含み、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量値は、信号入力端子６０からの伝送線路の線路長が大きいほど、小さくなっている。 （もっと読む）

【課題】スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止する。
【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信制御装置２００であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成するＰＬＬ回路２０３と、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、上記ストローブ信号を作成するための最適条件を特定する特性検出制御部２１０と、特性検出制御部２１０にて特定した最適条件に応じて、ＰＬＬ回路２０３にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ選択回路２０２とを備える。 （もっと読む）

【課題】メッシュ構造のクロック分配回路にて、各要素のインバータ（もしくはバッファ）の故障を検出可能とする。
【解決手段】最終段及び／又は中段の複数のバッファ出力が短絡されているクロック分配回路において、分岐点から分岐するパス上の同一段の、反転型バッファをなす複数のインバータ(ａ、ｂ)、（ｃ、ｄ、ｅ、ｆ）に関して、次段のインバータ（ｃ、ｄ、ｅ、ｆ）、又は次の段のフリップフロップ（１９）との接続をオン・オフするスイッチ（４、５）、（６、７、８、９）を、前記各インバータに対応して備え、観測用のフリップフロップ回路（１６）、（１７）を備えている。 （もっと読む）

【課題】クロック分配網内でクロック挿入遅延の平衡をとる。
【解決手段】プログラマブル遅延回路は、複数の遅延ブロック、複数の対応するトライステート・ドライバ、および少なくとも１つのデコーダを含む。トライステート・ドライバは、制御信号のうちの対応する１つに応じて、少なくとも第１のモード、および第２のモードのうちの一方で動作する。トライステート・ドライバの出力信号は第１のモードでは、入力電圧レベルの関数であり、第２のモードでは、高インピーダンス状態である。各トライステート・ドライバの出力は、一緒に結合され、プログラマブル遅延回路の出力を形成する。デコーダは、複数のトライステート・ドライバに接続される。デコーダは、少なくとも第２の信号を受け取るための少なくとも１つの制御入力を含み、第２の信号に応じて、トライステート・ドライバのうちの対応する１つを動作させるための制御信号を生成する。 （もっと読む）

【解決手段】 ＡＳＩＣソフトウエアデザインツールを用いて配列および配線することができる集積または統合された電源およびクロックグリッド。集積されたグリッドは、電源レールとクロックラインを含む、３つのタイプのグリッドユニットを含む。電源レールおよびクロックラインは、種々のグリッドユニットセルにおいて種々の配向を含む。 （もっと読む）

【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。 （もっと読む）

【課題】実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くする。
【解決手段】所定数のフリップ・フロップ（FF）を含む領域G1〜G8を２つの群に群分けする。このとき、境界線の横切るデータ接続経路の数が最小となるようにする。ここでは、データ接続経路A1、A2を横切るようにすると、境界線が横切るデータ接続経路数が２で最小となる。さらに、領域G1〜G4、領域G5〜G8を群分けした後に、クロックツリー合成（CTS）を行う。このようにしてクロック構成を行うことにより、実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くすることができる。 （もっと読む）

【課題】各入力回路の位置に応じた適切な到達遅延時間を有する複数のクロックツリーを備えたことにより、動作周波数等の設計マージンが小さく、歩留まりの高い大規模半導体集積回路装置を提供することを目的とする。
【解決手段】同期回路を動作させるための基本クロックを発生させる原発振器と、ＣＰＵやメモリや特定用途用に構成されたロジック等を指す機能ブロックと、原発振器１０で生成されるクロックを入力し、機能ブロックを駆動するクロックツリーと、機能ブロック間で情報の授受を行う非同期ＦＩＦＯ等で構成されるブロックである非同期Ｉ／Ｆブロック１５と、を備えて構成し、各機能ブロックのＬＳＩ上の位置に応じて、クロックツリーの到達遅延時間を適切に設定する。 （もっと読む）