【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】Ｎ本のクロック信号を出力した際に生ずる出力波形歪みを改善した装置構成を提供する。
【解決手段】半導体装置は、所定周波数の入力クロック信号ＣＬＫ−Ｉを入力して同一周波数の複数のクロック信号ＣＬＫ１からＣＬＫＮを出力する。前記入力クロック信号は遅延部１＿１から遅延部１＿Ｎ−１により所定の遅延時間差を与えられ、前記複数のクロック信号として出力される。前記複数のクロック信号の立ち上がり及び立ち下がりを分散することで、共通の電源レギュレータ１１への負荷が低減する。 （もっと読む）

【課題】本発明は単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置を提供する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。 （もっと読む）

【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。 （もっと読む）

【課題】 半導体装置におけるクロックスキューを低減する。
【解決手段】 第１のサブクロックツリー802と、第２のサブクロックツリー803とを有し、それぞれのサブクロックツリーにおける相対位置の等しい末端クロックドライバの出力クロックの位相が一致するように、可変遅延素子805で遅延させたクロックを第２のサブクロックツリー803に入力する。 （もっと読む）

【課題】簡単なデューティサイクル制御と、広い周波数レンジと、簡単な周波数調整構成と、低消費電力を備え、集積回路に組み込まれ、且つ、その集積回路を複雑にすることのない多相出力を有する可変周波数多相発振器を提供する装置および方法を提供すること。
【解決手段】多相信号を供給するための可変周波数多相発振器が開示される。この可変周波数多相発振器は、相関器、複数の遅延セル、およびＮＯＲ回路を備える。上記相関器のそれぞれは、電流供給部、キャパシタ、コンパレータ、スイッチ、及び論理ユニットを備える。上記複数の遅延セルは、大きな周波数レンジの範囲内で相が相関性を有する多相信号を発生させる。上記多相信号の周波数とデューティサイクルは調整可能である。 （もっと読む）

【課題】クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減する方式を採用した半導体集積回路において、電磁放射ノイズのピーク成分をさらに効果的に低減する。
【解決手段】この半導体集積回路は、クロック信号を周波数変調することによって電磁放射ノイズを低減する半導体集積回路であって、所定の周波数を有するクロック信号を周波数変調することにより、第１の変調幅を有する第１の変調クロック信号を生成する第１の変調回路１０と、第１の変調クロック信号をさらに周波数変調することにより、第１の変調幅よりも大きい第２の変調幅を有する第２の変調クロック信号を生成する第２の変調回路２０とを具備する。 （もっと読む）

【課題】回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路４０は、クロックを入力され、クロックの１周期分に相当する同相遅延素子段数ＣＴを求める遅延制御手段４１と、遅延制御手段４１により求められた同相遅延素子段数ＣＴから、所定量の遅延を発生させる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する遅延素子段数決定手段４２と、クロックを遅延素子段数決定手段４２により決定された遅延素子の段数分遅延させる遅延クロック生成手段４３_１〜４３_ｎとを有する （もっと読む）

【課題】多相クロック信号の伝送路の配線の回路設計が容易で、かつ、配線面積をより縮小可能な多相クロック信号伝送回路を実現する。
【解決手段】ｎ相（ｎは２以上の自然数）のクロック信号（ＣＫ１〜ＣＫ５）を伝送する多相クロック信号伝送回路において、第１乃至第ｎバッファ（３ａ〜３ｅ）、並びに、第１乃至第ｎ配線（Ｐ１〜Ｐ５）に加えて、第１および第２追加バッファ（４ａ，４ｅ）と、第１および第２追加配線（Ｇ５，Ｇ１）とを設け、第１乃至第ｎ配線（Ｐ１〜Ｐ５）を、１番目からｎ番目までの序数の増加または減少の順に、隣接して並行に回路配置し、第１追加配線（Ｇ５）を第（ｎ−１）配線（Ｐ４）とは反対側の位置において第ｎ配線（Ｐ５）に隣接して並行に回路配置し、第２追加配線（Ｇ１）を第２配線（Ｐ２）とは反対側の位置において第１配線（Ｐ１）に隣接して並行に回路配置する。 （もっと読む）