半導体装置
【課題】本発明は単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置を提供する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、さらに詳しくは複数個のチップが積層になる３Ｄ(３-Ｄｉｍｅｎｓｉｏｎａｌ)半導体装置に関することである。
【背景技術】
【０００２】
半導体装置の集積度を高めるために、複数個のチップを積層してパッケージングし集積度を高める方式の３Ｄ(３-Ｄｉｍｅｎｓｉｏｎａｌ)半導体装置が開発された。前記３Ｄ半導体装置は２つまたはそれ以上のチップを垂直に積層することで同じ空間で最大の集積度とすることができる。
【０００３】
前記３Ｄ半導体装置を具現するために多様な方式が存在する。その中で一つは、同じ構造を有するチップを複数個積層して、積層されたチップを金属線のようなワイヤーで連結して一つの半導体装置として動作させるものである。
【０００４】
また、最近では積層された複数個のチップをシリコンビアで貫通させてあらゆるチップを電気的に連結するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式が使用されている。ＴＳＶを利用する半導体装置はそれぞれのチップを垂直に貫通して連結するので、ワイヤーを利用してそれぞれのチップを連結する半導体装置よりパッケージ面積をさらに效率的に減少させることができる。
【０００５】
前記複数個のチップを連結するＴＳＶはその個数が継続的に増加しているので、ＴＳＶの個数の増加に合せて不良なＴＳＶを正常なＴＳＶに変える技術が必要である。これはヒューズ情報を利用して成し遂げることができる。例えば、前記ＴＳＶの正常/不良の可否に対する情報を保存するヒューズ回路を利用するものである。前記ヒューズ回路を積層されたそれぞれのチップに配置させる場合、前記ＴＳＶの取替えと関連した問題は解決できるが、これはチップの面積確保にとって非効率的である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７８４９２３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は前記のような問題点を解決するためになされたものであり、単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置に関することである。
【課題を解決するための手段】
【０００８】
本発明の実施形態による半導体装置はクロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備える。
【０００９】
本発明の他の実施形態による半導体装置はクロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、前記分周クロック信号に応答してヒューズ信号を伝送するヒューズ信号伝送部と、マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部を備える。
【発明の効果】
【００１０】
本発明によると、複数回のチップが各々ヒューズ回路を備える必要がないので、チップの面積を確保するのに有利であるという効果がある。また、各々のチップからヒューズ信号の伝送制御信号と実質的に位相が同一な受信制御信号に応答して前記ヒューズ信号を受信するので、正確なヒューズ信号の伝送が行われる効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による半導体メモリ装置の構成を概略的に表す図である。
【図２】図１のクロック分周部の実施形態の構成を概略的に表すブロック図である。
【図３】図１の伝送制御信号の生成部の実施形態の構成及び動作を概略的に表す図である。
【図４】図１のヒューズ信号の伝送部の実施形態の構成を概略的に表すブロック図である。
【図５】図４の第１伝送部の実施形態の構成を概略的に表すブロック図である。
【図６】図５の第１プリドライバーの実施形態の構成を表す図である。
【図７】図５の出力ドライバーの実施形態の構成を表す図である。
【図８】図１のヒューズ信号の受信部の実施形態の構成を表す図である。
【図９】本発明の実施形態による半導体装置の動作を表せる図である。
【図１０】本発明の実施形態による半導体装置を通して伝送されたヒューズ信号が使われることができるリペア回路の実施形態の構成を概略的に表す図である。
【発明を実施するための形態】
【００１２】
図１は本発明の実施形態による半導体装置の構成を概略的に表す図である。図１で、前記半導体装置１はマスターチップ（ｍａｓｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）を含むことと図示されているが、積層されるチップの個数を限定するものではない。前記マスターチップ及びスレーブチップは互いに積層されてパッケージングされ、単一半導体装置において、前記複数のチップはスルーシリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ））を通して互いに電気的に連結される。
【００１３】
図１で、前記マスターチップはクロック分周部１０及び信号伝送部２０を含む。前記クロック分周部１０はクロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫを分周して複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成する。前記信号伝送部２０は伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に応答してヒューズ信号を伝送する。前記ヒューズ信号は、複数個のヒューズセットを含むヒューズ回路１１でヒューズのカッティングの可否によって生成されたヒューズ信号ＦＵＳＥ＜０：ｎ＞として、半導体装置で使われることができるあらゆる情報信号を含むことができる。本発明の実施形態では、前記ヒューズ信号は特に不良ＴＳＶの存在及び不良が発生したＴＳＶに対応した情報を持っていることと例示される。ただし、本発明の実施形態によって伝送される信号は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞のみに限定されるのではなく、半導体装置の内部にて通信される信号を全て含むことができる。前記信号伝送部２０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期させて出力する。
【００１４】
前記信号伝送部２０は、伝送制御信号の生成部２１及びヒューズ信号の伝送部２２を含む。前記伝送制御信号の生成部２１は分周クロック信号ＣＬＫＴ＜０：ｋ＞に応答して前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成する。前記ヒューズ信号の伝送部２２は、前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を受信し、前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期させて前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞として出力する。前記出力されたヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は第１ＴＳＶ（ＴＳＶ１）を通さないでまたは前記第１ＴＳＶを通して一つまたはその以上の前記マスターチップ、前記第１スレーブチップ及び第２スレーブチップに伝送されることができる。
【００１５】
前記マスターチップ、第１スレーブチップ及び第２スレーブチップは、各々信号受信部３０、４０、５０を含む。前記信号受信部３０、４０、５０は前記信号伝送部２０から伝送された前記ヒューズ伝送信号を受信するように構成される。前記信号受信部３０、４０、５０は受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に応答して前記ヒューズ伝送信号を受信する。すなわち、前記信号受信部３０、４０、５０は前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信する。前記信号受信部３０、４０、５０は、受信された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞によってヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成する。
【００１６】
前記信号受信部３０、４０、５０は、各々受信制御信号の生成部３１、４１、５１及びヒューズ信号の受信部３２、４２、５２を含む。前記受信制御信号の生成部３１、４１、５１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞に応答して前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。本発明の実施形態で、前記受信制御信号ＣＬＫＰ’＜０：１１＞は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に同じ位相を有する信号である。したがって、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号の生成部２１と同じ構成を有するように構成されることが望ましい。前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号ＣＬＫＰ’＜０：１１＞に応答して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信してヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成する。すなわち、前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成するように構成される。先に説明した通り、前記伝送制御信号の生成部２１から生成された前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）は前記受信制御信号の生成部３１、４１、５１から生成された前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）と同じ位相を有するので、前記信号伝送部２０で前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が伝送されるタイミングに合せて前記マスターチップ、第１スレーブチップ及び第２スレーブチップが前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信することができる。換言すれば、前記信号伝送部２０が前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を出力すると前記信号受信部３０、４０、５０は前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信して前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成できる。したがって、前記ヒューズ回路１１の前記ヒューズ信号は前記信号受信部３０、４０、５０に伝送されることができる。
【００１７】
前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は、前記第１ＴＳＶ（ＴＳＶ１）を通して前記第１スレーブチップ及び第２スレーブチップに伝送されることができる。また、前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は前記第１ＴＳＶを通さないで信号ラインを通して前記マスターチップの信号受信部３０に伝送されることができる。また、前記半導体装置１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を伝送する第２ＴＳＶ（ＴＳＶ２）をさらに含む。前記第２ＴＳＶは、前記マスターチップ、前記第１スレーブチップ及び第２スレーブチップを貫通して連結し、前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を前記それぞれのチップに伝送できる。前記第２ＴＳＶは前記分周クロック信号ＣＬＫＴ＜０：ｋ＞の個数によって複数個のＴＳＶを含むことができる。
【００１８】
一方、前記クロック分周部１０は、前記第１スレーブチップないし第２スレーブチップが備えることもできる。この場合、前記クロック信号ＣＬＫは前記第１スレーブチップ及び第２スレーブチップに伝送されて、前記第１スレーブチップ及び第２スレーブチップ各々に備わったクロック分周部を通して前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞が生成されることができる。他の実施形態にしたがう場合、クロック信号を伝送するＴＳＶの個数を減少させることができる。
【００１９】
図１で、前記半導体装置１は前記第１ＴＳＶ及び前記第２ＴＳＶを通して伝送される前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞及び前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を各々バッファーリングするリピーターＲＰＴをさらに含むことができる。
【００２０】
図１で、前記半導体装置１のマスターチップ、第１スレーブチップ及び第２スレーブチップは、各々前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を受信してＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成するＴＳＶ選択部３３、４３、５３をさらに含むことができる。前記ＴＳＶ選択部３３、４３、５３は前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞をデコーディングしてＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成する。先に説明した通り、本発明の実施形態の前記ヒューズ信号はＴＳＶの不良情報を持っていることと例示された。したがって、前記ＴＳＶ選択部３３、４３、５３は不良ＴＳＶを正常なＴＳＶに変えるリペア動作のために使われることができる。
【００２１】
図２は図１のクロック分周部１０の実施形態の構成を概略的に表す図である。図２で、前記クロック分周部１０は複数個の分周部及び複数個の遅延ドライバーを含む。前記複数個の分周部は各々直列に連結され、前記クロック信号ＣＬＫから複数個の遅延クロック信号ＣＬＫＤ＜０：ｋ＞を生成する。前記分周部は入力されるクロック信号ＣＬＫ及び遅延クロック信号ＣＬＫＤ＜０：ｋ−１＞の周期を、限定するのではないが、例えば２倍分周して前記遅延クロック信号ＣＬＫＤ＜０：ｋ＞を生成する。前記分周部は、リセット信号ＲＳＴをさらに受信し、前記リセット信号ＲＳＴが入力されると初期化できる。前記分周部は例えば、Ｔ−フリップフロップで構成されることができる。前記複数個の遅延ドライバーは前記複数個の遅延クロック信号ＣＬＫＤ＜０：ｋ＞を各々受信して前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成する。前記遅延ドライバーはバッファーから構成されることができて、遅延量及び駆動力を調節して前記遅延クロック信号ＣＬＫＤ＜０：ｋ＞のエッジ(ライジングまたはフォーリング)を整列する機能を備える。したがって、前記クロック分周部は前記遅延ドライバーを具備することによって、エッジが整列になった前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成できる。また、前記クロック分周部１０から生成された分周クロック信号ＣＬＫＴ＜０：ｋ＞は前記クロック信号ＣＬＫより周期が長い。したがって、前記クロック分周部１０は前記伝送制御信号の生成部２１及び受信制御信号の生成部３１、４１、５１が各々前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）及び受信制御信号ＣＬＫＰ’＜０：１１＞を生成するタイミングマージンを確保することができるようにする。
【００２２】
図３は図１の伝送制御信号の生成部２１の実施形態の構成及び動作を概略的に表す図である。図３で、前記伝送制御信号の生成部２１は前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞をデコーディングして順次的にイネーブルされる前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成するクロックデコーディング部を含む。図３のように、前記クロックデコーディング部は第１デコーディング部３０１及び第２デコーディング部３０２を含む。前記第１デコーディング部３０１は一部分の前記分周クロック信号ＣＬＫＴ＜０：ｌ−１＞を受信する。前記第１デコーディング部３０１は前記一部分の分周クロック信号ＣＬＫＴ＜０：ｌ−１＞をデコーディングして前記伝送制御信号ＣＬＫＰ＜０：１１＞を生成する。前記第２デコーディング部３０２は残りの前記分周クロック信号ＣＬＫ＜ｌ：ｋ＞を受信する。前記第２デコーディング部３０２は前記残りの分周クロック信号ＣＬＫ＜ｌ：ｋ＞をデコーディングして前記伝送制御信号ＣＬＫＦ＜０：２＞を生成する。
【００２３】
図３を参照して、前記クロックデコーディング部の動作を説明すると次の通りである。以下では、前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）が１５個生成される場合を例示した。特に、図３には５個の伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫＦ＜０＞）が生成される動作を図示した。前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞は、図３のように各々２倍の周期差を有する。第１時点ａで前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞は全てハイレべルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされる。第２時点ｂで前記第１分周クロック信号ＣＬＫＴ＜０＞はローレベルであり、前記第２ないし第４分周クロック信号ＣＬＫＴ＜１：３＞はハイレべルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて伝送制御信号ＣＬＫＰ＜１＞がイネーブルされる。第３時点ｃで前記第２分周クロック信号ＣＬＫＴ＜１＞はローレベルであり、前記第１、第３及び第４分周クロック信号ＣＬＫＴ＜０、２：３＞はハイレベルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜２＞がイネーブルされる。第４時点ｄで前記第１及び第２分周クロック信号ＣＬＫＴ＜０：１＞はローレべルであり、前記第３及び第４分周クロック信号ＣＬＫＴ＜２：３＞はハイレベルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜３＞がイネーブルされる。したがって、前記分周クロック信号ＣＬＫＴ＜０：３＞のデコーディング結果によって順次的にイネーブルされる前記伝送制御信号ＣＬＫＰ＜０：３＞が前記第１デコーディング部３０１によって生成されることができる。また、第２デコーディング部３０２は前記伝送制御信号ＣＬＫＰ＜０：３＞が順次的にイネーブルされる間継続的にイネーブルされる前記伝送制御信号ＣＬＫＦ＜０＞を生成する。このように、残りの伝送制御信号（ＣＬＫＰ＜４：１１＞、ＣＬＫＦ＜１：２＞）も前記第１デコーディング部３０１及び第２デコーディング部３０２によって生成されることができる。前記クロック信号をデコーディングする方式は技術分野で知らされた多様な方式で行なわれることができることである。
【００２４】
一方、先に説明した通り、前記マスターチップ、第１スレーブチップ及び第２スレーブチップにパッチされる前記受信制御信号の生成部３１、４１、５１は各々図３に図示された前記伝送制御信号の生成部２１と同じ構成を有することができる。本発明の実施形態から、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号ＣＬＫＰ＜０：１１＞に対応する前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成すると充分なので、前記受信制御信号の生成部３１、４１、５１は前記第２デコーディング部３０２を備えず前記第１デコーディング部３０１を備えるように構成すればよい。したがって、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に位相が同じ前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成できる。
【００２５】
図４は図１のヒューズ信号の伝送部２２の実施形態の構成を表す図である。図４で、前記ヒューズ信号の伝送部２２は第１ないし第３伝送部４１０、４２０、４３０を備える。前記第１ないし第３伝送部４１０、４２０、４３０は各々前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＴ＜０：２＞）を共通的に受信する。前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の一部（ＦＵＳＥ＜０、３、６、・・・、ｎ−２＞）を受信し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の他の一部（ＦＵＳＥ＜１、４、７、・・・、ｎ−１＞）を受信し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の残りの一部（ＦＵＳＥ＜２、５、８、・・・、ｎ＞）を受信するように構成される。すなわち、前記第１ないし第３伝送部４１０、４２０、４３０が受信する前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞は互いに重ならない。したがって、前記ヒューズ信号の伝送部２２は一つの伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＴ＜０：２＞）に応答して複数個のヒューズ信号ＦＵＳＥ＜０：ｎ＞を一度に伝送できる。すなわち、前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされると前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜０＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成して出力し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜１＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を生成して出力し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜２＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を生成して出力する。前記伝送制御信号ＣＬＫＰ＜１＞がイネーブルされると前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜３＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成して出力し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜４＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を生成して出力し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜５＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を生成して出力する。したがって、前記ヒューズ信号の伝送部２２は並列に入力される前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞として直列に出力し、前記ヒューズ信号の伝送部２２は前記第１ないし第３伝送部４１０、４２０、４３０を含んで前記１５個の伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に応答して３６個のヒューズ信号を伝送できる。ただし、ヒューズ信号の個数はこれに限定されるものではなく、当業者ならば伝送部の個数及び伝送制御信号の個数によって伝送できるヒューズ信号の個数を調節できる。
【００２６】
図５は図４の第１伝送部の４１０の実施形態の構成を概略的に表すブロック図である。前記第１伝送部４１０は第１ないし第３プリドライバー５１１〜５１３及び出力ドライバー５２０を含む。前記第１ないし第３プリドライバー５１１〜５１３は各々割り当てられた前記ヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞（ヒューズ信号ＦＵＳＥ＜０：ｎ＞が総数３６個である場合を例示する））及び前記伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫＰ＜４：７＞、ＣＬＫＰ＜８：１１＞）を受信する。前記第１ないし第３プリドライバー５１１〜５１３は、各々割り当てられた前記伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫ＜４：７＞、ＣＬＫ＜８：１１＞）に応答して割り当てられたヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞)から第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞を生成して出力する。前記第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞は全て前記出力ドライバー５２０を通して出力される。したがって、前記第２デコーディング部４０２によって生成された伝送制御信号ＣＬＫＦ＜０：２＞は、前記第１ないし第３プリドライバー５１１〜５１３から生成された前記第１ないし第３伝送駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞が衝突する問題を解決することができる。
【００２７】
前記出力ドライバー５２０は、第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞を受信し、前記伝送制御信号ＣＬＫＦ＜０：２＞に応答して前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。前記出力ドライバー５２０は、第１伝送制御信号ＣＬＫＦ＜０＞に応答して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成し、前記伝送制御信号ＣＬＫＦ＜１＞に応答して前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞から前記ヒューズ伝送信号(FSTSV<０>)を生成し、前記伝送制御信号ＣＬＫＦ＜２＞に応答して前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。
【００２８】
図６は図５の第１プリドライバー５１１の実施形態の構成を表す図である。前記第１プリドライバー５１１は、第１ないし第４の三状態インバータＴＩＶ１〜ＴＩＶ４及び駆動ノードＮ１を備える。前記第１の三状態インバータＴＩＶ１は、前記伝送制御信号及びその反転信号（ＣＬＫＰ＜０＞、ＣＬＫＰＢ＜０＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜０＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。前記第２の三状態インバータＴＩＶ２は、前記伝送制御信号及びその反転信号（ＣＬＫＰ＜１＞、ＣＬＫＰＢ＜１＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜３＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。同じように、前記第３及び第４の三状態インバータＴＩＶ３、ＴＩＶ４は、各々前記伝送制御信号及びその反転信号（ＣＬＫＰ＜２：３＞、ＣＬＫＰＢ＜２：３＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜６、９＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。したがって、前記第１プリドライバー５１１は、前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされると前記ヒューズ信号ＦＵＳＥ＜０＞を反転駆動して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を生成する。同じように、それぞれの伝送制御信号ＣＬＫＰ＜１：３＞がイネーブルされる時に前記ヒューズ信号ＦＵＳＥ＜３、６、９＞を反転駆動して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を生成する。前記第２プリドライバー５１２及び第３プリドライバー５１３は前記第１プリドライバー５１１と同一に構成されることができるので、別途の説明は省略する。
【００２９】
図７は図５の出力ドライバー５２０の実施形態の構成を表す図である。図７で、前記出力ドライバー５２０は第５ないし第７の三状態インバータＴＩＶ５〜ＴＩＶ７、ラッチ部ＬＡＴ、第１インバータＩＶ１及び第２インバータＩＶ２、第１ＮＭＯＳトランジスターＮ１を含む。前記第５の三状態インバータＴＩＶ５は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜０＞、ＣＬＫＦＢ＜０＞）により制御されて前記第１プリドライバー５１１から出力された前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を伝送及び遮断する。前記第６の三状態インバータＴＩＶ６は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜１＞、ＣＬＫＦＢ＜１＞）により制御されて前記第２プリドライバー５１２から出力された前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞を伝送及び遮断する。前記第７の三状態インバータＴＩＶ７は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜２＞、ＣＬＫＦＢ＜２＞）により制御されて前記第３プリドライバー５１３から出力された前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞を伝送及び遮断する。前記第５ないし第７の三状態インバータＴＩＶ５〜ＴＩＶ７の出力端は、第２ノードＮ２と共通に連結される。前記ラッチ部ＬＡＴは、前記第２ノードＮ２の電圧レベルをラッチして、前記第２ノードＮ２の電圧が反転された信号を出力する。したがって、前記出力ドライバー５２０は、前記伝送制御信号ＣＬＫＦ＜０＞がイネーブルされた間は前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成し、前記伝送制御信号ＣＬＫＦ＜１＞がイネーブルされた間は前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成し、前記伝送制御信号ＣＬＫＦ＜２＞がイネーブルされた間は前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成する。したがって、前記第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞は、前記出力ドライバー５２０を通して互いに衝突なしで順次的に出力されることができる。
【００３０】
前記第１インバータＩＶ１は、前記ラッチ部ＬＡＴの出力を反転して前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。前記第２インバータＩＶ２は前記リセット信号ＲＳＴを受信し、前記第１ＮＭＯＳトランジスターＮ１は前記第２インバータＩＶ２の出力を受信して前記第２ノードＮ２を接地電圧レベルにする。したがって、前記出力ドライバー５２０は、前記リセット信号ＲＳＴに応答して初期化することができる。
【００３１】
先に説明した通り、前記第２伝送部４２０及び第３伝送部４３０は、図５ないし図７を通して記述された前記第１伝送部４１０と同じ構成を有する。したがって、前記伝送制御信号ＣＬＫＦ＜０：２＞がイネーブルされる間は前記第１ないし第３伝送部４１０〜４３０から前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が生成される。
【００３２】
図８は、図１で第１スレーブチップに配置される信号受信部４０のヒューズ信号の受信部４２の実施形態の構成を概略的に表す図である。図８で、前記ヒューズ信号の受信部４２は第１ないし第３ＡＮＤゲート８１１、８１２、８１３及び第１ないし第３ＳＲラッチ部ＳＲ１〜ＳＲ３を含む。前記第１ＡＮＤゲート８１１は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を受信する。前記第１ＳＲラッチ部ＳＲ１は、前記第１ＡＮＤゲート８１１の出力がハイレべルでイネーブルされると、ヒューズ出力信号ＦＳＯＵＴ＜０＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜０＞をローレベルでディスエーブルさせる。前記第２ＡＮＤゲート８１２は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を受信する。前記第２ＳＲラッチ部ＳＲ２は、前記第２ＡＮＤゲート８１２の出力がハイレべルでイネーブルされるとヒューズ出力信号ＦＳＯＵＴ＜１＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜１＞をローレベルでディスエーブルさせる。前記第３ＡＮＤゲート８１３は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を受信する。前記第３ＳＲラッチ部ＳＲ３は、前記第３ＡＮＤゲート８１３の出力がハイレべルでイネーブルされるとヒューズ出力信号ＦＳＯＵＴ＜２＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜２＞をローレベルでディスエーブルさせる。前記ヒューズ信号の受信部４２は、前記受信制御信号ＣＬＫＰ’＜０：１１＞の個数と同じ個数備えることができる。したがって、前記ヒューズ信号の受信部４２は直列に入力されるヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から並列に出力されるヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。前記ヒューズ信号の受信部４２は、前記受信制御信号ＣＬＫＰ’＜０：１１＞のイネーブル時点で同期されて前記信号伝送部２０から伝送された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信して、前記受信された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。結果的に、前記信号伝送部２０は前記伝送制御信号ＣＬＫＰ＜０：１１＞に同期して先に例示された３６個のヒューズ信号を伝送し、前記信号受信部４０は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に位相が同じ前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して３６個のヒューズ信号を受信することができる。したがって、前記マスターチップから伝送されるヒューズ信号は前記マスターチップ、第１スレーブチップ及び第２スレーブチップへ同時に正確に伝えられることができる。
【００３３】
図９は本発明の実施形態による半導体装置の動作を表すタイミング図である。図１ないし図９を参照して本発明の実施形態による半導体装置(１)の動作を説明すれば次の通りである。前記伝送制御信号の生成部２１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成する。前記マスターチップの前記受信制御信号の生成部３１も前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に同じ位相を有する前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。前記第１スレーブチップ及び第２スレーブチップの前記受信制御信号の生成部４１、５１は、前記第２ＴＳＶを通して伝送された前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。前記ヒューズ信号の伝送部２２は、前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）によってヒューズ回路１１のヒューズ情報を有する前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を生成して前記第１ＴＳＶ
(ＴＳＶ１)を通して伝送する。図９では、前記伝送制御信号ＣＬＫＰ＜０：１１＞が順次的にイネーブルされる間持続的にイネーブルされる前記伝送制御信号ＣＬＫＦ＜０：２＞に応答して前記第１ないし第３伝送部４１０、４２０、４３０から生成された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が出力されることが示される。前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞はヒューズ信号ＦＵＳＥ＜０、３、６、９＞のヒューズ情報を順次的に出力し、前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞はヒューズ信号ＦＵＳＥ＜１、４、７、１０＞のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞はヒューズ信号ＦＵＳＥ＜２、５、８、１１＞のヒューズ情報を順次的に出力する。前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信してヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。
【００３４】
図１０は本発明の実施形態による半導体装置１により伝送されたヒューズ情報が使われることができるリペア回路６０の実施形態の構成を表す図である。前記ＴＳＶ選択部３３、４３、５３は、前記信号受信部３０、４０、５０によって生成された前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞をデコーディングしてＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成することは先に説明したとおりである。図１０は、例示のために一つのマスターチップと一つのスレーブチップが４個のＴＳＶを通して電気的に連結された場合を図示する。前記第１ＴＳＶ(ＴＳＶ１１)は、第１信号ＳＩＧ＜０＞を前記マスターチップから前記スレーブチップへ伝送する。前記第２ないし第４ＴＳＶ(ＴＳＶ１２〜ＴＳＶ１４)は、各々第２ないし第４信号ＳＩＧ＜１：３＞を前記マスターチップから前記スレーブチップへ伝送する。前記第１ないし第４ＴＳＶ（ＴＳＶ１１〜ＴＳＶ１４）は各々複数個のトランシーバーＴＸ１〜ＴＸ４及びレシーバーＲＸ１〜ＲＸ３と連結される。すなわち、前記トランシーバーＴＸ１〜ＴＸ４は、割り当てられたＴＳＶ及び隣接するＴＳＶを通して伝送されなければならない信号を共に受信し、ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：３＞によって前記信号が伝送されるＴＳＶを選択することができる。同じように、前記レシーバーＲＸ１〜ＲＸ３は、割り当てられたＴＳＶ及び隣接するＴＳＶと連結され、前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：２＞によって前記割り当てられたＴＳＶ及び前記隣接するＴＳＶのいずれか一つから伝送される信号を受信することができる。したがって、前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞によって前記信号らが伝送されるＴＳＶを選択することができる。
【００３５】
前記第１、第３及び第４ＴＳＶ（ＴＳＶ１１、ＴＳＶ１３、ＴＳＶ１４）が正常であり、第２ＴＳＶ（ＴＳＶ１２）は不良であると仮定すれば、信号の正確な伝送のために前記第２信号ＳＩＧ＜１＞は前記第２ＴＳＶ（ＴＳＶ１２）を通して伝送されていけないし、正常なＴＳＶを通して伝送されなければならない。すなわち、リペア過程が必要である。この時、図１の前記ヒューズ回路１１にこのようなリペア情報がヒューズ情報として出力されて、前記信号受信部３０、４０、５０は前記ヒューズ情報を受信して前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成する。前記マスターチップで生成されたＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞は、図１０の前記トランシーバーＴＸ１〜ＴＸ４で入力されることができ、前記スレーブチップで生成されたＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞は図１０の前記レシーバーＲＸ１〜ＲＸ３で入力されることができる。前記トランシーバーＴＸ１は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０＞に応答して前記第１信号ＳＩＧ＜０＞を第１ＴＳＶ（ＴＳＶ１１）を通して伝送し、前記レシーバーＲＸ１は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０＞に応答して前記第１ＴＳＶ（ＴＳＶ１１）を通して前記第１信号ＳＩＧ＜０＞を受信することができる。前記トランシーバーＴＸ２、ＴＸ３は各々前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜１：２＞に応答して前記第２信号ＳＩＧ＜１＞が第２ＴＳＶ（ＴＳＶ１２）ではなく前記第３ＴＳＶ（ＴＳＶ１３）を通して伝送されるようにし、前記レシーバーＲＸ２は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜１＞に応答して前記第３ＴＳＶ（ＴＳＶ１３）を通して前記第２信号ＳＩＧ＜１＞を受信することができる。同じように、前記トランシーバーＴＸ３、ＴＸ４は前記第３信号（ＳＩＧ＜２＞）を前記第４ＴＳＶ（ＴＳＶ１４）を通して伝送し、前記レシーバーＲＸ３は前記第４ＴＳＶ（ＴＳＶ１４）を通して前記第３信号ＳＩＧ＜３＞を受信することができる。したがって、前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）は前記リペア回路６０へ入力されて不良が発生したＴＳＶで伝送される信号の伝送経路を正常なＴＳＶで迂回させて円滑で正常な信号の伝送を可能にする。
【００３６】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できる。したがって、以上で記述した実施形態はあらゆる面で例示的なことであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求範囲によって表されるし、特許請求範囲の意味及び範囲そしてその等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解釈されなければならない。
【符号の説明】
【００３７】
１０ クロック分周部
１１ ヒューズ回路
２０ 信号伝送部
２１ 伝送制御信号の生成部
２２ ヒューズ信号伝送部
３０、４０、５０ 信号受信部
３１、４１、５１ 受信制御信号の生成部
３２、４２、５２ ヒューズ信号の受信部
３３、４３、５３ ＴＳＶ選択部
３０１ 第１デコーディング部
３０２ 第２デコーディング部
４１０ 第１伝送部
４２０ 第２伝送部
４３０ 第３伝送部
５１１ 第１プリドライバー
５１２ 第２プリドライバー
５１３ 第３プリドライバー
５２０ 出力ドライバー
【技術分野】
【０００１】
本発明は半導体装置に関し、さらに詳しくは複数個のチップが積層になる３Ｄ(３-Ｄｉｍｅｎｓｉｏｎａｌ)半導体装置に関することである。
【背景技術】
【０００２】
半導体装置の集積度を高めるために、複数個のチップを積層してパッケージングし集積度を高める方式の３Ｄ(３-Ｄｉｍｅｎｓｉｏｎａｌ)半導体装置が開発された。前記３Ｄ半導体装置は２つまたはそれ以上のチップを垂直に積層することで同じ空間で最大の集積度とすることができる。
【０００３】
前記３Ｄ半導体装置を具現するために多様な方式が存在する。その中で一つは、同じ構造を有するチップを複数個積層して、積層されたチップを金属線のようなワイヤーで連結して一つの半導体装置として動作させるものである。
【０００４】
また、最近では積層された複数個のチップをシリコンビアで貫通させてあらゆるチップを電気的に連結するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式が使用されている。ＴＳＶを利用する半導体装置はそれぞれのチップを垂直に貫通して連結するので、ワイヤーを利用してそれぞれのチップを連結する半導体装置よりパッケージ面積をさらに效率的に減少させることができる。
【０００５】
前記複数個のチップを連結するＴＳＶはその個数が継続的に増加しているので、ＴＳＶの個数の増加に合せて不良なＴＳＶを正常なＴＳＶに変える技術が必要である。これはヒューズ情報を利用して成し遂げることができる。例えば、前記ＴＳＶの正常/不良の可否に対する情報を保存するヒューズ回路を利用するものである。前記ヒューズ回路を積層されたそれぞれのチップに配置させる場合、前記ＴＳＶの取替えと関連した問題は解決できるが、これはチップの面積確保にとって非効率的である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７８４９２３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は前記のような問題点を解決するためになされたものであり、単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置に関することである。
【課題を解決するための手段】
【０００８】
本発明の実施形態による半導体装置はクロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備える。
【０００９】
本発明の他の実施形態による半導体装置はクロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、前記分周クロック信号に応答してヒューズ信号を伝送するヒューズ信号伝送部と、マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部を備える。
【発明の効果】
【００１０】
本発明によると、複数回のチップが各々ヒューズ回路を備える必要がないので、チップの面積を確保するのに有利であるという効果がある。また、各々のチップからヒューズ信号の伝送制御信号と実質的に位相が同一な受信制御信号に応答して前記ヒューズ信号を受信するので、正確なヒューズ信号の伝送が行われる効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による半導体メモリ装置の構成を概略的に表す図である。
【図２】図１のクロック分周部の実施形態の構成を概略的に表すブロック図である。
【図３】図１の伝送制御信号の生成部の実施形態の構成及び動作を概略的に表す図である。
【図４】図１のヒューズ信号の伝送部の実施形態の構成を概略的に表すブロック図である。
【図５】図４の第１伝送部の実施形態の構成を概略的に表すブロック図である。
【図６】図５の第１プリドライバーの実施形態の構成を表す図である。
【図７】図５の出力ドライバーの実施形態の構成を表す図である。
【図８】図１のヒューズ信号の受信部の実施形態の構成を表す図である。
【図９】本発明の実施形態による半導体装置の動作を表せる図である。
【図１０】本発明の実施形態による半導体装置を通して伝送されたヒューズ信号が使われることができるリペア回路の実施形態の構成を概略的に表す図である。
【発明を実施するための形態】
【００１２】
図１は本発明の実施形態による半導体装置の構成を概略的に表す図である。図１で、前記半導体装置１はマスターチップ（ｍａｓｔｅｒ）、第１スレーブチップ（ｓｌａｖｅ１）及び第２スレーブチップ（ｓｌａｖｅ２）を含むことと図示されているが、積層されるチップの個数を限定するものではない。前記マスターチップ及びスレーブチップは互いに積層されてパッケージングされ、単一半導体装置において、前記複数のチップはスルーシリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ））を通して互いに電気的に連結される。
【００１３】
図１で、前記マスターチップはクロック分周部１０及び信号伝送部２０を含む。前記クロック分周部１０はクロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫを分周して複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成する。前記信号伝送部２０は伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に応答してヒューズ信号を伝送する。前記ヒューズ信号は、複数個のヒューズセットを含むヒューズ回路１１でヒューズのカッティングの可否によって生成されたヒューズ信号ＦＵＳＥ＜０：ｎ＞として、半導体装置で使われることができるあらゆる情報信号を含むことができる。本発明の実施形態では、前記ヒューズ信号は特に不良ＴＳＶの存在及び不良が発生したＴＳＶに対応した情報を持っていることと例示される。ただし、本発明の実施形態によって伝送される信号は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞のみに限定されるのではなく、半導体装置の内部にて通信される信号を全て含むことができる。前記信号伝送部２０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期させて出力する。
【００１４】
前記信号伝送部２０は、伝送制御信号の生成部２１及びヒューズ信号の伝送部２２を含む。前記伝送制御信号の生成部２１は分周クロック信号ＣＬＫＴ＜０：ｋ＞に応答して前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成する。前記ヒューズ信号の伝送部２２は、前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を受信し、前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期させて前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞として出力する。前記出力されたヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は第１ＴＳＶ（ＴＳＶ１）を通さないでまたは前記第１ＴＳＶを通して一つまたはその以上の前記マスターチップ、前記第１スレーブチップ及び第２スレーブチップに伝送されることができる。
【００１５】
前記マスターチップ、第１スレーブチップ及び第２スレーブチップは、各々信号受信部３０、４０、５０を含む。前記信号受信部３０、４０、５０は前記信号伝送部２０から伝送された前記ヒューズ伝送信号を受信するように構成される。前記信号受信部３０、４０、５０は受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に応答して前記ヒューズ伝送信号を受信する。すなわち、前記信号受信部３０、４０、５０は前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信する。前記信号受信部３０、４０、５０は、受信された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞によってヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成する。
【００１６】
前記信号受信部３０、４０、５０は、各々受信制御信号の生成部３１、４１、５１及びヒューズ信号の受信部３２、４２、５２を含む。前記受信制御信号の生成部３１、４１、５１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞に応答して前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。本発明の実施形態で、前記受信制御信号ＣＬＫＰ’＜０：１１＞は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に同じ位相を有する信号である。したがって、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号の生成部２１と同じ構成を有するように構成されることが望ましい。前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号ＣＬＫＰ’＜０：１１＞に応答して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信してヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成する。すなわち、前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成するように構成される。先に説明した通り、前記伝送制御信号の生成部２１から生成された前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）は前記受信制御信号の生成部３１、４１、５１から生成された前記受信制御信号（ＣＬＫＰ’＜０：１１＞、ＣＬＫＦ’＜０：２＞）と同じ位相を有するので、前記信号伝送部２０で前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が伝送されるタイミングに合せて前記マスターチップ、第１スレーブチップ及び第２スレーブチップが前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信することができる。換言すれば、前記信号伝送部２０が前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を出力すると前記信号受信部３０、４０、５０は前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信して前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成できる。したがって、前記ヒューズ回路１１の前記ヒューズ信号は前記信号受信部３０、４０、５０に伝送されることができる。
【００１７】
前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は、前記第１ＴＳＶ（ＴＳＶ１）を通して前記第１スレーブチップ及び第２スレーブチップに伝送されることができる。また、前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞は前記第１ＴＳＶを通さないで信号ラインを通して前記マスターチップの信号受信部３０に伝送されることができる。また、前記半導体装置１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を伝送する第２ＴＳＶ（ＴＳＶ２）をさらに含む。前記第２ＴＳＶは、前記マスターチップ、前記第１スレーブチップ及び第２スレーブチップを貫通して連結し、前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を前記それぞれのチップに伝送できる。前記第２ＴＳＶは前記分周クロック信号ＣＬＫＴ＜０：ｋ＞の個数によって複数個のＴＳＶを含むことができる。
【００１８】
一方、前記クロック分周部１０は、前記第１スレーブチップないし第２スレーブチップが備えることもできる。この場合、前記クロック信号ＣＬＫは前記第１スレーブチップ及び第２スレーブチップに伝送されて、前記第１スレーブチップ及び第２スレーブチップ各々に備わったクロック分周部を通して前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞が生成されることができる。他の実施形態にしたがう場合、クロック信号を伝送するＴＳＶの個数を減少させることができる。
【００１９】
図１で、前記半導体装置１は前記第１ＴＳＶ及び前記第２ＴＳＶを通して伝送される前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞及び前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を各々バッファーリングするリピーターＲＰＴをさらに含むことができる。
【００２０】
図１で、前記半導体装置１のマスターチップ、第１スレーブチップ及び第２スレーブチップは、各々前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を受信してＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成するＴＳＶ選択部３３、４３、５３をさらに含むことができる。前記ＴＳＶ選択部３３、４３、５３は前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞をデコーディングしてＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成する。先に説明した通り、本発明の実施形態の前記ヒューズ信号はＴＳＶの不良情報を持っていることと例示された。したがって、前記ＴＳＶ選択部３３、４３、５３は不良ＴＳＶを正常なＴＳＶに変えるリペア動作のために使われることができる。
【００２１】
図２は図１のクロック分周部１０の実施形態の構成を概略的に表す図である。図２で、前記クロック分周部１０は複数個の分周部及び複数個の遅延ドライバーを含む。前記複数個の分周部は各々直列に連結され、前記クロック信号ＣＬＫから複数個の遅延クロック信号ＣＬＫＤ＜０：ｋ＞を生成する。前記分周部は入力されるクロック信号ＣＬＫ及び遅延クロック信号ＣＬＫＤ＜０：ｋ−１＞の周期を、限定するのではないが、例えば２倍分周して前記遅延クロック信号ＣＬＫＤ＜０：ｋ＞を生成する。前記分周部は、リセット信号ＲＳＴをさらに受信し、前記リセット信号ＲＳＴが入力されると初期化できる。前記分周部は例えば、Ｔ−フリップフロップで構成されることができる。前記複数個の遅延ドライバーは前記複数個の遅延クロック信号ＣＬＫＤ＜０：ｋ＞を各々受信して前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成する。前記遅延ドライバーはバッファーから構成されることができて、遅延量及び駆動力を調節して前記遅延クロック信号ＣＬＫＤ＜０：ｋ＞のエッジ(ライジングまたはフォーリング)を整列する機能を備える。したがって、前記クロック分周部は前記遅延ドライバーを具備することによって、エッジが整列になった前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞を生成できる。また、前記クロック分周部１０から生成された分周クロック信号ＣＬＫＴ＜０：ｋ＞は前記クロック信号ＣＬＫより周期が長い。したがって、前記クロック分周部１０は前記伝送制御信号の生成部２１及び受信制御信号の生成部３１、４１、５１が各々前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）及び受信制御信号ＣＬＫＰ’＜０：１１＞を生成するタイミングマージンを確保することができるようにする。
【００２２】
図３は図１の伝送制御信号の生成部２１の実施形態の構成及び動作を概略的に表す図である。図３で、前記伝送制御信号の生成部２１は前記複数個の分周クロック信号ＣＬＫＴ＜０：ｋ＞をデコーディングして順次的にイネーブルされる前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成するクロックデコーディング部を含む。図３のように、前記クロックデコーディング部は第１デコーディング部３０１及び第２デコーディング部３０２を含む。前記第１デコーディング部３０１は一部分の前記分周クロック信号ＣＬＫＴ＜０：ｌ−１＞を受信する。前記第１デコーディング部３０１は前記一部分の分周クロック信号ＣＬＫＴ＜０：ｌ−１＞をデコーディングして前記伝送制御信号ＣＬＫＰ＜０：１１＞を生成する。前記第２デコーディング部３０２は残りの前記分周クロック信号ＣＬＫ＜ｌ：ｋ＞を受信する。前記第２デコーディング部３０２は前記残りの分周クロック信号ＣＬＫ＜ｌ：ｋ＞をデコーディングして前記伝送制御信号ＣＬＫＦ＜０：２＞を生成する。
【００２３】
図３を参照して、前記クロックデコーディング部の動作を説明すると次の通りである。以下では、前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）が１５個生成される場合を例示した。特に、図３には５個の伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫＦ＜０＞）が生成される動作を図示した。前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞は、図３のように各々２倍の周期差を有する。第１時点ａで前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞は全てハイレべルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされる。第２時点ｂで前記第１分周クロック信号ＣＬＫＴ＜０＞はローレベルであり、前記第２ないし第４分周クロック信号ＣＬＫＴ＜１：３＞はハイレべルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて伝送制御信号ＣＬＫＰ＜１＞がイネーブルされる。第３時点ｃで前記第２分周クロック信号ＣＬＫＴ＜１＞はローレベルであり、前記第１、第３及び第４分周クロック信号ＣＬＫＴ＜０、２：３＞はハイレベルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜２＞がイネーブルされる。第４時点ｄで前記第１及び第２分周クロック信号ＣＬＫＴ＜０：１＞はローレべルであり、前記第３及び第４分周クロック信号ＣＬＫＴ＜２：３＞はハイレベルであり、前記第１ないし第４分周クロック信号ＣＬＫＴ＜０：３＞がデコーディングされて前記伝送制御信号ＣＬＫＰ＜３＞がイネーブルされる。したがって、前記分周クロック信号ＣＬＫＴ＜０：３＞のデコーディング結果によって順次的にイネーブルされる前記伝送制御信号ＣＬＫＰ＜０：３＞が前記第１デコーディング部３０１によって生成されることができる。また、第２デコーディング部３０２は前記伝送制御信号ＣＬＫＰ＜０：３＞が順次的にイネーブルされる間継続的にイネーブルされる前記伝送制御信号ＣＬＫＦ＜０＞を生成する。このように、残りの伝送制御信号（ＣＬＫＰ＜４：１１＞、ＣＬＫＦ＜１：２＞）も前記第１デコーディング部３０１及び第２デコーディング部３０２によって生成されることができる。前記クロック信号をデコーディングする方式は技術分野で知らされた多様な方式で行なわれることができることである。
【００２４】
一方、先に説明した通り、前記マスターチップ、第１スレーブチップ及び第２スレーブチップにパッチされる前記受信制御信号の生成部３１、４１、５１は各々図３に図示された前記伝送制御信号の生成部２１と同じ構成を有することができる。本発明の実施形態から、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号ＣＬＫＰ＜０：１１＞に対応する前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成すると充分なので、前記受信制御信号の生成部３１、４１、５１は前記第２デコーディング部３０２を備えず前記第１デコーディング部３０１を備えるように構成すればよい。したがって、前記受信制御信号の生成部３１、４１、５１は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に位相が同じ前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成できる。
【００２５】
図４は図１のヒューズ信号の伝送部２２の実施形態の構成を表す図である。図４で、前記ヒューズ信号の伝送部２２は第１ないし第３伝送部４１０、４２０、４３０を備える。前記第１ないし第３伝送部４１０、４２０、４３０は各々前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＴ＜０：２＞）を共通的に受信する。前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の一部（ＦＵＳＥ＜０、３、６、・・・、ｎ−２＞）を受信し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の他の一部（ＦＵＳＥ＜１、４、７、・・・、ｎ−１＞）を受信し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞の中の残りの一部（ＦＵＳＥ＜２、５、８、・・・、ｎ＞）を受信するように構成される。すなわち、前記第１ないし第３伝送部４１０、４２０、４３０が受信する前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞は互いに重ならない。したがって、前記ヒューズ信号の伝送部２２は一つの伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＴ＜０：２＞）に応答して複数個のヒューズ信号ＦＵＳＥ＜０：ｎ＞を一度に伝送できる。すなわち、前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされると前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜０＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成して出力し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜１＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を生成して出力し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜２＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を生成して出力する。前記伝送制御信号ＣＬＫＰ＜１＞がイネーブルされると前記第１伝送部４１０は前記ヒューズ信号ＦＵＳＥ＜３＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成して出力し、前記第２伝送部４２０は前記ヒューズ信号ＦＵＳＥ＜４＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を生成して出力し、前記第３伝送部４３０は前記ヒューズ信号ＦＵＳＥ＜５＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を生成して出力する。したがって、前記ヒューズ信号の伝送部２２は並列に入力される前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞として直列に出力し、前記ヒューズ信号の伝送部２２は前記第１ないし第３伝送部４１０、４２０、４３０を含んで前記１５個の伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）に応答して３６個のヒューズ信号を伝送できる。ただし、ヒューズ信号の個数はこれに限定されるものではなく、当業者ならば伝送部の個数及び伝送制御信号の個数によって伝送できるヒューズ信号の個数を調節できる。
【００２６】
図５は図４の第１伝送部の４１０の実施形態の構成を概略的に表すブロック図である。前記第１伝送部４１０は第１ないし第３プリドライバー５１１〜５１３及び出力ドライバー５２０を含む。前記第１ないし第３プリドライバー５１１〜５１３は各々割り当てられた前記ヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞（ヒューズ信号ＦＵＳＥ＜０：ｎ＞が総数３６個である場合を例示する））及び前記伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫＰ＜４：７＞、ＣＬＫＰ＜８：１１＞）を受信する。前記第１ないし第３プリドライバー５１１〜５１３は、各々割り当てられた前記伝送制御信号（ＣＬＫＰ＜０：３＞、ＣＬＫ＜４：７＞、ＣＬＫ＜８：１１＞）に応答して割り当てられたヒューズ信号（ＦＵＳＥ＜０、３、６、９＞、ＦＵＳＥ＜１２、１５、１８、２１＞、ＦＵＳＥ＜２４、２７、３０、３３＞)から第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞を生成して出力する。前記第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞は全て前記出力ドライバー５２０を通して出力される。したがって、前記第２デコーディング部４０２によって生成された伝送制御信号ＣＬＫＦ＜０：２＞は、前記第１ないし第３プリドライバー５１１〜５１３から生成された前記第１ないし第３伝送駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞が衝突する問題を解決することができる。
【００２７】
前記出力ドライバー５２０は、第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞を受信し、前記伝送制御信号ＣＬＫＦ＜０：２＞に応答して前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。前記出力ドライバー５２０は、第１伝送制御信号ＣＬＫＦ＜０＞に応答して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成し、前記伝送制御信号ＣＬＫＦ＜１＞に応答して前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞から前記ヒューズ伝送信号(FSTSV<０>)を生成し、前記伝送制御信号ＣＬＫＦ＜２＞に応答して前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。
【００２８】
図６は図５の第１プリドライバー５１１の実施形態の構成を表す図である。前記第１プリドライバー５１１は、第１ないし第４の三状態インバータＴＩＶ１〜ＴＩＶ４及び駆動ノードＮ１を備える。前記第１の三状態インバータＴＩＶ１は、前記伝送制御信号及びその反転信号（ＣＬＫＰ＜０＞、ＣＬＫＰＢ＜０＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜０＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。前記第２の三状態インバータＴＩＶ２は、前記伝送制御信号及びその反転信号（ＣＬＫＰ＜１＞、ＣＬＫＰＢ＜１＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜３＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。同じように、前記第３及び第４の三状態インバータＴＩＶ３、ＴＩＶ４は、各々前記伝送制御信号及びその反転信号（ＣＬＫＰ＜２：３＞、ＣＬＫＰＢ＜２：３＞）の制御を受けて前記ヒューズ信号ＦＵＳＥ＜６、９＞を反転して前記駆動ノードＮ１へ出力したり、前記駆動ノードＮ１へ出力されるのを遮断する。したがって、前記第１プリドライバー５１１は、前記伝送制御信号ＣＬＫＰ＜０＞がイネーブルされると前記ヒューズ信号ＦＵＳＥ＜０＞を反転駆動して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を生成する。同じように、それぞれの伝送制御信号ＣＬＫＰ＜１：３＞がイネーブルされる時に前記ヒューズ信号ＦＵＳＥ＜３、６、９＞を反転駆動して前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を生成する。前記第２プリドライバー５１２及び第３プリドライバー５１３は前記第１プリドライバー５１１と同一に構成されることができるので、別途の説明は省略する。
【００２９】
図７は図５の出力ドライバー５２０の実施形態の構成を表す図である。図７で、前記出力ドライバー５２０は第５ないし第７の三状態インバータＴＩＶ５〜ＴＩＶ７、ラッチ部ＬＡＴ、第１インバータＩＶ１及び第２インバータＩＶ２、第１ＮＭＯＳトランジスターＮ１を含む。前記第５の三状態インバータＴＩＶ５は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜０＞、ＣＬＫＦＢ＜０＞）により制御されて前記第１プリドライバー５１１から出力された前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を伝送及び遮断する。前記第６の三状態インバータＴＩＶ６は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜１＞、ＣＬＫＦＢ＜１＞）により制御されて前記第２プリドライバー５１２から出力された前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞を伝送及び遮断する。前記第７の三状態インバータＴＩＶ７は、前記伝送制御信号及びその反転信号（ＣＬＫＦ＜２＞、ＣＬＫＦＢ＜２＞）により制御されて前記第３プリドライバー５１３から出力された前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞を伝送及び遮断する。前記第５ないし第７の三状態インバータＴＩＶ５〜ＴＩＶ７の出力端は、第２ノードＮ２と共通に連結される。前記ラッチ部ＬＡＴは、前記第２ノードＮ２の電圧レベルをラッチして、前記第２ノードＮ２の電圧が反転された信号を出力する。したがって、前記出力ドライバー５２０は、前記伝送制御信号ＣＬＫＦ＜０＞がイネーブルされた間は前記第１駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成し、前記伝送制御信号ＣＬＫＦ＜１＞がイネーブルされた間は前記第２駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜１＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成し、前記伝送制御信号ＣＬＫＦ＜２＞がイネーブルされた間は前記第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜２＞を前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞として生成する。したがって、前記第１ないし第３駆動ヒューズ信号ＰＲＥ＿ＯＵＴ＜０：２＞は、前記出力ドライバー５２０を通して互いに衝突なしで順次的に出力されることができる。
【００３０】
前記第１インバータＩＶ１は、前記ラッチ部ＬＡＴの出力を反転して前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を生成する。前記第２インバータＩＶ２は前記リセット信号ＲＳＴを受信し、前記第１ＮＭＯＳトランジスターＮ１は前記第２インバータＩＶ２の出力を受信して前記第２ノードＮ２を接地電圧レベルにする。したがって、前記出力ドライバー５２０は、前記リセット信号ＲＳＴに応答して初期化することができる。
【００３１】
先に説明した通り、前記第２伝送部４２０及び第３伝送部４３０は、図５ないし図７を通して記述された前記第１伝送部４１０と同じ構成を有する。したがって、前記伝送制御信号ＣＬＫＦ＜０：２＞がイネーブルされる間は前記第１ないし第３伝送部４１０〜４３０から前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が生成される。
【００３２】
図８は、図１で第１スレーブチップに配置される信号受信部４０のヒューズ信号の受信部４２の実施形態の構成を概略的に表す図である。図８で、前記ヒューズ信号の受信部４２は第１ないし第３ＡＮＤゲート８１１、８１２、８１３及び第１ないし第３ＳＲラッチ部ＳＲ１〜ＳＲ３を含む。前記第１ＡＮＤゲート８１１は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞を受信する。前記第１ＳＲラッチ部ＳＲ１は、前記第１ＡＮＤゲート８１１の出力がハイレべルでイネーブルされると、ヒューズ出力信号ＦＳＯＵＴ＜０＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜０＞をローレベルでディスエーブルさせる。前記第２ＡＮＤゲート８１２は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞を受信する。前記第２ＳＲラッチ部ＳＲ２は、前記第２ＡＮＤゲート８１２の出力がハイレべルでイネーブルされるとヒューズ出力信号ＦＳＯＵＴ＜１＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜１＞をローレベルでディスエーブルさせる。前記第３ＡＮＤゲート８１３は、前記受信制御信号ＣＬＫＰ’＜０＞及び前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞を受信する。前記第３ＳＲラッチ部ＳＲ３は、前記第３ＡＮＤゲート８１３の出力がハイレべルでイネーブルされるとヒューズ出力信号ＦＳＯＵＴ＜２＞をハイレべルでイネーブルさせ、リセット信号ＲＳＴに応答して前記ヒューズ出力信号ＦＳＯＵＴ＜２＞をローレベルでディスエーブルさせる。前記ヒューズ信号の受信部４２は、前記受信制御信号ＣＬＫＰ’＜０：１１＞の個数と同じ個数備えることができる。したがって、前記ヒューズ信号の受信部４２は直列に入力されるヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から並列に出力されるヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。前記ヒューズ信号の受信部４２は、前記受信制御信号ＣＬＫＰ’＜０：１１＞のイネーブル時点で同期されて前記信号伝送部２０から伝送された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信して、前記受信された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞から前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。結果的に、前記信号伝送部２０は前記伝送制御信号ＣＬＫＰ＜０：１１＞に同期して先に例示された３６個のヒューズ信号を伝送し、前記信号受信部４０は前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に位相が同じ前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して３６個のヒューズ信号を受信することができる。したがって、前記マスターチップから伝送されるヒューズ信号は前記マスターチップ、第１スレーブチップ及び第２スレーブチップへ同時に正確に伝えられることができる。
【００３３】
図９は本発明の実施形態による半導体装置の動作を表すタイミング図である。図１ないし図９を参照して本発明の実施形態による半導体装置(１)の動作を説明すれば次の通りである。前記伝送制御信号の生成部２１は前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）を生成する。前記マスターチップの前記受信制御信号の生成部３１も前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記伝送制御信号ＣＬＫＰ＜０：１１＞と実質的に同じ位相を有する前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。前記第１スレーブチップ及び第２スレーブチップの前記受信制御信号の生成部４１、５１は、前記第２ＴＳＶを通して伝送された前記分周クロック信号ＣＬＫＴ＜０：ｋ＞を受信して前記受信制御信号ＣＬＫＰ’＜０：１１＞を生成する。前記ヒューズ信号の伝送部２２は、前記伝送制御信号（ＣＬＫＰ＜０：１１＞、ＣＬＫＦ＜０：２＞）によってヒューズ回路１１のヒューズ情報を有する前記ヒューズ信号ＦＵＳＥ＜０：ｎ＞から前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を生成して前記第１ＴＳＶ
(ＴＳＶ１)を通して伝送する。図９では、前記伝送制御信号ＣＬＫＰ＜０：１１＞が順次的にイネーブルされる間持続的にイネーブルされる前記伝送制御信号ＣＬＫＦ＜０：２＞に応答して前記第１ないし第３伝送部４１０、４２０、４３０から生成された前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞が出力されることが示される。前記ヒューズ伝送信号ＦＳＴＳＶ＜０＞はヒューズ信号ＦＵＳＥ＜０、３、６、９＞のヒューズ情報を順次的に出力し、前記ヒューズ伝送信号ＦＳＴＳＶ＜１＞はヒューズ信号ＦＵＳＥ＜１、４、７、１０＞のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号ＦＳＴＳＶ＜２＞はヒューズ信号ＦＵＳＥ＜２、５、８、１１＞のヒューズ情報を順次的に出力する。前記ヒューズ信号の受信部３２、４２、５２は前記受信制御信号ＣＬＫＰ’＜０：１１＞に同期して前記ヒューズ伝送信号ＦＳＴＳＶ＜０：２＞を受信してヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞を生成することができる。
【００３４】
図１０は本発明の実施形態による半導体装置１により伝送されたヒューズ情報が使われることができるリペア回路６０の実施形態の構成を表す図である。前記ＴＳＶ選択部３３、４３、５３は、前記信号受信部３０、４０、５０によって生成された前記ヒューズ出力信号ＦＳＯＵＴ＜０：ｎ＞をデコーディングしてＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成することは先に説明したとおりである。図１０は、例示のために一つのマスターチップと一つのスレーブチップが４個のＴＳＶを通して電気的に連結された場合を図示する。前記第１ＴＳＶ(ＴＳＶ１１)は、第１信号ＳＩＧ＜０＞を前記マスターチップから前記スレーブチップへ伝送する。前記第２ないし第４ＴＳＶ(ＴＳＶ１２〜ＴＳＶ１４)は、各々第２ないし第４信号ＳＩＧ＜１：３＞を前記マスターチップから前記スレーブチップへ伝送する。前記第１ないし第４ＴＳＶ（ＴＳＶ１１〜ＴＳＶ１４）は各々複数個のトランシーバーＴＸ１〜ＴＸ４及びレシーバーＲＸ１〜ＲＸ３と連結される。すなわち、前記トランシーバーＴＸ１〜ＴＸ４は、割り当てられたＴＳＶ及び隣接するＴＳＶを通して伝送されなければならない信号を共に受信し、ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：３＞によって前記信号が伝送されるＴＳＶを選択することができる。同じように、前記レシーバーＲＸ１〜ＲＸ３は、割り当てられたＴＳＶ及び隣接するＴＳＶと連結され、前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：２＞によって前記割り当てられたＴＳＶ及び前記隣接するＴＳＶのいずれか一つから伝送される信号を受信することができる。したがって、前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞によって前記信号らが伝送されるＴＳＶを選択することができる。
【００３５】
前記第１、第３及び第４ＴＳＶ（ＴＳＶ１１、ＴＳＶ１３、ＴＳＶ１４）が正常であり、第２ＴＳＶ（ＴＳＶ１２）は不良であると仮定すれば、信号の正確な伝送のために前記第２信号ＳＩＧ＜１＞は前記第２ＴＳＶ（ＴＳＶ１２）を通して伝送されていけないし、正常なＴＳＶを通して伝送されなければならない。すなわち、リペア過程が必要である。この時、図１の前記ヒューズ回路１１にこのようなリペア情報がヒューズ情報として出力されて、前記信号受信部３０、４０、５０は前記ヒューズ情報を受信して前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞を生成する。前記マスターチップで生成されたＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞は、図１０の前記トランシーバーＴＸ１〜ＴＸ４で入力されることができ、前記スレーブチップで生成されたＴＳＶ選択信号ＴＳＶＳＥＬ＜０：ｍ＞は図１０の前記レシーバーＲＸ１〜ＲＸ３で入力されることができる。前記トランシーバーＴＸ１は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０＞に応答して前記第１信号ＳＩＧ＜０＞を第１ＴＳＶ（ＴＳＶ１１）を通して伝送し、前記レシーバーＲＸ１は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜０＞に応答して前記第１ＴＳＶ（ＴＳＶ１１）を通して前記第１信号ＳＩＧ＜０＞を受信することができる。前記トランシーバーＴＸ２、ＴＸ３は各々前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜１：２＞に応答して前記第２信号ＳＩＧ＜１＞が第２ＴＳＶ（ＴＳＶ１２）ではなく前記第３ＴＳＶ（ＴＳＶ１３）を通して伝送されるようにし、前記レシーバーＲＸ２は前記ＴＳＶ選択信号ＴＳＶＳＥＬ＜１＞に応答して前記第３ＴＳＶ（ＴＳＶ１３）を通して前記第２信号ＳＩＧ＜１＞を受信することができる。同じように、前記トランシーバーＴＸ３、ＴＸ４は前記第３信号（ＳＩＧ＜２＞）を前記第４ＴＳＶ（ＴＳＶ１４）を通して伝送し、前記レシーバーＲＸ３は前記第４ＴＳＶ（ＴＳＶ１４）を通して前記第３信号ＳＩＧ＜３＞を受信することができる。したがって、前記ＴＳＶ選択信号（ＴＳＶＳＥＬ＜０：ｍ＞）は前記リペア回路６０へ入力されて不良が発生したＴＳＶで伝送される信号の伝送経路を正常なＴＳＶで迂回させて円滑で正常な信号の伝送を可能にする。
【００３６】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できる。したがって、以上で記述した実施形態はあらゆる面で例示的なことであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求範囲によって表されるし、特許請求範囲の意味及び範囲そしてその等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解釈されなければならない。
【符号の説明】
【００３７】
１０ クロック分周部
１１ ヒューズ回路
２０ 信号伝送部
２１ 伝送制御信号の生成部
２２ ヒューズ信号伝送部
３０、４０、５０ 信号受信部
３１、４１、５１ 受信制御信号の生成部
３２、４２、５２ ヒューズ信号の受信部
３３、４３、５３ ＴＳＶ選択部
３０１ 第１デコーディング部
３０２ 第２デコーディング部
４１０ 第１伝送部
４２０ 第２伝送部
４３０ 第３伝送部
５１１ 第１プリドライバー
５１２ 第２プリドライバー
５１３ 第３プリドライバー
５２０ 出力ドライバー
【特許請求の範囲】
【請求項１】
クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、
前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、
前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備えることを特徴とする半導体装置。
【請求項２】
前記伝送制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、
前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成する第１のクロックデコーディング部を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒューズ信号伝送部は、前記伝送制御信号が順次的にイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ信号を生成することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記受信制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、
前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成する第２のクロックデコーディング部を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ヒューズ信号受信部は、前記受信制御信号が順次的にイネーブルされるたびに直列に入力される前記ヒューズ信号を受信して並列に出力されるヒューズ出力信号を生成することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ヒューズ出力信号をデコーディングしてＴＳＶ選択信号を生成するＴＳＶ選択部をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
クロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、
前記分周クロック信号に応答してヒューズ信号を伝送する信号伝送部と、
マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、
スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部を備えることを特徴とする半導体装置。
【請求項８】
前記信号伝送部は、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、
前記伝送制御信号に同期して前記ヒューズ信号からヒューズ伝送信号を生成するヒューズ信号伝送部を備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記伝送制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ヒューズ信号伝送部は、前記伝送制御信号がイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記マスターチップ信号受信部は、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ伝送信号からヒューズ出力信号を生成するヒューズ信号受信部と、
前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記受信制御信号は、前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成するクロックデコーディング部を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記ヒューズ信号受信部は、前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記スレーブチップ信号受信部は前記複数個の分周クロックから受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ伝送信号を受信してヒューズ出力信号を生成するヒューズ信号受信部と、
前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１６】
前記受信制御信号は前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記ヒューズ信号受信部は前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項１５に記載の半導体装置。
【請求項１９】
前記ＴＳＶ選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を備えることを特徴とする請求項７に記載の半導体装置。
【請求項２０】
前記リペア回路は、
第１信号を伝送する第１ＴＳＶ及び第２ＴＳＶと、
前記ＴＳＶ選択信号に応答して前記第１信号を前記第１ＴＳＶ又は前記第２ＴＳＶのいずれかに出力するトランシーバーと、
前記ＴＳＶ選択信号に応答して前記第１ＴＳＶ及び第２ＴＳＶのいずれかを介して前記第１信号を受信するレシーバーを備えることを特徴とする請求項１９に記載の半導体装置。
【請求項１】
クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、
前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、
前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備えることを特徴とする半導体装置。
【請求項２】
前記伝送制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、
前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成する第１のクロックデコーディング部を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒューズ信号伝送部は、前記伝送制御信号が順次的にイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ信号を生成することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記受信制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、
前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成する第２のクロックデコーディング部を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ヒューズ信号受信部は、前記受信制御信号が順次的にイネーブルされるたびに直列に入力される前記ヒューズ信号を受信して並列に出力されるヒューズ出力信号を生成することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ヒューズ出力信号をデコーディングしてＴＳＶ選択信号を生成するＴＳＶ選択部をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
クロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、
前記分周クロック信号に応答してヒューズ信号を伝送する信号伝送部と、
マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してＴＳＶ選択信号を生成するマスターチップ信号受信部と、
スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記ＴＳＶ選択信号を生成するスレーブチップ信号受信部を備えることを特徴とする半導体装置。
【請求項８】
前記信号伝送部は、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、
前記伝送制御信号に同期して前記ヒューズ信号からヒューズ伝送信号を生成するヒューズ信号伝送部を備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記伝送制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ヒューズ信号伝送部は、前記伝送制御信号がイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記マスターチップ信号受信部は、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ伝送信号からヒューズ出力信号を生成するヒューズ信号受信部と、
前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記受信制御信号は、前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成するクロックデコーディング部を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記ヒューズ信号受信部は、前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記スレーブチップ信号受信部は前記複数個の分周クロックから受信制御信号を生成する受信制御信号生成部と、
前記受信制御信号に同期して前記ヒューズ伝送信号を受信してヒューズ出力信号を生成するヒューズ信号受信部と、
前記ヒューズ出力信号をデコーディングして前記ＴＳＶ選択信号を生成するＴＳＶ選択部を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１６】
前記受信制御信号は前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記ヒューズ信号受信部は前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項１５に記載の半導体装置。
【請求項１９】
前記ＴＳＶ選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を備えることを特徴とする請求項７に記載の半導体装置。
【請求項２０】
前記リペア回路は、
第１信号を伝送する第１ＴＳＶ及び第２ＴＳＶと、
前記ＴＳＶ選択信号に応答して前記第１信号を前記第１ＴＳＶ又は前記第２ＴＳＶのいずれかに出力するトランシーバーと、
前記ＴＳＶ選択信号に応答して前記第１ＴＳＶ及び第２ＴＳＶのいずれかを介して前記第１信号を受信するレシーバーを備えることを特徴とする請求項１９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１６１０６６（Ｐ２０１２−１６１０６６Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７８６９１（Ｐ２０１１−１７８６９１）
【出願日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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