【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくする。
【解決手段】素子アレイ１４には抵抗アレイを設け、特性値の分布の平均値を素子アレイ１４で得られる合成抵抗値の中央値に対応付け、トリミング情報生成回路１２における上記中央値より大きい合成抵抗値に対応するトリミング情報の配列を、１０進数で「１５」〜「８」の降順に、上記中央値以下の合成抵抗値に対応するトリミング情報の配列を、１０進数で「０」〜「７」の昇順に設定する。変換回路１３は、トリミング情報生成回路１２からのトリミング情報を変換して、素子アレイ１４の抵抗アレイから各合成抵抗値を得るためにオフする抵抗を選択する素子選択情報を生成する。こうして、上記分布における「平均値±２σ」の範囲内に対応付けられトリミング情報を生成する場合のヒューズ溶断数を大幅に削減する。 （もっと読む）

【課題】ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供する。
【解決手段】ヒューズトリミングを行うための回路であって、トリミングヒューズと、
前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備えたことを特徴とする。 （もっと読む）

【課題】クロックツリーにおけるクロックスキューの調整において、精度の確保とデューティ保持とを両立させる。
【解決手段】レイアウト装置（１０）において、ＭＯＳトランジスタ１段で形成された第１セルと、ＭＯＳトランジスタ複数段で形成された第２セルとがライブラリ化されたテーブルを設ける。また、上記レイアウト装置には、上記第１セルと上記第２セルとの組み合わせによるコンビネーションチェーンを上記クロックツリーに挿入することで、上記クロックツリーにおける異なるクロック系統間のクロックスキューを調整可能な演算処理部（１２）を設ける。上記コンビネーションチェーンによってクロックスキューの調整を行うことで、個々の第１セルでの遅延誤差が伝播されるのを抑制し、遅延計算における遅延誤差の低減を図る。また、第１セルはＭＯＳトランジスタ１段で形成され、そこで論理反転されるため、デューティ保持の観点で有利とされる。 （もっと読む）

【課題】 論理ゲートの一方の入力を含む信号パスの遅延故障と、論理ゲートの他方の入力を含む信号パスの遅延故障とを、１つの制御点により検出する。
【解決手段】 第１および第２ユーザロジックと、第１ユーザロジックの出力に接続される第１入力を有する第１論理ゲートと、第１論理ゲートの出力に接続された第３ユーザロジックと、第２ユーザロジックと第１論理ゲートとの間に挿入された制御点とを有する。制御点は、第１または第３ユーザロジックの第１スキャンフリップの１つのデータ出力がデータ入力に接続された第２スキャンフリップフロップと、一対の入力が第２スキャンフリップフロップのデータ出力および第２ユーザロジックの出力にそれぞれ接続され、出力が第１論理ゲートの第２入力に接続された第２論理ゲートとを有する。 （もっと読む）

【課題】消費電力を低減することが可能な半導体装置および電源供給方法を提供することである。
【解決手段】本発明にかかる半導体装置は、内部回路３に電源を供給する電源供給部４と、内部回路３の複数の場所における特性をモニタする複数のモニタ部１_１〜１_Ｎと、複数のモニタ部１_１〜１_Ｎから出力された信号Ｃ_１〜Ｃ_Ｎに基づき算出されたモニタ値Ｃ_ＡＶＥと、設定された比較値ＣＯＭＰとの比較結果に応じて電源供給部４を制御する制御部２と、を備える。制御部２は、複数のモニタ部１_１〜１_Ｎにおける特性のばらつきに応じて比較値ＣＯＭＰを設定する。 （もっと読む）

【課題】トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供すること。
【解決手段】ＭＯＳトランジスタから構成されたプリミティブゲート回路１１ａを奇数段でリング状に結合した第１リングオシレータ部１１の各前記プリミティブゲート回路の出力部と電気的に接続された負荷部１２となる第１配線を有する配線負荷パターンと、第２リングオシレータ部の各プリミティブゲート回路の出力部が第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、第３リングオシレータ部の各プリミティブゲート回路の出力部が第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。 （もっと読む）

【課題】設計する回路の中で電流の多く流れる信号線を容易に見つけ出すことができ、容
易にその部分の電流を測定できるスタンダードセルを提供することを課題とする。
【解決手段】電流検出用テストパッドを少なくとも２つ有するスタンダードセルを自動レ
イアウトで配置する。そして、２つのテストパッド間を接続する配線を切断することで、
該２つのテストパッドを電流測定用テストパッドとして利用する。なお、スタンダードセ
ル内の２つのテストパッド間は、過電流が流れることにより電流の流れる経路が遮断され
る配線によって接続される構成としてもよい。また、２つのテストパッド間をつなぐ配線
部にメモリ又はアナログスイッチを設ける構成としてもよい。 （もっと読む）

【課題】チップ面積が小さく低コストで誤動作が発生し難い半導体チップを提供する。
【解決手段】半導体チップ１をパッケージ３に搭載する場合は８０個のパッドＰＡをパッケージ３の８０個の端子ＴＡに接続し、半導体チップ１をパッケージ５に搭載する場合は１００個のパッドＰＡ，ＰＢ，ＰＣをパッケージ５の１００個の端子ＴＡに接続する。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が絶縁されている場合は８０端子のマイクロコンピュータ４として動作し、電極Ｅ１，Ｅ２がボンディングワイヤＷの端部によって短絡されている場合は１００端子のマイクロコンピュータ４として動作する。したがって、パッケージの端子数を設定する専用パッドが不要となる。 （もっと読む）

【課題】少しの設計方法の変更で設計できる、一層低消費電力化した半導体装置の実現。
【解決手段】複数の電源供給領域23と、複数の電源供給領域に供給する電源の電圧を切り替える複数の電源切替ユニットSWA,SWBと、を有し、複数の電源供給領域に含まれる回路要素を組み合わせて少なくとも１つの機能ブロックが形成され、少なくとも１つの機能ブロックは、内部に異なる電圧で動作する回路要素を含む半導体装置。 （もっと読む）

【課題】 要求性能を満たすとともに、消費電力を削減することができる配線方法を提供すること。
【解決手段】 本発明の実施形態による集積回路の配線方法は、所定の動作周波数を満たすように第１の配線を求め、前記所定の動作周波数と前記第１の配線のクリティカルパスとを用いて最大迂回配線長を算出し、集積回路の配線を複数の群に分けた場合に、配線群に含まれる前記第１の配線を、前記第１の配線を含む他の配線群内の配線を用いて迂回させることで第２の配線を求め、前記第２の配線と前記第１の配線との差分が前記最大迂回配線長以下ならば、前記第２の配線によって前記第１の配線を更新し、前記第２の配線と前記第１の配線の差分が前記最大迂回配線長よりも大きければ、前記第１の配線を更新しないことを特徴としている。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】レイアウトパターン上で、直観的に回路素子を認識可能とし、回路素子間の信号の流れの把握を容易にする。
【解決手段】レイアウトパターン表示部４００により、格納部２００，３００内に格納されているブロック／セルという階層構造をもったデータを展開して、画面上にレイアウトパターンを表示する。条件設定部８００には、セル枠決定に用いる特定のレイヤーを示す情報がセル枠決定条件として設定されており、セル枠決定部６００は、個々のセルについて、当該特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接矩形をセル枠として求める。端子図形生成部５００は、求めたセル枠とセル間配線との交差位置に端子図形を生成する。レイアウトパターン表示部４００は、セル枠と端子図形をレイアウトパターン上に重畳表示する。 （もっと読む）

【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】従来のＬＳＩ設計フローではクロックの遅延やスキューが無いことを前提とするため，クリティカルパスにてタイミングが仕様を満たさないことがＳＴＡ後に判明する。
【解決手段】ハードウェア記述ファイルと制約条件ファイルとから第１のクロックと第２のクロックのそれぞれのクロックツリーによる想定遅延値をそれぞれ生成し，第１のクロックと第２のクロックの想定遅延値をもとにしてクリティカルパスをデータベースへ登録するデータベース構築工程と，ハードウェア記述ファイルと制約条件ファイルについて論理合成を行うとともに，クリティカルパスをそれ以外のパスよりも優先して最適化し，ネットリストを生成する論理合成工程とを有するＬＳＩ設計方法。 （もっと読む）

【課題】スタンダードセル回路のレイアウト面積を削減する。
【解決手段】配線導体Ｌａは電源電圧ＶＤＤａを出力する電源に接続される。レギュレータ６ａは、配線導体Ｌａからの電源電圧ＶＤＤａを電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介してレベルシフタ２−１〜２−３，３，及びスタンダードセル４に出力する。レベルシフタ２−１は、入力されるデータの電圧レベルを電源電圧ＶＤＤａの電圧レベルから電源電圧ＶＤＤｂの電圧レベルに電圧シフトしてスタンダードセル４に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを電源電圧ＶＤＤｂの電圧レベルから電源電圧ＶＤＤａの電圧レベルに電圧シフトし、出力端子Ｔｑを介して出力する。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮し、且つ、レイアウトエラー確率を低減する。
【解決手段】本発明の実施形態のネットリスト変換装置は、半導体集積回路を構成する複数のセルであって、第１遅延時間だけスキャン用データ信号を遅延させる第１スキャンフリップフロップを含む複数のセルの接続関係を示すネットリストを変換する。そのようなネットリスト変換装置は、論理ライブラリ３０と、ネットリスト変換部１８と、を備える。論理ライブラリ３０は、半導体集積回路を構成する複数のセルの論理的機能を示す情報を含むセル論理情報であって、第１スキャンフリップフロップの論理的機能を示す情報と、第１遅延時間より大きいスキャン用第２遅延時間だけデータ信号を遅延させる第２スキャンフリップフロップの論理的機能を示す情報と、を含むセル論理情報を記憶する。ネットリスト変換部１８は、セル論理情報を参照して、ネットリストの第１スキャンフリップフロップを第２スキャンフリップフロップに置換する。 （もっと読む）