半導体集積回路およびそれを用いた光センサ機器
【課題】修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくする。
【解決手段】素子アレイ１４には抵抗アレイを設け、特性値の分布の平均値を素子アレイ１４で得られる合成抵抗値の中央値に対応付け、トリミング情報生成回路１２における上記中央値より大きい合成抵抗値に対応するトリミング情報の配列を、１０進数で「１５」〜「８」の降順に、上記中央値以下の合成抵抗値に対応するトリミング情報の配列を、１０進数で「０」〜「７」の昇順に設定する。変換回路１３は、トリミング情報生成回路１２からのトリミング情報を変換して、素子アレイ１４の抵抗アレイから各合成抵抗値を得るためにオフする抵抗を選択する素子選択情報を生成する。こうして、上記分布における「平均値±２σ」の範囲内に対応付けられトリミング情報を生成する場合のヒューズ溶断数を大幅に削減する。
【解決手段】素子アレイ１４には抵抗アレイを設け、特性値の分布の平均値を素子アレイ１４で得られる合成抵抗値の中央値に対応付け、トリミング情報生成回路１２における上記中央値より大きい合成抵抗値に対応するトリミング情報の配列を、１０進数で「１５」〜「８」の降順に、上記中央値以下の合成抵抗値に対応するトリミング情報の配列を、１０進数で「０」〜「７」の昇順に設定する。変換回路１３は、トリミング情報生成回路１２からのトリミング情報を変換して、素子アレイ１４の抵抗アレイから各合成抵抗値を得るためにオフする抵抗を選択する素子選択情報を生成する。こうして、上記分布における「平均値±２σ」の範囲内に対応付けられトリミング情報を生成する場合のヒューズ溶断数を大幅に削減する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路およびそれを用いた光センサ機器に関する。
【背景技術】
【０００２】
携帯機器に内蔵される光センサには高い感度および高い精度が要望されている。
【０００３】
上記光センサの製造においては、受光感度のばらつきや発光強度の特性ばらつきが問題となっており、上記光センサを構成する半導体集積回路にヒューズを内蔵したトリミング回路を備えて、ヒューズを溶断して上記半導体集積回路の調整を行うことによって、上記光センサの製造ばらつきを低減する必要がある。その場合、ヒューズの溶断は上記半導体集積回路に損傷を与えるため、溶断するヒューズの数をできるだけ少なくすることが望ましい。
【０００４】
上述のような、ヒューズを内蔵したトリミング回路を備えた半導体集積回路として、特開昭６３‐１６４２３９号公報(特許文献１)に開示された半導体集積回路装置がある。この半導体集積回路装置においては、図８に示すように、被補正回路であるアナログ回路３と、アナログ回路３の回路定数を増加方向に修正する第１のトリミング回路１と、アナログ回路３の回路定数を減少方向に修正する第２のトリミング回路２とを、備えている。第１のトリミング回路１は、重み付けされた抵抗値Ｒ,２Ｒ,４Ｒを有する抵抗Ｒ１,Ｒ２,Ｒ３を有する一方、第２のトリミング回路２は、重み付けされた抵抗値Ｒ,２Ｒ,４Ｒを有する抵抗Ｒ４,Ｒ５,Ｒ６を有している。
【０００５】
上記各抵抗Ｒ１〜Ｒ６は、スイッチング素子(トランジスタ)Ｑ１〜Ｑ６およびインバータを介して、記憶素子として機能するヒューズ素子Ｆ１〜Ｆ６に接続されており、各ヒューズ素子Ｆ１〜Ｆ６に対するプログラム(書込)は、端子パッドＰに所定のプログラム電圧を印加することによって行う。
【０００６】
つまり、上記端子パッドＰよりプログラム電圧が印加されたヒューズ素子は溶断されてオフ状態となり、それに対応する抵抗のみがアナログ回路３から切り離される。これに対して、溶断されていない抵抗はアナログ回路３のエミッタ負荷抵抗ＲＥに並列に接続される。こうして、上記プログラムによって切り離す抵抗を選択して、アナログ回路３の回路定数を修正するのである。
【０００７】
また、トリミング回路によって溶断されたヒューズの情報を検出してトリミング情報を生成して出力するトリミング情報生成回路を備えた半導体集積回路として、特開２００８‐２９３２０６号公報(特許文献２)に開示された半導体集積回路装置がある。この半導体集積回路装置は、図９に示すように、トリミング信号生成回路６と可変抵抗素子７とを備えている。
【０００８】
上記トリミング信号生成回路６は、内蔵するヒューズの溶断情報を検出してトリミング情報として出力する。
【０００９】
上記可変抵抗素子７には直列に接続された５つの抵抗Ｒ０〜Ｒ４が設置されており、各抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４は、重み付けされた抵抗値Ｒ,Ｒ,２Ｒ,４Ｒ,８Ｒを有している。さらに、抵抗Ｒ１の両端には、スイッチング素子として機能するトランジスタＭＮ０のソースおよびドレインが接続されている。以下、同様に、抵抗Ｒ２の両端にはトランジスタＭＮ１のソースおよびドレインが、抵抗Ｒ３の両端にはトランジスタＭＮ２のソースおよびドレインが、抵抗Ｒ４の両端にはトランジスタＭＮ３のソースおよびドレインが夫々接続されている。
【００１０】
また、上記トランジスタＭＮ０のゲートには、トリミング信号生成回路６のトリミング信号端子ＦＵＳＥ〔０〕が接続されている。以下、同様に、トランジスタＭＮ１のゲートにはトリミング信号端子ＦＵＳＥ〔１〕が、トランジスタＭＮ２のゲートにはトリミング信号端子ＦＵＳＥ〔２〕が、トランジスタＭＮ３のゲートにはトリミング信号端子ＦＵＳＥが夫々接続されている。
【００１１】
ここで、上述したように、半導体集積回路装置５の調整を行うために溶断するヒューズの数はできるだけ少ないことが望ましく、そのためには上記調整に必要なヒューズの数自体も少ないことが望ましい。そのような、上記調整用のヒューズを少なくしたトリミング信号生成回路６としては、図１０に示すような回路構成が考えられる。
【００１２】
図１０に示すトリミング信号生成回路６では、各トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕毎に内部回路６a〜６dを有し、各内部回路６a〜６dの夫々に対応して１個のヒューズが設けられている。そして、内部回路６aにおいては、トリミング信号端子ＦＵＳＥ〔０〕に接続されたノードＮ０が、プルアップ抵抗ＲB０を介して電源Ｖccに接続されると共に、ヒューズＦ０を介して接地されている。以下、内部回路６b〜６dにおいても同様に、トリミング信号端子ＦＵＳＥ〔１〕はプルアップ抵抗ＲB１を介して電源Ｖccに接続されると共にヒューズＦ１を介して接地され、トリミング信号端子ＦＵＳＥ〔２〕はプルアップ抵抗ＲB２を介して電源Ｖccに接続されると共にヒューズＦ２を介して接地され、トリミング信号端子ＦＵＳＥ〔３〕はプルアップ抵抗ＲB３を介して電源Ｖccに接続されると共にヒューズＦ３を介して接地されている。
【００１３】
上記構成の半導体集積回路装置５において、例えば、内部回路６cのヒューズＦ２が溶断されると、対応するトリミング信号端子ＦＵＳＥ〔２〕から電源電圧Ｖccに近い電位のトリミング信号が出力される。そうすると、可変抵抗素子７のトランジスタＭＮ２がオンして、抵抗Ｒ３の両端が短絡される。一方、内部回路６bのヒューズＦ１が溶断されていない場合には、対応するトリミング信号端子ＦＵＳＥ〔１〕は接地されたままとなる。そうすると、可変抵抗素子７のトランジスタＭＮ１はオフ状態を維持して抵抗Ｒ２の両端は短絡されない。こうして、溶断されているヒューズに対応するトランジスタがオンして、対応する抵抗の両端が短絡される。その結果、直列に接続された抵抗Ｒ０〜Ｒ４の合成抵抗値は、溶断されていないヒューズに対応する抵抗の抵抗値の合計値となる。
【００１４】
図１１に、上記可変抵抗素子７における抵抗Ｒ１〜Ｒ４の列から短絡して無効にする抵抗を選択するために、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４つのトリミング信号を表す４ビットのビット列でなるトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図１１(a))と、トランジスタＭＮ０〜ＭＮ３のゲートに同時に入力される４つの抵抗選択信号を表す４ビットのビット列でなる抵抗選択情報(最下位ビットがトランジスタＭＮ０に対応)(図１１(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図１１(c))と、溶断されているヒューズの本数(図１１(d))と、得られた半導体集積回路装置５のある特性値の出現頻度分布(以下、単に分布という場合もある)(図１１(e))を示す。
【００１５】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタのオフを意味する。
【００１６】
図１１に示すように、製造される半導体集積回路装置５における製造ばらつきの大多数(９５.４５％)が入る「平均値±２σ(標準偏差)」の範囲において、溶断ヒューズの本数は合計１０本となる。尚、溶断ヒューズの本数は、対応するトリミング情報中における「１」の数である。
【００１７】
しかしながら、上記従来の半導体集積回路装置５には、以下のような問題がある。
【００１８】
すなわち、上記ヒューズの溶断は半導体に少なからず損傷を与える。また、溶断の確実性に問題が発生する懸念があり、品質に悪影響を与える。そのため、できる限りヒューズ溶断の個数を低減することが望ましい。
【００１９】
図１１においては、製造ばらつき「平均値±２σ(標準偏差)」の範囲内において、１つのトリミング情報当たりの溶断ヒューズの本数は１本〜３本であり、一件少ないように見える。しかしながら、製造ばらつき「平均値±２σ(標準偏差)」の範囲内には製造ばらつきの大多数である９５.４５％が入るため、実際に溶断されるヒューズの総本数は多く、それだけ品質に悪影響を与える確率も高くなる。
【００２０】
このような問題は、上記特許文献１に開示された半導体集積回路装置の場合も同様である。尚、図８に示すように、各ヒューズ素子Ｆ１〜Ｆ６に入力されるプログラムは６ビットであり、図９に示す半導体集積回路装置５の場合の４ビットよりも多いため、その分だけ製造ばらつき「平均値±２σ(標準偏差)」の範囲内における溶断ヒューズの本数も多くなる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開昭６３‐１６４２３９号公報
【特許文献２】特開２００８‐２９３２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
そこで、この発明の課題は、特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミング時のヒューズ溶断本数を少なくできる半導体集積回路、および、それを用いた光センサ機器を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明の半導体集積回路は、
回路定数を有すると共に、上記回路定数に応じた動作を行う動作回路と、
配列された複数の素子を内蔵すると共に、素子選択情報に従って一部の素子を選択的にオフにして、上記複数の素子の出力に基づいて上記動作回路の回路定数を修正する素子アレイと、
複数のヒューズを内蔵すると共に、上記複数のヒューズの夫々が溶断されているか否かを各ヒューズに対応付けられたビットの列で表したトリミング情報を生成して出力するトリミング情報生成回路と、
上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換する変換回路と
を備え、
上記動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が取り得る溶断本数のうち最小本数であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てた
ことを特徴としている。
【００２４】
上記構成によれば、上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当て、上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てている。
【００２５】
したがって、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくすることできる。
【００２６】
すなわち、この発明によれば、トリミングの際における上記ヒューズの溶断による半導体への損傷を少なくして、本半導体集積回路の品質に悪影響を及ぼすことを抑制することができる。
【００２７】
特に、上記動作回路からの修正前の上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値が上記出現頻度分布における平均値を呈する」多くの製造品に対するトリミングの際に、上記ヒューズの溶断本数を最小にして、本半導体集積回路の品質に悪影響を及ぼすことを防止できる。
【００２８】
また、１実施の形態の半導体集積回路では、
上記素子アレイ内蔵されている上記複数の素子は、直列に配列されており、
上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値を、上記出現頻度分布における平均値に対応付けると共に、上記中央値よりも小さなあるいは大きな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも小さな上記特性値に上記出現頻度分布の偏差に応じて対応付ける一方、上記中央値よりも大きなあるいは小さな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも大きな上記特性値に上記出現頻度分布の偏差に応じて対応付け、
上記変換回路による上記変換は、
上記ヒューズの溶断本数が上記最小本数であることを表すトリミング情報を、上記複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る上記特性値に上記出現頻度分布の偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う。
【００２９】
この実施の形態によれば、上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を、上記出現頻度分布における平均値よりも小さい値側の複数の上記特性値と上記平均値よりも大きい値側の複数の上記特性値とに対して略同数ずつ昇順あるいは降順に対応付けることができる。
【００３０】
そして、上記変換回路によって、上記ヒューズの溶断本数が上記最小本数およびそれに続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に対応付けられた上記合成物性値にするための上記素子選択情報に変換することができる。
【００３１】
また、１実施の形態の半導体集積回路では、
上記トリミング情報生成回路から出力される上記トリミング情報の割り当ては、
上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の何れか一方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報に対して割り当てられたトリミング情報に連続するトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の他方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報と、平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とに対して割り当てられたトリミング情報の最上位ビットを反転したトリミング情報を割り当てる
ことによって行う。
【００３２】
この実施の形態によれば、上記修正前の上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に入る場合の上記トリミング情報における上記最上位ビットを除く下位の全ビットのビットデータを、上記平均値を呈する場合の上記トリミング情報と平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とにおける上記最上位ビットを除く下位の全ビットのビットデータと同じにすることができる。
【００３３】
また、１実施の形態の半導体集積回路では、
上記変換回路による上記変換は、
上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報は、上記素子アレイにおける上記素子の合成物性値が複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報に連続するトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に、偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを反転したトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に、偏差に応じて対応付けられた合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う。
【００３４】
この実施の形態によれば、上記変換回路は、上記ヒューズの溶断本数が０本であることを表す第１のトリミング情報と、上記第１のトリミング情報に連続している第２のトリミング情報と、上記第１,第２のトリミング情報の最上位ビットを反転したトリミング情報とを、上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値と、上記出現頻度分布における平均値±２×(標準偏差)の範囲に対応付けられると共に上記中央値に前後している上記合成物性値とになるような上記オフする素子の組合せを選択できる上記素子選択情報に変換するので、上記変換回路の回路構成を簡単にすることができる。
【００３５】
また、１実施の形態の半導体集積回路では、
上記変換回路は、
上記トリミング情報における最上位ビットのビットデータを反転して、上記素子選択情報の最上位ビットのビットデータとして出力するノットゲートと、
上記トリミング情報における上記最上位ビットより下位の何れか一つのビットのビットデータと上記トリミング情報における上記最上位ビットのビットデータとが入力されて、上記素子選択情報の上記最上位ビットより下位の何れか一つのビットのビットデータを出力する複数の排他的オアゲートと
を備えている。
【００３６】
この実施の形態によれば、上記変換回路の回路構成を、一つのノットゲートと複数の排他的オアゲートとで簡単に構成することができる。
【００３７】
また、１実施の形態の半導体集積回路では、
上記トリミング情報生成回路から出力される上記トリミング情報の上記割り当てを行った後に、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割り当てを行い、
上記変換回路は、上記再割り当てが行われた上記トリミング情報に対して上記変換を行う。
【００３８】
この実施の形態によれば、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割当を行うようにしている。したがって、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を、さらに少なくすることが可能になる。
【００３９】
また、この発明の光センサ機器は、
発光素子および受光素子と、
上記発光素子を制御して光を放出させる発光制御回路と、
上記受光素子からの電気信号を増幅する受光回路と
を備え、
上記発光制御回路および上記受光回路の少なくとも何れか一方に、上記この発明の半導体集積回路を搭載した
ことを特徴としている。
【００４０】
上記構成によれば、上記発光制御回路および上記受光回路の少なくとも何れか一方に、修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくし、上記ヒューズの溶断による半導体への損傷を少なくして品質に悪影響を及ぼすことを抑制することができる上記半導体集積回路を搭載している。
【００４１】
したがって、上記発光制御回路および上記受光回路の品質を損なうことなく、受光感度特性のばらつきや発光強度特性のばらつきの抑制を図ることができる。その結果、不良品の発生を抑えることができ、コストダウンを図ることができる。
【発明の効果】
【００４２】
以上より明らかなように、この発明の半導体集積回路は、動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合のトリミング情報として、トリミング情報生成回路のヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当て、上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合のトリミング情報として上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てる。
【００４３】
さらに、変換回路によって、上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換するようにしている。
【００４４】
したがって、修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくすることできる。その結果、トリミングの際における上記ヒューズの溶断による半導体への損傷を少なくして、本半導体集積回路の品質に悪影響を及ぼすことを抑制することができる。
【００４５】
特に、上記動作回路からの修正前の上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値が上記出現頻度分布における平均値を呈する」多数の製造品に対するトリミングの際に、上記ヒューズの溶断本数を最小にして、本半導体集積回路の品質に悪影響を及ぼすことを防止できる。
【００４６】
また、この発明の光センサ機器は、発光制御回路および受光回路の少なくとも何れか一方に、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくし、上記ヒューズの溶断による半導体への損傷を少なくして品質に悪影響を及ぼすことを抑制できる上記この発明の半導体集積回路を搭載しているので、上記発光制御回路および上記受光回路の品質を損なうことなく、受光感度特性のばらつきや発光強度特性のばらつきの抑制を図ることができる。
【００４７】
したがって、不良品の発生を抑えることができ、コストダウンを図ることができる。
【図面の簡単な説明】
【００４８】
【図１】この発明の半導体集積回路における概略構成図である。
【図２】図１における素子アレイの具体的回路図である。
【図３】図１におけるトリミング情報生成回路の具体的回路図である。
【図４】図１における変換回路の具体的回路図である。
【図５】トリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【図６】図４とは異なる変換回路の具体的回路図である。
【図７】図５とは異なるトリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【図８】従来のトリミング回路を備えた半導体集積回路装置を示す図である。
【図９】従来のトリミング情報生成回路を備えた半導体集積回路装置の概略を示す図である。
【図１０】図９におけるトリミング信号生成回路の一例を示す図である。
【図１１】図９におけるトリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【発明を実施するための形態】
【００４９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５０】
・第１実施の形態
図１は、本実施の形態の半導体集積回路における概略構成図である。
【００５１】
図１において、１１は半導体集積回路であり、トリミング情報生成回路１２と変換回路１３と素子アレイ１４と動作回路１５とを含んでいる。
【００５２】
上記構成において、上記トリミング情報生成回路１２は、後に詳述するように複数のヒューズを内蔵しており、上記各ヒューズがトリミングによって溶断されているか否かを表すトリミング信号を生成し、全ヒューズのトリミング信号を表すビット列でなるトリミング情報を出力する。
【００５３】
上記変換回路１３は、トリミング情報生成回路１２から出力されるトリミング情報のビット列を、後に詳述するような変換を行って、ビット列でなる素子選択情報を生成する。素子アレイ１４は、変換回路１３によって生成された素子選択情報にしたがって、内蔵する抵抗アレイあるいは容量アレイ等の素子アレイにおける一部を選択的にオフにし、上記素子アレイの出力に基づく動作回路１５の回路定数を修正する。こうして、動作回路１５の特性値、すなわち半導体集積回路１１の特性値を修正するのである。
【００５４】
図２は、上記素子アレイ１４における具体的回路図を示す。尚、本実施の形態における素子アレイ１４は抵抗アレイを有し、図９に示す従来の半導体集積回路装置５における可変抵抗素子７と同じ構成を有している。但し、素子アレイ１４は抵抗アレイに限るものではなく、容量アレイ等の他の素子アレイであっても一向に構わない。
【００５５】
すなわち、上記素子アレイ１４には直列に接続された５つの抵抗Ｒ０〜Ｒ４が設置されており、各抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４は、重み付けされた抵抗値Ｒ,Ｒ,２Ｒ,４Ｒ,８Ｒを有している。さらに、抵抗Ｒ１の両端には、スイッチング素子として機能するトランジスタＭＮ０のソースおよびドレインが接続されている。以下、同様に、抵抗Ｒ２の両端にはトランジスタＭＮ１のソースおよびドレインが、抵抗Ｒ３の両端にはトランジスタＭＮ２のソースおよびドレインが、抵抗Ｒ４の両端にはトランジスタＭＮ３のソースおよびドレインが夫々接続されている。以下、抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４を総称する場合には抵抗Ｒという。また、トランジスタＭＮ０〜ＭＮ３を総称する場合にはトランジスタＭＮという。
【００５６】
尚、この発明においては、上記素子アレイ１４に含まれる調整用の抵抗ＲおよびトランジスタＭＮの数は４個に限定されるものではなく、動作回路１５における上記回路定数の修正の度合に応じて適宜設定すればよい。
【００５７】
また、上記トランジスタＭＮ０のゲートには抵抗選択端子ＤＡＴＡ〔０〕が接続されている。以下、同様に、トランジスタＭＮ１のゲートには抵抗選択端子ＤＡＴＡ〔１〕が、トランジスタＭＮ２のゲートには抵抗選択端子ＤＡＴＡ〔２〕が、トランジスタＭＮ３のゲートには抵抗選択端子ＤＡＴＡ〔３〕が夫々接続されている。
【００５８】
図３は、上記トリミング情報生成回路１２における具体的回路図を示す。トリミング情報生成回路１２は、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕毎に内部回路１２a〜１２dを有している。そして、内部回路１２aは、出力ノードＡ０と電源電位ＶDDとの間に接続されているヒューズＦ０と、出力ノードＡ０と接地電位ＧＮＤとの間に接続されているプルダウン抵抗Ｒ1０と、出力ノードＡ０にゲートが接続されると共に、ソースが接地電位ＧＮＤに接続される一方、ドレインがトリミング信号端子ＦＵＳＥ〔０〕に接続されたトランジスタＭＮa０と、トリミング信号端子ＦＵＳＥ〔０〕と電源電位ＶDDとの間に接続されているプルアップ抵抗Ｒ2０とを含んで構成されている。また、内部回路１２b〜１２dは、トリミング信号端子ＦＵＳＥ〔１〕〜ＦＵＳＥ〔３〕に対応して設けられており、内部回路１２aと全く同じ構成を有している。
【００５９】
ここで、上記ヒューズＦ０〜Ｆ３の抵抗値は数百Ω以下であり、プルダウン抵抗Ｒ1０〜Ｒ1３の抵抗値は数kΩ〜数十kΩである。以下、ヒューズＦ０〜Ｆ３を総称する場合にはヒューズＦという。また、トリミング信号端子ＦＵＳＥ〔１〕〜ＦＵＳＥ〔３〕を総称する場合にはトリミング信号端子ＦＵＳＥという。
【００６０】
上記構成を有するトリミング情報生成回路１２において、例えば、内部回路１２cのヒューズＦ２が溶断されていると、出力ノードＡ２と電源電位ＶDDとの間の抵抗値が数百kΩ以上となるため、出力ノードＡ２の電位は接地電位ＧＮＤと同等電位となる。そうすると、トランジスタＭＮa２はオフ状態となり、トリミング信号端子ＦＵＳＥ〔２〕から電源電位ＶDDと同等電位の(レベル「Ｈ」の)トリミング信号が出力される。一方、内部回路１２bのヒューズＦ１が溶断されていない場合には、出力ノードＡ１と電源電位ＶDDとの間の抵抗値が数百Ω以下となるため、出力ノードＡ１の電位は電源電位ＶDDと同等電位となる。そうすると、トランジスタＭＮa１はオンし、トリミング信号端子ＦＵＳＥ〔１〕から接地電位ＧＮＤと同等電位の(レベル「Ｌ」の)トリミング信号が出力される。
【００６１】
こうして、溶断されているヒューズＦに対応するトリミング信号端子ＦＵＳＥからはレベル「Ｈ」のトリミング信号が出力され、溶断されていないヒューズＦに対応するトリミング信号端子ＦＵＳＥからはレベル「Ｌ」のトリミング信号が出力されのである。
【００６２】
ところで、本実施の形態における素子アレイ１４の構成は、図９に示す従来の半導体集積回路装置５の可変抵抗素子７の構成と全く同じである。したがって、上述のようにしてトリミング情報生成回路１２で生成されたトリミング情報を、そのまま素子アレイ１４の抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔３〕に入力した場合には、図１１と同じ「ある特性値」の分布と溶断ヒューズ本数との関係が得られる。したがって、上記特性値の分布における「平均値±２σ」の範囲に入るヒューズ溶断本数を少なくすることはできない。
【００６３】
ここで、図１１から分かるように、上記ある特性値の分布における「平均値」は、図１１(c)に降順に配列された合成抵抗値の略中央「８Ｒ」に位置している。また、上記特性値の分布における「平均値±２σ」の範囲は、図１１(c)に降順に配列された合成抵抗値の略中央「８Ｒ」を中心として合計５つの抵抗値「１０Ｒ,９Ｒ,８Ｒ,７Ｒ,６Ｒ」の範囲に位置している。この場合、図１１(a)に示す４ビットのビット列でなるトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)を見ると、下位３ビットの配列は、抵抗値「９Ｒ」と「８Ｒ」との境界を堺にして小抵抗値側と大抵抗値側とが同じになっている。つまり、４ビットのトリミング情報を１０進数で表した場合、トリミング情報「０」からトリミング情報「７」に向かって下位３ビットにおけるビット値「１」の数が概ね増加している。同様に、トリミング情報「８」からトリミング情報「１５」に向かって下位３ビットにおけるビット値「１」の数が概ね増加している。ここで、上記２進数で表されたトリミング情報中におけるビット値「１」の数は、溶断ヒューズ本数を示している。
【００６４】
すなわち、図１１においては、図１１(c)における合成抵抗値「９Ｒ」と「１０Ｒ」とに対応する１０進数で表した上記トリミング情報は「６」と「７」であるため、合成抵抗値「９Ｒ」と「１０Ｒ」とにおける２進数で表したトリミング情報中の下位３ビットのビット値「１」の数が多く、その結果溶断ヒューズ本数が「３本」と「２本」とのごとく多い。
【００６５】
そこで、上記合成抵抗値「９Ｒ」と「１０Ｒ」とにおける溶断ヒューズ本数を下げるには、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応する上記トリミング情報の配列を、１０進数で表した場合にトリミング情報「７」からトリミング情報「０」まで降順にすればよい。そうすることにより、合成抵抗値「９Ｒ」と「１０Ｒ」とにおける溶断ヒューズ本数は、対応するトリミング情報(１０進数)は「１」と「０」となるため、溶断ヒューズ本数も「１本」と「０本」とに低下できる。
【００６６】
今までは、４ビットのトリミング情報における下位３ビットのみに注目していた。しかしながら、実際にはトリミング情報は４ビットの情報である。そして、上述したように、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「７」から「０」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「８」から「１５」までの昇順にした場合には、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」に対応する５つのトリミング情報の中には最上位ビットのビット値が「１」である(つまり、１０進数で表したトリミング情報が「８」以上である)トリミング情報が３つ含まれ、その分だけ溶断ヒューズ本数が３本増加することになる。
【００６７】
ここで、上述した「合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「７」から「０」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応するトリミング情報の配列を、１０進数で「８」から「１５」までの昇順にするような上記トリミング情報の配列」を、合成抵抗値「９Ｒ」と「８Ｒ」との境界を堺にして小抵抗値側と大抵抗値側との配列を入れ換えると共に、入れ換えた後の配列を、上記小抵抗値側を昇順に、上記大抵抗値側を降順に変更してみる。
【００６８】
つまり、上記合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「１５」から「８」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「０」から「７」までの昇順にするのである。こうすることにより、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」に対応する５つのトリミング情報の中には最上位ビットのビット値が「１」である(つまり、１０進数で表したトリミング情報が「８」以上である)トリミング情報が２つのみ含まれ、溶断ヒューズ本数を上述の３本から２本に減らすることができる。その結果、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」において、溶断ヒューズの本数は合計５本となり、図１１に示す従来の半導体集積回路装置５の場合の１０本よりも大幅に減少する。
【００６９】
ここで、本実施の形態における半導体集積回路１１の上記回路定数に基づく一つの「特性値」の分布と素子アレイ１４における上記合成物性値としての合成抵抗値との関係は、上記従来の半導体集積回路装置５において図１１(e)に示す「特性値」の分布と図１１(c)に示す合成抵抗値との関係と同じ関係を有すると仮定する。その場合、本実施の形態における上記素子選択情報としての抵抗選択情報は、図１１(b)に示す抵抗選択情報と同じ配列にする必要がある。
【００７０】
そこで、本実施の形態においては、上記トリミング情報生成回路１２と素子アレイ１４との間に変換回路１３を設ける。また、トリミング情報生成回路１２から出力されるトリミング情報の配列順を、上述のごとく検討した上記特性値の出現頻度分布における「平均値±２σ」の範囲における溶断ヒューズの本数を減少させるための配列順に設定する。そして、変換回路１３によって、トリミング情報生成回路１２から出力される「上記特性値の分布における「平均値±２σ」の範囲における溶断ヒューズの本数が少なくなるように設定された」上記トリミング情報を、「上記合成抵抗値の配列順が図１１(c)に示す配列順になるような上記抵抗選択情報に変換するのである。
【００７１】
図５に、上記素子アレイ１４における抵抗列から短絡して無効にする抵抗を選択するために、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４ビットのトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図５(a))と、抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔３〕から同時に出力される４ビットの抵抗選択情報(最下位ビットが抵抗選択端子ＤＡＴＡ〔０〕に対応)(図５(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図５(c))と、溶断されているヒューズの本数(図５(d))と、得られた半導体集積回路１１の上記回路定数に基づく上記特性値の出現頻度分布(図５(e))を示す。
【００７２】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタＭＮのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタＭＮのオフを意味する。
【００７３】
尚、図５(b)に示す抵抗選択情報と、図５(c)に示す合成抵抗値と、図５(d)に示す溶断ヒューズ本数と、図５(e)に示す特性値の分布とは、図１１(b)に示す抵抗選択情報と、図１１(c)に示す合成抵抗値と、図１１(d)に示す溶断ヒューズ本数と、図１１(e)に示す特性値の分布と、全く同じである。
【００７４】
また、図５(a)に示すトリミング情報の配列順は、上述のごとく検討した上記特性値の分布(図５(e))での「平均値±２σ」の範囲における溶断ヒューズ本数を減少させるための配列順、つまり、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列は１０進数で「１５」から「８」までの降順に、合成抵抗値「８Ｒ」から「１Ｒ」までに対応するトリミング情報の配列は１０進数で上記最小本数としての「０」から「７」までの昇順に、設定されている。
【００７５】
したがって、上記特性値の分布における「平均値±２σ」の範囲に対応する５つのトリミング情報において、溶断ヒューズの本数は合計５本である。取り分け、上記特性値の分布における出現数が多い「平均値」に対応するトリミング情報においては、溶断ヒューズの本数は０本である。
【００７６】
図４は、上記変換回路１３における具体的回路図を示す。ここで、図５(a)に示すトリミング情報と図５(b)に示す抵抗選択情報とを比較してみると、上記抵抗選択情報の最上位ビットは、上記トリミング情報の最上位ビットのビットデータを反転したものである。そこで、変換回路１３におけるトリミング信号端子ＦＵＳＥ〔３〕と抵抗選択端子ＤＡＴＡ〔３〕とを接続する素子として、ノットゲート１６を用いる。また、上記抵抗選択情報の下位３ビットは、上記トリミング情報の最上位ビットが「１」の場合には上記トリミング情報の下位３ビットのビットデータを反転したものであり、上記トリミング情報の最上位ビットが「０」の場合には上記トリミング情報の下位３ビットのビットデータである。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔２〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔２〕の何れか一つとトリミング信号端子ＦＵＳＥ〔３〕とからのトリミング信号を入力とする排他的オアゲート１７〜１９を用いるのである。
【００７７】
尚、本実施の形態においては、得られた半導体集積回路１１の上記特性値の出現頻度分布と、素子アレイ１４における抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値との関係を、図５に示すように設定しているが、必ずしも図５に示すような関係であると限らない。例えば、出現頻度分布の平均値が合成抵抗値８Ｒから小抵抗値側あるいは大抵抗値側にずれる場合がある。その場合には、上記ずれに応じて、上記トリミング情報を降順に配列する領域と昇順に配列する領域との境界の位置をずらせばよい。
【００７８】
また、本実施の形態においては、上記素子アレイ１４に含まれる調整用の抵抗ＲおよびトランジスタＭＮの数を４個に設定しているが４個に限定されるものではない。例えば、５個に設定した場合には、上記トリミング情報および上記抵抗選択情報を５ビットの情報とし、５つの抵抗Ｒの組合せで得られる合成抵抗値は２5個とすればよい。
【００７９】
以上のごとく、本実施の形態においては、上記半導体集積回路１１を、４つのヒューズＦ０〜Ｆ３が溶断されているか否かを表すトリミング信号を生成し、全ヒューズＦのトリミング信号を表す４ビットのトリミング情報を出力するトリミング情報生成回路１２と、上記トリミング情報のビット列を、素子を選択するためのビット列でなる素子選択情報に変換する変換回路１３と、上記素子選択情報に従って内蔵する素子アレイにおける一部を選択的にオフする素子アレイ１４と、上記素子アレイの出力に基づいて回路定数を修正する動作回路１５とを含んで構成している。
【００８０】
そして、上記トリミング情報生成回路１２においてトリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４ビットのトリミング情報を、以下のように設定する。
【００８１】
先ず、上記素子アレイ１４において種々選択された抵抗Ｒの組合せによって得られる複数の合成抵抗値の中央値(本実施の形態においては「８Ｒ」)を、図５(e)に示す特性値の出現頻度分布における平均値に対応付ける。さらに、上記中央値よりも小さな値を呈する合成抵抗値には、上記平均値よりも大きな上記特性値を、上記合成抵抗値の減少に伴って上記特性値が増加するように対応付ける。さらに、上記中央値よりも大きな値を呈する合成抵抗値には、上記平均値よりも小さな上記特性値を、上記合成抵抗値の増大に伴って上記特性値が減少するように対応付ける。
【００８２】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における平均値を呈する半導体集積回路１１に対して、動作回路１５の回路定数を修正するためのトリミング情報として、全ヒューズＦが溶断されていないことを表すトリミング情報[０,０,０,０](１０進数で表した場合の「０」)を割り当てる。
【００８３】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の何れか一方に入る半導体集積回路１１に対するトリミング情報として、上記平均値を呈する半導体集積回路１１に対して割り当てられたトリミング情報[０,０,０,０](１０進数で「０」)に連続するトリミング情報(本実施の形態においては１０進数で「１」,「２」)を、偏差の増加に伴って昇順に割り当てる。
【００８４】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の他方に入る半導体集積回路１１に対するトリミング情報として、上記「平均値」を呈する半導体集積回路１１と、「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記一方に入る半導体集積回路１１とに対して割り当てられたトリミング情報の最上位ビットを「１」に反転したトリミング情報(本実施の形態では１０進数で「８」,「９」)を、偏差の増加に伴って昇順に割り当てる。
【００８５】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記一方よりも偏差が大きい側に入る半導体集積回路１１に対するトリミング情報として、上記平均値を呈する半導体集積回路１１に対して割り当てられたトリミング情報に連続するトリミング情報にさらに連続するトリミング情報(本実施の形態においては１０進数で「３」〜「７」)を、偏差の増加に伴って昇順に割り当てる。
【００８６】
さらに、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記他方よりも偏差が大きい側に入る半導体集積回路１１に対するトリミング情報として、上記最上位ビットを「１」に反転したトリミング情報に連続するトリミング情報(本実施の形態では１０進数で「１０」〜「１５」)を、偏差の増加に伴って昇順に割り当てるのである。
【００８７】
但し、このように上記トリミング情報の割り当てが行われたトリミング情報生成回路１２から出力されるトリミング情報は、ヒューズＦの溶断情報であって、素子アレイ１４におけるオフする素子(抵抗Ｒ)を指定するための抵抗選択情報ではない。
【００８８】
そこで、上記変換回路１３によって、上記トリミング情報生成回路１２から出力されるトリミング情報のビット列を、上記素子(抵抗Ｒ)を選択するためのビット列でなる抵抗選択情報に変換する。
【００８９】
その場合における上記トリミング情報の上記抵抗選択情報への変換は、以下のように行う。
・全ヒューズＦが溶断されていないことを表すトリミング情報[０,０,０,０](１０進数で「０」)は、抵抗Ｒの合成抵抗値が上記複数の合成抵抗値の中央値(本実施の形態では「８Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・トリミング情報[０,０,０,０](１０進数で「０」)に連続するトリミング情報(本実施の形態では１０進数で「１」,「２」)は、修正前の上記特性値の出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記一方に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「７Ｒ」,「６Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・上記全ヒューズＦが溶断されていないことを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを「１」に反転したトリミング情報(本実施の形態では１０進数で「８」,「９」)は、修正前の上記特性値の出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記他方に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「９Ｒ」,「１０Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・上記全ヒューズＦが溶断されていないことを表すトリミング情報およびこのトリミング情報に連続するトリミング情報にさらに連続するトリミング情報(本実施の形態においては１０進数で「３」〜「７」)は、修正前の上記特性値の出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記一方よりも偏差が大きい側に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「５Ｒ」〜「１Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
【００９０】
さらに、上記最上位ビットを「１」に反転したトリミング情報に連続するトリミング情報(本実施の形態では１０進数で「１０」〜「１５」)は、修正前の上記特性値の出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記他方よりも偏差が大きい側に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「１１Ｒ」〜「１６Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
【００９１】
以上の様に修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報生成回路１２からのトリミング情報の割当てを行う。そして、変換回路１３によって、上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報を、上記出現頻度分布における「平均値±２σ」の範囲に入る上記特性値に対応付けられた合成抵抗値になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換することによって、修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報を生成するためのヒューズＦの溶断数を、図９に示す半導体集積回路装置５の場合に比して、大幅に削減することができる。
【００９２】
したがって、トリミングの際における上記ヒューズＦの溶断による半導体への損傷を少なくして、半導体集積回路１１の品質に悪影響を及ぼすことを抑制することができるのである。
【００９３】
特に、修正前の上記特性値がこの特性値の出現頻度分布における出現数が多い平均値を呈する半導体集積回路１１に対するトリミング情報として、全ヒューズＦが溶断されていないことを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値がこの特性値の分布における平均値を呈する」多くの半導体集積回路１１に対するトリミングの際に、全ヒューズＦを溶断する必要がなく、半導体集積回路１１の品質に悪影響を及ぼすことを防止できる。
【００９４】
・第２実施の形態
ところで、上記第１実施の形態においては、上述したように、図５(c)に示す抵抗Ｒの合成抵抗値と図５(a)に示すトリミング情報との対応付けを、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「１５」から「８」までの降順にする。一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「０」から「７」までの昇順にしている。
【００９５】
この場合には、図５(d)から分かるように、溶断されているヒューズの本数は、図５(e)に示す出現頻度分布における平均値に対応する「０」本から、偏差の増加に応じて単純に増加するようにはなっていない。偏差がマイナス側では「３本」→「２本」のごとく、偏差がプラス側では「２本」→「１本」のごとく、溶断ヒューズ本数が一端減少している。
【００９６】
上記ヒューズ溶断本数を少なくするという観点からすれば、図５(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が増加することが望ましい。
【００９７】
そこで、本実施の形態においては、上記トリミング情報を、図５(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が増加するように設定するのである。
【００９８】
本実施の形態の半導体集積回路における概略構成は、上記第１実施の形態において図１に示す概略構成と同様に、トリミング情報生成回路１２と変換回路１３と素子アレイ１４と動作回路１５とを含んでいる。また、素子アレイ１４の具体的回路は、上記第１実施の形態において図２に示す回路図と同様である。また、トリミング情報生成回路１２の具体的回路は、上記第１実施の形態において図３に示す回路図と同様である。
【００９９】
図６は、本実施の形態の半導体集積回路における変換回路１３の具体的回路図を示す。また、図７に、４ビットのトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図７(a))と、４ビットの抵抗選択情報(最下位ビットが抵抗選択端子ＤＡＴＡ〔０〕に対応)(図７(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図７(c))と、溶断されているヒューズの本数(図７(d))と、得られた半導体集積回路１１の上記回路定数に基づく一つの特性値の分布(図７(e))を示す。
【０１００】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタＭＮのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタＭＮのオフを意味する。
【０１０１】
本実施の形態における上記特性値の分布(図７(e))は、上記第１実施の形態における特性値の分布(図５(e))と同じである。但し、本実施の形態においては、上記特性値の出現頻度分布における平均値に対応付ける抵抗Ｒの合成抵抗値の中央値を「９Ｒ」とする。さらに、上記分布における偏差のマイナス側には「９Ｒ」よりも少ない合成抵抗値を対応付け、上記分布における偏差のプラス側には「９Ｒ」よりも多い合成抵抗値を対応付けている。その結果、抵抗選択情報の配列順は、図７(b)に示すように、上記第１実施の形態において図５(b)に示す配列順とは逆になっている。
【０１０２】
また、上記トリミング情報においては、上記第１実施の形態において図５(a)に示すトリミング情報のうち、溶断されているヒューズの本数が図５(e)に示す出現頻度分布における偏差の増加に伴って連続的に増加せずに一端減少している箇所のトリミング情報を、偏差の増加に伴って連続的に増加させることが可能な位置に移動させている。
【０１０３】
すなわち、図５(a)に示すトリミング情報のうち溶断ヒューズ本数が「３本」であるトリミング情報[１,０,１,１](１０進数で「１１」)は、図５(d)に示すように、溶断ヒューズ本数が「２本」である２つのトリミング情報の間に位置している。また、溶断ヒューズ本数が「１本」であるトリミング情報[０,１,０,０](１０進数で「４」)は、溶断ヒューズ本数が「２本」である２つのトリミング情報の間に位置している。
【０１０４】
そこで、本実施の形態のトリミング情報においては、図７(a)に示すように、溶断ヒューズ本数が「３本」のトリミング情報[１,０,１,１](１０進数で「１１」)を、溶断ヒューズ本数が「３本」のトリミング情報[０,１,１,１](１０進数で「７」)の次の位置に移動させている。さらに、溶断ヒューズ本数が「１本」のトリミング情報[０,１,０,０](１０進数で「４」)を、溶断ヒューズ本数が「０本」のトリミング情報[０,０,０,０](１０進数で「０」)の次の位置に移動させている。
【０１０５】
その結果、本実施の形態における溶断ヒューズ本数は、図７(d)に示すように、図７(e)に示す出現頻度分布における平均値に対応する「０」本から、偏差のマイナス側では、偏差の増加に応じて「４本」まで単純に増加している。また、偏差のプラス側では、偏差の増加に応じて「３本」まで単純に増加している。
【０１０６】
但し、上記トリミング情報は、図７(a)に示すように、１０進数で「１５,１４,１３,１２,１０,９,８,４,０,１,２,３,５,６,７,１１」のごとく、上記第１実施の形態における図５(a)に示すトリミング情報の場合と比較して、多少配列が単調ではなくなっている。
【０１０７】
したがって、図７(a)に示すトリミング情報を、図７(b)に示す抵抗選択情報に変換するための変換回路１３の具体的回路構成は、図６に示すように、上記第１実施の形態において図４に示す具体的回路構成に比して、複雑になっている。
【０１０８】
すなわち、図７(a)に示すトリミング情報と図７(b)に示す抵抗選択情報とを比較してみると、上記抵抗選択情報における第３ビットのビットデータは、上記トリミング情報の第４(最上位)ビットのビットデータと第３ビットのビットデータとが同一の場合に「１」となり、異なる場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔２〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔３〕とトリミング信号端子ＦＵＳＥ〔２〕とからのトリミング信号を入力とするアンドゲート２０と、トリミング信号端子ＦＵＳＥ〔３〕からのトリミング信号の反転信号とトリミング信号端子ＦＵＳＥ〔２〕からのトリミング信号の反転信号とを入力とするアンドゲート２１と、アンドゲート２０とアンドゲート２１とからの出力信号を入力とするオアゲート２２とを用いる。
【０１０９】
また、上記抵抗選択情報における第１(最下位)ビットのビットデータは、上記トリミング情報の第３ビットのビットデータと第１ビットのビットデータとが同一の場合に「１」となり、異なる場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔０〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔２〕とトリミング信号端子ＦＵＳＥ〔０〕とからのトリミング信号を入力とするアンドゲート２３と、トリミング信号端子ＦＵＳＥ〔２〕からのトリミング信号の反転信号とトリミング信号端子ＦＵＳＥ〔０〕からのトリミング信号の反転信号とを入力とするアンドゲート２４と、アンドゲート２３とアンドゲート２４とからの出力信号を入力とするオアゲート２５とを用いる。
【０１１０】
また、上記抵抗選択情報における第４(最上位)ビットのビットデータは、基本的に、上記トリミング情報の第４ビットのビットデータと第３ビットのビットデータが共に「１」の場合に「１」となり、少なくとも何れか一方が「０」の場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔３〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔３〕とトリミング信号端子ＦＵＳＥ〔２〕とからのトリミング信号を入力とするアンドゲート２６をメインとする。それに加えて、トリミング信号端子ＦＵＳＥ〔３〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔１〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２７と、トリミング信号端子ＦＵＳＥ〔３〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔０〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２８と、トリミング信号端子ＦＵＳＥ〔２〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔１〕からのビットデータが「０」でトリミング信号端子ＦＵＳＥ〔０〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２９と、アンドゲート２６〜２９からの出力信号を入力とするオアゲート３０とを用いる。
【０１１１】
また、詳細には述べないが、上記変換回路１３における抵抗選択端子ＤＡＴＡ〔１〕に接続される素子も、同様にして、論理回路３１のように設定する。
【０１１２】
尚、本実施の形態によれば、図７(e)に示す上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「７Ｒ〜１１Ｒ」において、溶断ヒューズの本数は合計４本となり、図５に示す上記第１実施の形態の場合の５本よりも減少させることができる。
【０１１３】
以上のごとく、本実施の形態においては、上記第１実施の形態のごとく設定したトリミング情報を、図７(a)および図７(d)に示すように、図７(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が単純に増加するように変更している。したがって、修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対してオフする抵抗Ｒを指定するためのトリミング情報を生成する場合に、トリミング情報生成回路１２に含まれるヒューズＦの溶断数をさらに削減することが可能になる。
【０１１４】
また、上記「平均値±２σ」以外の範囲においても、出現頻度が高い程溶断ヒューズ本数を少なくしているため、実際に製造される全半導体集積回路１１を修正する場合に溶断されるヒューズの総本数を削減することができる。
【０１１５】
尚、上述したように、本実施の形態においては、溶断ヒューズ本数「３本」のトリミング情報[１,０,１,１](１０進数で「１１」)を、溶断ヒューズ本数「３本」のトリミング情報[０,１,１,１](１０進数で「７」)の次に位置させている。しかしながら、この位置に限定されるものではなく、溶断ヒューズ本数が「２本」と「３本」とを呈するトリミング情報の間、あるいは、溶断ヒューズ本数が「３本」を呈する２つのトリミング情報の間であれば、何れの位置であっても差し支えない。また、溶断ヒューズ本数「１本」のトリミング情報[０,１,０,０](１０進数で「４」)の場合も同様に、溶断ヒューズ本数が「０本」と「１本」とを呈するトリミング情報の間、あるいは、溶断ヒューズ本数が「１本」を呈する２つのトリミング情報の間であれば、何れの位置であっても差し支えない。しかしながら、本実施の形態の場合のように、図７(e)に示す上記特性値の分布における「平均値±２σ」の範囲内において、溶断ヒューズの合計本数を減少させるように、上記位置の変更を行うことが望ましい。
【０１１６】
また、この発明においては、上記変換回路１３の具体的回路構成は図４および図６に示す回路構成に限定されるものではない。要は、図５(a),図７(a)に示すように設定されたトリミング情報を、図５(b),図７(b)に示すように設定された抵抗選択情報に変換可能な回路構成であればよいのである。
【０１１７】
また、上記図７(e)に示す上記特性値の分布に対する素子アレイ１４の抵抗Ｒの合成抵抗値との対応付けは、図７(c)に示す対応付けに限定されるものではなく、図５(c)と同様に対応付けても差し支えない。
【０１１８】
以上のごとく、上記各実施の形態によれば、修正前の上記特性値の出現頻度分布における「平均値±２σ」の範囲に入る上記特性値を呈する半導体集積回路１１に対するトリミング情報を生成する場合に、トリミング情報生成回路１２に含まれるヒューズＦの溶断数を大幅に削減することができる。その結果、トリミングの際における上記ヒューズＦの溶断による半導体への損傷を少なくして、半導体集積回路１１の品質に対する悪影響を抑制することができる。
【０１１９】
したがって、上述のような効果を奏する上記半導体集積回路１１は、如何なる分野で用いられる電子装置においても適用可能である。特に、受光感度特性のばらつきや発光強度特性のばらつきが問題となっている光センサ機器に用いることによって、品質を損なうことなく上記特性ばらつきの抑制を図って不良品の発生を抑えることができ、コストダウンを図ることができるのである。
【０１２０】
すなわち、上記光センサ機器は、電気信号を光信号に変換する発光素子および受光信号を電気信号に変換する受光素子を有している。そして、発光制御回路によって上記発光素子を制御して光を放出させる一方、受光回路によって上記受光素子からの電気信号を増幅するようにしている。そこで、上記発光制御回路および上記受光回路の少なくとも何れか一方に、半導体集積回路１１を搭載するのである。その場合には、半導体集積回路１１における動作回路１５で上記発光制御回路および上記受光回路の一部を構成するのである。あるいは、半導体集積回路１１そのもので上記発光制御回路あるいは上記受光回路を構成してもよい。
【符号の説明】
【０１２１】
１１…半導体集積回路
１２…トリミング情報生成回路
１３…変換回路
１４…素子アレイ
１５…動作回路
Ｒ０〜Ｒ４…抵抗
ＭＮ０〜ＭＮ３…トランジスタ
Ｆ０〜Ｆ３…ヒューズ
１６…ノットゲート
１７〜１９…排他的オア
２０,２１,２３,２４,２６,２７,２８,２９…アンドゲート
２２,２５,３０…オアゲート
３１…論理回路
【技術分野】
【０００１】
この発明は、半導体集積回路およびそれを用いた光センサ機器に関する。
【背景技術】
【０００２】
携帯機器に内蔵される光センサには高い感度および高い精度が要望されている。
【０００３】
上記光センサの製造においては、受光感度のばらつきや発光強度の特性ばらつきが問題となっており、上記光センサを構成する半導体集積回路にヒューズを内蔵したトリミング回路を備えて、ヒューズを溶断して上記半導体集積回路の調整を行うことによって、上記光センサの製造ばらつきを低減する必要がある。その場合、ヒューズの溶断は上記半導体集積回路に損傷を与えるため、溶断するヒューズの数をできるだけ少なくすることが望ましい。
【０００４】
上述のような、ヒューズを内蔵したトリミング回路を備えた半導体集積回路として、特開昭６３‐１６４２３９号公報(特許文献１)に開示された半導体集積回路装置がある。この半導体集積回路装置においては、図８に示すように、被補正回路であるアナログ回路３と、アナログ回路３の回路定数を増加方向に修正する第１のトリミング回路１と、アナログ回路３の回路定数を減少方向に修正する第２のトリミング回路２とを、備えている。第１のトリミング回路１は、重み付けされた抵抗値Ｒ,２Ｒ,４Ｒを有する抵抗Ｒ１,Ｒ２,Ｒ３を有する一方、第２のトリミング回路２は、重み付けされた抵抗値Ｒ,２Ｒ,４Ｒを有する抵抗Ｒ４,Ｒ５,Ｒ６を有している。
【０００５】
上記各抵抗Ｒ１〜Ｒ６は、スイッチング素子(トランジスタ)Ｑ１〜Ｑ６およびインバータを介して、記憶素子として機能するヒューズ素子Ｆ１〜Ｆ６に接続されており、各ヒューズ素子Ｆ１〜Ｆ６に対するプログラム(書込)は、端子パッドＰに所定のプログラム電圧を印加することによって行う。
【０００６】
つまり、上記端子パッドＰよりプログラム電圧が印加されたヒューズ素子は溶断されてオフ状態となり、それに対応する抵抗のみがアナログ回路３から切り離される。これに対して、溶断されていない抵抗はアナログ回路３のエミッタ負荷抵抗ＲＥに並列に接続される。こうして、上記プログラムによって切り離す抵抗を選択して、アナログ回路３の回路定数を修正するのである。
【０００７】
また、トリミング回路によって溶断されたヒューズの情報を検出してトリミング情報を生成して出力するトリミング情報生成回路を備えた半導体集積回路として、特開２００８‐２９３２０６号公報(特許文献２)に開示された半導体集積回路装置がある。この半導体集積回路装置は、図９に示すように、トリミング信号生成回路６と可変抵抗素子７とを備えている。
【０００８】
上記トリミング信号生成回路６は、内蔵するヒューズの溶断情報を検出してトリミング情報として出力する。
【０００９】
上記可変抵抗素子７には直列に接続された５つの抵抗Ｒ０〜Ｒ４が設置されており、各抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４は、重み付けされた抵抗値Ｒ,Ｒ,２Ｒ,４Ｒ,８Ｒを有している。さらに、抵抗Ｒ１の両端には、スイッチング素子として機能するトランジスタＭＮ０のソースおよびドレインが接続されている。以下、同様に、抵抗Ｒ２の両端にはトランジスタＭＮ１のソースおよびドレインが、抵抗Ｒ３の両端にはトランジスタＭＮ２のソースおよびドレインが、抵抗Ｒ４の両端にはトランジスタＭＮ３のソースおよびドレインが夫々接続されている。
【００１０】
また、上記トランジスタＭＮ０のゲートには、トリミング信号生成回路６のトリミング信号端子ＦＵＳＥ〔０〕が接続されている。以下、同様に、トランジスタＭＮ１のゲートにはトリミング信号端子ＦＵＳＥ〔１〕が、トランジスタＭＮ２のゲートにはトリミング信号端子ＦＵＳＥ〔２〕が、トランジスタＭＮ３のゲートにはトリミング信号端子ＦＵＳＥが夫々接続されている。
【００１１】
ここで、上述したように、半導体集積回路装置５の調整を行うために溶断するヒューズの数はできるだけ少ないことが望ましく、そのためには上記調整に必要なヒューズの数自体も少ないことが望ましい。そのような、上記調整用のヒューズを少なくしたトリミング信号生成回路６としては、図１０に示すような回路構成が考えられる。
【００１２】
図１０に示すトリミング信号生成回路６では、各トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕毎に内部回路６a〜６dを有し、各内部回路６a〜６dの夫々に対応して１個のヒューズが設けられている。そして、内部回路６aにおいては、トリミング信号端子ＦＵＳＥ〔０〕に接続されたノードＮ０が、プルアップ抵抗ＲB０を介して電源Ｖccに接続されると共に、ヒューズＦ０を介して接地されている。以下、内部回路６b〜６dにおいても同様に、トリミング信号端子ＦＵＳＥ〔１〕はプルアップ抵抗ＲB１を介して電源Ｖccに接続されると共にヒューズＦ１を介して接地され、トリミング信号端子ＦＵＳＥ〔２〕はプルアップ抵抗ＲB２を介して電源Ｖccに接続されると共にヒューズＦ２を介して接地され、トリミング信号端子ＦＵＳＥ〔３〕はプルアップ抵抗ＲB３を介して電源Ｖccに接続されると共にヒューズＦ３を介して接地されている。
【００１３】
上記構成の半導体集積回路装置５において、例えば、内部回路６cのヒューズＦ２が溶断されると、対応するトリミング信号端子ＦＵＳＥ〔２〕から電源電圧Ｖccに近い電位のトリミング信号が出力される。そうすると、可変抵抗素子７のトランジスタＭＮ２がオンして、抵抗Ｒ３の両端が短絡される。一方、内部回路６bのヒューズＦ１が溶断されていない場合には、対応するトリミング信号端子ＦＵＳＥ〔１〕は接地されたままとなる。そうすると、可変抵抗素子７のトランジスタＭＮ１はオフ状態を維持して抵抗Ｒ２の両端は短絡されない。こうして、溶断されているヒューズに対応するトランジスタがオンして、対応する抵抗の両端が短絡される。その結果、直列に接続された抵抗Ｒ０〜Ｒ４の合成抵抗値は、溶断されていないヒューズに対応する抵抗の抵抗値の合計値となる。
【００１４】
図１１に、上記可変抵抗素子７における抵抗Ｒ１〜Ｒ４の列から短絡して無効にする抵抗を選択するために、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４つのトリミング信号を表す４ビットのビット列でなるトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図１１(a))と、トランジスタＭＮ０〜ＭＮ３のゲートに同時に入力される４つの抵抗選択信号を表す４ビットのビット列でなる抵抗選択情報(最下位ビットがトランジスタＭＮ０に対応)(図１１(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図１１(c))と、溶断されているヒューズの本数(図１１(d))と、得られた半導体集積回路装置５のある特性値の出現頻度分布(以下、単に分布という場合もある)(図１１(e))を示す。
【００１５】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタのオフを意味する。
【００１６】
図１１に示すように、製造される半導体集積回路装置５における製造ばらつきの大多数(９５.４５％)が入る「平均値±２σ(標準偏差)」の範囲において、溶断ヒューズの本数は合計１０本となる。尚、溶断ヒューズの本数は、対応するトリミング情報中における「１」の数である。
【００１７】
しかしながら、上記従来の半導体集積回路装置５には、以下のような問題がある。
【００１８】
すなわち、上記ヒューズの溶断は半導体に少なからず損傷を与える。また、溶断の確実性に問題が発生する懸念があり、品質に悪影響を与える。そのため、できる限りヒューズ溶断の個数を低減することが望ましい。
【００１９】
図１１においては、製造ばらつき「平均値±２σ(標準偏差)」の範囲内において、１つのトリミング情報当たりの溶断ヒューズの本数は１本〜３本であり、一件少ないように見える。しかしながら、製造ばらつき「平均値±２σ(標準偏差)」の範囲内には製造ばらつきの大多数である９５.４５％が入るため、実際に溶断されるヒューズの総本数は多く、それだけ品質に悪影響を与える確率も高くなる。
【００２０】
このような問題は、上記特許文献１に開示された半導体集積回路装置の場合も同様である。尚、図８に示すように、各ヒューズ素子Ｆ１〜Ｆ６に入力されるプログラムは６ビットであり、図９に示す半導体集積回路装置５の場合の４ビットよりも多いため、その分だけ製造ばらつき「平均値±２σ(標準偏差)」の範囲内における溶断ヒューズの本数も多くなる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開昭６３‐１６４２３９号公報
【特許文献２】特開２００８‐２９３２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
そこで、この発明の課題は、特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミング時のヒューズ溶断本数を少なくできる半導体集積回路、および、それを用いた光センサ機器を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明の半導体集積回路は、
回路定数を有すると共に、上記回路定数に応じた動作を行う動作回路と、
配列された複数の素子を内蔵すると共に、素子選択情報に従って一部の素子を選択的にオフにして、上記複数の素子の出力に基づいて上記動作回路の回路定数を修正する素子アレイと、
複数のヒューズを内蔵すると共に、上記複数のヒューズの夫々が溶断されているか否かを各ヒューズに対応付けられたビットの列で表したトリミング情報を生成して出力するトリミング情報生成回路と、
上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換する変換回路と
を備え、
上記動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が取り得る溶断本数のうち最小本数であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てた
ことを特徴としている。
【００２４】
上記構成によれば、上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当て、上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てている。
【００２５】
したがって、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくすることできる。
【００２６】
すなわち、この発明によれば、トリミングの際における上記ヒューズの溶断による半導体への損傷を少なくして、本半導体集積回路の品質に悪影響を及ぼすことを抑制することができる。
【００２７】
特に、上記動作回路からの修正前の上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値が上記出現頻度分布における平均値を呈する」多くの製造品に対するトリミングの際に、上記ヒューズの溶断本数を最小にして、本半導体集積回路の品質に悪影響を及ぼすことを防止できる。
【００２８】
また、１実施の形態の半導体集積回路では、
上記素子アレイ内蔵されている上記複数の素子は、直列に配列されており、
上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値を、上記出現頻度分布における平均値に対応付けると共に、上記中央値よりも小さなあるいは大きな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも小さな上記特性値に上記出現頻度分布の偏差に応じて対応付ける一方、上記中央値よりも大きなあるいは小さな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも大きな上記特性値に上記出現頻度分布の偏差に応じて対応付け、
上記変換回路による上記変換は、
上記ヒューズの溶断本数が上記最小本数であることを表すトリミング情報を、上記複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る上記特性値に上記出現頻度分布の偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う。
【００２９】
この実施の形態によれば、上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を、上記出現頻度分布における平均値よりも小さい値側の複数の上記特性値と上記平均値よりも大きい値側の複数の上記特性値とに対して略同数ずつ昇順あるいは降順に対応付けることができる。
【００３０】
そして、上記変換回路によって、上記ヒューズの溶断本数が上記最小本数およびそれに続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に対応付けられた上記合成物性値にするための上記素子選択情報に変換することができる。
【００３１】
また、１実施の形態の半導体集積回路では、
上記トリミング情報生成回路から出力される上記トリミング情報の割り当ては、
上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の何れか一方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報に対して割り当てられたトリミング情報に連続するトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の他方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報と、平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とに対して割り当てられたトリミング情報の最上位ビットを反転したトリミング情報を割り当てる
ことによって行う。
【００３２】
この実施の形態によれば、上記修正前の上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に入る場合の上記トリミング情報における上記最上位ビットを除く下位の全ビットのビットデータを、上記平均値を呈する場合の上記トリミング情報と平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とにおける上記最上位ビットを除く下位の全ビットのビットデータと同じにすることができる。
【００３３】
また、１実施の形態の半導体集積回路では、
上記変換回路による上記変換は、
上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報は、上記素子アレイにおける上記素子の合成物性値が複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報に連続するトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に、偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを反転したトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に、偏差に応じて対応付けられた合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う。
【００３４】
この実施の形態によれば、上記変換回路は、上記ヒューズの溶断本数が０本であることを表す第１のトリミング情報と、上記第１のトリミング情報に連続している第２のトリミング情報と、上記第１,第２のトリミング情報の最上位ビットを反転したトリミング情報とを、上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値と、上記出現頻度分布における平均値±２×(標準偏差)の範囲に対応付けられると共に上記中央値に前後している上記合成物性値とになるような上記オフする素子の組合せを選択できる上記素子選択情報に変換するので、上記変換回路の回路構成を簡単にすることができる。
【００３５】
また、１実施の形態の半導体集積回路では、
上記変換回路は、
上記トリミング情報における最上位ビットのビットデータを反転して、上記素子選択情報の最上位ビットのビットデータとして出力するノットゲートと、
上記トリミング情報における上記最上位ビットより下位の何れか一つのビットのビットデータと上記トリミング情報における上記最上位ビットのビットデータとが入力されて、上記素子選択情報の上記最上位ビットより下位の何れか一つのビットのビットデータを出力する複数の排他的オアゲートと
を備えている。
【００３６】
この実施の形態によれば、上記変換回路の回路構成を、一つのノットゲートと複数の排他的オアゲートとで簡単に構成することができる。
【００３７】
また、１実施の形態の半導体集積回路では、
上記トリミング情報生成回路から出力される上記トリミング情報の上記割り当てを行った後に、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割り当てを行い、
上記変換回路は、上記再割り当てが行われた上記トリミング情報に対して上記変換を行う。
【００３８】
この実施の形態によれば、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割当を行うようにしている。したがって、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を、さらに少なくすることが可能になる。
【００３９】
また、この発明の光センサ機器は、
発光素子および受光素子と、
上記発光素子を制御して光を放出させる発光制御回路と、
上記受光素子からの電気信号を増幅する受光回路と
を備え、
上記発光制御回路および上記受光回路の少なくとも何れか一方に、上記この発明の半導体集積回路を搭載した
ことを特徴としている。
【００４０】
上記構成によれば、上記発光制御回路および上記受光回路の少なくとも何れか一方に、修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくし、上記ヒューズの溶断による半導体への損傷を少なくして品質に悪影響を及ぼすことを抑制することができる上記半導体集積回路を搭載している。
【００４１】
したがって、上記発光制御回路および上記受光回路の品質を損なうことなく、受光感度特性のばらつきや発光強度特性のばらつきの抑制を図ることができる。その結果、不良品の発生を抑えることができ、コストダウンを図ることができる。
【発明の効果】
【００４２】
以上より明らかなように、この発明の半導体集積回路は、動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合のトリミング情報として、トリミング情報生成回路のヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当て、上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合のトリミング情報として上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てる。
【００４３】
さらに、変換回路によって、上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換するようにしている。
【００４４】
したがって、修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するトリミングの際のヒューズ溶断本数を少なくすることできる。その結果、トリミングの際における上記ヒューズの溶断による半導体への損傷を少なくして、本半導体集積回路の品質に悪影響を及ぼすことを抑制することができる。
【００４５】
特に、上記動作回路からの修正前の上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記ヒューズの溶断本数が最小本数であることを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値が上記出現頻度分布における平均値を呈する」多数の製造品に対するトリミングの際に、上記ヒューズの溶断本数を最小にして、本半導体集積回路の品質に悪影響を及ぼすことを防止できる。
【００４６】
また、この発明の光センサ機器は、発光制御回路および受光回路の少なくとも何れか一方に、修正前の上記特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくし、上記ヒューズの溶断による半導体への損傷を少なくして品質に悪影響を及ぼすことを抑制できる上記この発明の半導体集積回路を搭載しているので、上記発光制御回路および上記受光回路の品質を損なうことなく、受光感度特性のばらつきや発光強度特性のばらつきの抑制を図ることができる。
【００４７】
したがって、不良品の発生を抑えることができ、コストダウンを図ることができる。
【図面の簡単な説明】
【００４８】
【図１】この発明の半導体集積回路における概略構成図である。
【図２】図１における素子アレイの具体的回路図である。
【図３】図１におけるトリミング情報生成回路の具体的回路図である。
【図４】図１における変換回路の具体的回路図である。
【図５】トリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【図６】図４とは異なる変換回路の具体的回路図である。
【図７】図５とは異なるトリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【図８】従来のトリミング回路を備えた半導体集積回路装置を示す図である。
【図９】従来のトリミング情報生成回路を備えた半導体集積回路装置の概略を示す図である。
【図１０】図９におけるトリミング信号生成回路の一例を示す図である。
【図１１】図９におけるトリミング情報,抵抗選択情報,抵抗Ｒの合成抵抗値,溶断ヒューズ本数およびある特性値の分布を示す図である。
【発明を実施するための形態】
【００４９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５０】
・第１実施の形態
図１は、本実施の形態の半導体集積回路における概略構成図である。
【００５１】
図１において、１１は半導体集積回路であり、トリミング情報生成回路１２と変換回路１３と素子アレイ１４と動作回路１５とを含んでいる。
【００５２】
上記構成において、上記トリミング情報生成回路１２は、後に詳述するように複数のヒューズを内蔵しており、上記各ヒューズがトリミングによって溶断されているか否かを表すトリミング信号を生成し、全ヒューズのトリミング信号を表すビット列でなるトリミング情報を出力する。
【００５３】
上記変換回路１３は、トリミング情報生成回路１２から出力されるトリミング情報のビット列を、後に詳述するような変換を行って、ビット列でなる素子選択情報を生成する。素子アレイ１４は、変換回路１３によって生成された素子選択情報にしたがって、内蔵する抵抗アレイあるいは容量アレイ等の素子アレイにおける一部を選択的にオフにし、上記素子アレイの出力に基づく動作回路１５の回路定数を修正する。こうして、動作回路１５の特性値、すなわち半導体集積回路１１の特性値を修正するのである。
【００５４】
図２は、上記素子アレイ１４における具体的回路図を示す。尚、本実施の形態における素子アレイ１４は抵抗アレイを有し、図９に示す従来の半導体集積回路装置５における可変抵抗素子７と同じ構成を有している。但し、素子アレイ１４は抵抗アレイに限るものではなく、容量アレイ等の他の素子アレイであっても一向に構わない。
【００５５】
すなわち、上記素子アレイ１４には直列に接続された５つの抵抗Ｒ０〜Ｒ４が設置されており、各抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４は、重み付けされた抵抗値Ｒ,Ｒ,２Ｒ,４Ｒ,８Ｒを有している。さらに、抵抗Ｒ１の両端には、スイッチング素子として機能するトランジスタＭＮ０のソースおよびドレインが接続されている。以下、同様に、抵抗Ｒ２の両端にはトランジスタＭＮ１のソースおよびドレインが、抵抗Ｒ３の両端にはトランジスタＭＮ２のソースおよびドレインが、抵抗Ｒ４の両端にはトランジスタＭＮ３のソースおよびドレインが夫々接続されている。以下、抵抗Ｒ０,Ｒ１,Ｒ２,Ｒ３,Ｒ４を総称する場合には抵抗Ｒという。また、トランジスタＭＮ０〜ＭＮ３を総称する場合にはトランジスタＭＮという。
【００５６】
尚、この発明においては、上記素子アレイ１４に含まれる調整用の抵抗ＲおよびトランジスタＭＮの数は４個に限定されるものではなく、動作回路１５における上記回路定数の修正の度合に応じて適宜設定すればよい。
【００５７】
また、上記トランジスタＭＮ０のゲートには抵抗選択端子ＤＡＴＡ〔０〕が接続されている。以下、同様に、トランジスタＭＮ１のゲートには抵抗選択端子ＤＡＴＡ〔１〕が、トランジスタＭＮ２のゲートには抵抗選択端子ＤＡＴＡ〔２〕が、トランジスタＭＮ３のゲートには抵抗選択端子ＤＡＴＡ〔３〕が夫々接続されている。
【００５８】
図３は、上記トリミング情報生成回路１２における具体的回路図を示す。トリミング情報生成回路１２は、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕毎に内部回路１２a〜１２dを有している。そして、内部回路１２aは、出力ノードＡ０と電源電位ＶDDとの間に接続されているヒューズＦ０と、出力ノードＡ０と接地電位ＧＮＤとの間に接続されているプルダウン抵抗Ｒ1０と、出力ノードＡ０にゲートが接続されると共に、ソースが接地電位ＧＮＤに接続される一方、ドレインがトリミング信号端子ＦＵＳＥ〔０〕に接続されたトランジスタＭＮa０と、トリミング信号端子ＦＵＳＥ〔０〕と電源電位ＶDDとの間に接続されているプルアップ抵抗Ｒ2０とを含んで構成されている。また、内部回路１２b〜１２dは、トリミング信号端子ＦＵＳＥ〔１〕〜ＦＵＳＥ〔３〕に対応して設けられており、内部回路１２aと全く同じ構成を有している。
【００５９】
ここで、上記ヒューズＦ０〜Ｆ３の抵抗値は数百Ω以下であり、プルダウン抵抗Ｒ1０〜Ｒ1３の抵抗値は数kΩ〜数十kΩである。以下、ヒューズＦ０〜Ｆ３を総称する場合にはヒューズＦという。また、トリミング信号端子ＦＵＳＥ〔１〕〜ＦＵＳＥ〔３〕を総称する場合にはトリミング信号端子ＦＵＳＥという。
【００６０】
上記構成を有するトリミング情報生成回路１２において、例えば、内部回路１２cのヒューズＦ２が溶断されていると、出力ノードＡ２と電源電位ＶDDとの間の抵抗値が数百kΩ以上となるため、出力ノードＡ２の電位は接地電位ＧＮＤと同等電位となる。そうすると、トランジスタＭＮa２はオフ状態となり、トリミング信号端子ＦＵＳＥ〔２〕から電源電位ＶDDと同等電位の(レベル「Ｈ」の)トリミング信号が出力される。一方、内部回路１２bのヒューズＦ１が溶断されていない場合には、出力ノードＡ１と電源電位ＶDDとの間の抵抗値が数百Ω以下となるため、出力ノードＡ１の電位は電源電位ＶDDと同等電位となる。そうすると、トランジスタＭＮa１はオンし、トリミング信号端子ＦＵＳＥ〔１〕から接地電位ＧＮＤと同等電位の(レベル「Ｌ」の)トリミング信号が出力される。
【００６１】
こうして、溶断されているヒューズＦに対応するトリミング信号端子ＦＵＳＥからはレベル「Ｈ」のトリミング信号が出力され、溶断されていないヒューズＦに対応するトリミング信号端子ＦＵＳＥからはレベル「Ｌ」のトリミング信号が出力されのである。
【００６２】
ところで、本実施の形態における素子アレイ１４の構成は、図９に示す従来の半導体集積回路装置５の可変抵抗素子７の構成と全く同じである。したがって、上述のようにしてトリミング情報生成回路１２で生成されたトリミング情報を、そのまま素子アレイ１４の抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔３〕に入力した場合には、図１１と同じ「ある特性値」の分布と溶断ヒューズ本数との関係が得られる。したがって、上記特性値の分布における「平均値±２σ」の範囲に入るヒューズ溶断本数を少なくすることはできない。
【００６３】
ここで、図１１から分かるように、上記ある特性値の分布における「平均値」は、図１１(c)に降順に配列された合成抵抗値の略中央「８Ｒ」に位置している。また、上記特性値の分布における「平均値±２σ」の範囲は、図１１(c)に降順に配列された合成抵抗値の略中央「８Ｒ」を中心として合計５つの抵抗値「１０Ｒ,９Ｒ,８Ｒ,７Ｒ,６Ｒ」の範囲に位置している。この場合、図１１(a)に示す４ビットのビット列でなるトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)を見ると、下位３ビットの配列は、抵抗値「９Ｒ」と「８Ｒ」との境界を堺にして小抵抗値側と大抵抗値側とが同じになっている。つまり、４ビットのトリミング情報を１０進数で表した場合、トリミング情報「０」からトリミング情報「７」に向かって下位３ビットにおけるビット値「１」の数が概ね増加している。同様に、トリミング情報「８」からトリミング情報「１５」に向かって下位３ビットにおけるビット値「１」の数が概ね増加している。ここで、上記２進数で表されたトリミング情報中におけるビット値「１」の数は、溶断ヒューズ本数を示している。
【００６４】
すなわち、図１１においては、図１１(c)における合成抵抗値「９Ｒ」と「１０Ｒ」とに対応する１０進数で表した上記トリミング情報は「６」と「７」であるため、合成抵抗値「９Ｒ」と「１０Ｒ」とにおける２進数で表したトリミング情報中の下位３ビットのビット値「１」の数が多く、その結果溶断ヒューズ本数が「３本」と「２本」とのごとく多い。
【００６５】
そこで、上記合成抵抗値「９Ｒ」と「１０Ｒ」とにおける溶断ヒューズ本数を下げるには、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応する上記トリミング情報の配列を、１０進数で表した場合にトリミング情報「７」からトリミング情報「０」まで降順にすればよい。そうすることにより、合成抵抗値「９Ｒ」と「１０Ｒ」とにおける溶断ヒューズ本数は、対応するトリミング情報(１０進数)は「１」と「０」となるため、溶断ヒューズ本数も「１本」と「０本」とに低下できる。
【００６６】
今までは、４ビットのトリミング情報における下位３ビットのみに注目していた。しかしながら、実際にはトリミング情報は４ビットの情報である。そして、上述したように、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「７」から「０」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「８」から「１５」までの昇順にした場合には、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」に対応する５つのトリミング情報の中には最上位ビットのビット値が「１」である(つまり、１０進数で表したトリミング情報が「８」以上である)トリミング情報が３つ含まれ、その分だけ溶断ヒューズ本数が３本増加することになる。
【００６７】
ここで、上述した「合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「７」から「０」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応するトリミング情報の配列を、１０進数で「８」から「１５」までの昇順にするような上記トリミング情報の配列」を、合成抵抗値「９Ｒ」と「８Ｒ」との境界を堺にして小抵抗値側と大抵抗値側との配列を入れ換えると共に、入れ換えた後の配列を、上記小抵抗値側を昇順に、上記大抵抗値側を降順に変更してみる。
【００６８】
つまり、上記合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「１５」から「８」までの降順にする一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「０」から「７」までの昇順にするのである。こうすることにより、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」に対応する５つのトリミング情報の中には最上位ビットのビット値が「１」である(つまり、１０進数で表したトリミング情報が「８」以上である)トリミング情報が２つのみ含まれ、溶断ヒューズ本数を上述の３本から２本に減らすることができる。その結果、上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「１０Ｒ〜６Ｒ」において、溶断ヒューズの本数は合計５本となり、図１１に示す従来の半導体集積回路装置５の場合の１０本よりも大幅に減少する。
【００６９】
ここで、本実施の形態における半導体集積回路１１の上記回路定数に基づく一つの「特性値」の分布と素子アレイ１４における上記合成物性値としての合成抵抗値との関係は、上記従来の半導体集積回路装置５において図１１(e)に示す「特性値」の分布と図１１(c)に示す合成抵抗値との関係と同じ関係を有すると仮定する。その場合、本実施の形態における上記素子選択情報としての抵抗選択情報は、図１１(b)に示す抵抗選択情報と同じ配列にする必要がある。
【００７０】
そこで、本実施の形態においては、上記トリミング情報生成回路１２と素子アレイ１４との間に変換回路１３を設ける。また、トリミング情報生成回路１２から出力されるトリミング情報の配列順を、上述のごとく検討した上記特性値の出現頻度分布における「平均値±２σ」の範囲における溶断ヒューズの本数を減少させるための配列順に設定する。そして、変換回路１３によって、トリミング情報生成回路１２から出力される「上記特性値の分布における「平均値±２σ」の範囲における溶断ヒューズの本数が少なくなるように設定された」上記トリミング情報を、「上記合成抵抗値の配列順が図１１(c)に示す配列順になるような上記抵抗選択情報に変換するのである。
【００７１】
図５に、上記素子アレイ１４における抵抗列から短絡して無効にする抵抗を選択するために、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４ビットのトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図５(a))と、抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔３〕から同時に出力される４ビットの抵抗選択情報(最下位ビットが抵抗選択端子ＤＡＴＡ〔０〕に対応)(図５(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図５(c))と、溶断されているヒューズの本数(図５(d))と、得られた半導体集積回路１１の上記回路定数に基づく上記特性値の出現頻度分布(図５(e))を示す。
【００７２】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタＭＮのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタＭＮのオフを意味する。
【００７３】
尚、図５(b)に示す抵抗選択情報と、図５(c)に示す合成抵抗値と、図５(d)に示す溶断ヒューズ本数と、図５(e)に示す特性値の分布とは、図１１(b)に示す抵抗選択情報と、図１１(c)に示す合成抵抗値と、図１１(d)に示す溶断ヒューズ本数と、図１１(e)に示す特性値の分布と、全く同じである。
【００７４】
また、図５(a)に示すトリミング情報の配列順は、上述のごとく検討した上記特性値の分布(図５(e))での「平均値±２σ」の範囲における溶断ヒューズ本数を減少させるための配列順、つまり、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列は１０進数で「１５」から「８」までの降順に、合成抵抗値「８Ｒ」から「１Ｒ」までに対応するトリミング情報の配列は１０進数で上記最小本数としての「０」から「７」までの昇順に、設定されている。
【００７５】
したがって、上記特性値の分布における「平均値±２σ」の範囲に対応する５つのトリミング情報において、溶断ヒューズの本数は合計５本である。取り分け、上記特性値の分布における出現数が多い「平均値」に対応するトリミング情報においては、溶断ヒューズの本数は０本である。
【００７６】
図４は、上記変換回路１３における具体的回路図を示す。ここで、図５(a)に示すトリミング情報と図５(b)に示す抵抗選択情報とを比較してみると、上記抵抗選択情報の最上位ビットは、上記トリミング情報の最上位ビットのビットデータを反転したものである。そこで、変換回路１３におけるトリミング信号端子ＦＵＳＥ〔３〕と抵抗選択端子ＤＡＴＡ〔３〕とを接続する素子として、ノットゲート１６を用いる。また、上記抵抗選択情報の下位３ビットは、上記トリミング情報の最上位ビットが「１」の場合には上記トリミング情報の下位３ビットのビットデータを反転したものであり、上記トリミング情報の最上位ビットが「０」の場合には上記トリミング情報の下位３ビットのビットデータである。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔０〕〜ＤＡＴＡ〔２〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔２〕の何れか一つとトリミング信号端子ＦＵＳＥ〔３〕とからのトリミング信号を入力とする排他的オアゲート１７〜１９を用いるのである。
【００７７】
尚、本実施の形態においては、得られた半導体集積回路１１の上記特性値の出現頻度分布と、素子アレイ１４における抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値との関係を、図５に示すように設定しているが、必ずしも図５に示すような関係であると限らない。例えば、出現頻度分布の平均値が合成抵抗値８Ｒから小抵抗値側あるいは大抵抗値側にずれる場合がある。その場合には、上記ずれに応じて、上記トリミング情報を降順に配列する領域と昇順に配列する領域との境界の位置をずらせばよい。
【００７８】
また、本実施の形態においては、上記素子アレイ１４に含まれる調整用の抵抗ＲおよびトランジスタＭＮの数を４個に設定しているが４個に限定されるものではない。例えば、５個に設定した場合には、上記トリミング情報および上記抵抗選択情報を５ビットの情報とし、５つの抵抗Ｒの組合せで得られる合成抵抗値は２5個とすればよい。
【００７９】
以上のごとく、本実施の形態においては、上記半導体集積回路１１を、４つのヒューズＦ０〜Ｆ３が溶断されているか否かを表すトリミング信号を生成し、全ヒューズＦのトリミング信号を表す４ビットのトリミング情報を出力するトリミング情報生成回路１２と、上記トリミング情報のビット列を、素子を選択するためのビット列でなる素子選択情報に変換する変換回路１３と、上記素子選択情報に従って内蔵する素子アレイにおける一部を選択的にオフする素子アレイ１４と、上記素子アレイの出力に基づいて回路定数を修正する動作回路１５とを含んで構成している。
【００８０】
そして、上記トリミング情報生成回路１２においてトリミング信号端子ＦＵＳＥ〔０〕〜ＦＵＳＥ〔３〕から同時に出力される４ビットのトリミング情報を、以下のように設定する。
【００８１】
先ず、上記素子アレイ１４において種々選択された抵抗Ｒの組合せによって得られる複数の合成抵抗値の中央値(本実施の形態においては「８Ｒ」)を、図５(e)に示す特性値の出現頻度分布における平均値に対応付ける。さらに、上記中央値よりも小さな値を呈する合成抵抗値には、上記平均値よりも大きな上記特性値を、上記合成抵抗値の減少に伴って上記特性値が増加するように対応付ける。さらに、上記中央値よりも大きな値を呈する合成抵抗値には、上記平均値よりも小さな上記特性値を、上記合成抵抗値の増大に伴って上記特性値が減少するように対応付ける。
【００８２】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における平均値を呈する半導体集積回路１１に対して、動作回路１５の回路定数を修正するためのトリミング情報として、全ヒューズＦが溶断されていないことを表すトリミング情報[０,０,０,０](１０進数で表した場合の「０」)を割り当てる。
【００８３】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の何れか一方に入る半導体集積回路１１に対するトリミング情報として、上記平均値を呈する半導体集積回路１１に対して割り当てられたトリミング情報[０,０,０,０](１０進数で「０」)に連続するトリミング情報(本実施の形態においては１０進数で「１」,「２」)を、偏差の増加に伴って昇順に割り当てる。
【００８４】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の他方に入る半導体集積回路１１に対するトリミング情報として、上記「平均値」を呈する半導体集積回路１１と、「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記一方に入る半導体集積回路１１とに対して割り当てられたトリミング情報の最上位ビットを「１」に反転したトリミング情報(本実施の形態では１０進数で「８」,「９」)を、偏差の増加に伴って昇順に割り当てる。
【００８５】
次に、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記一方よりも偏差が大きい側に入る半導体集積回路１１に対するトリミング情報として、上記平均値を呈する半導体集積回路１１に対して割り当てられたトリミング情報に連続するトリミング情報にさらに連続するトリミング情報(本実施の形態においては１０進数で「３」〜「７」)を、偏差の増加に伴って昇順に割り当てる。
【００８６】
さらに、修正前の上記特性値が図５(e)に示す出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記他方よりも偏差が大きい側に入る半導体集積回路１１に対するトリミング情報として、上記最上位ビットを「１」に反転したトリミング情報に連続するトリミング情報(本実施の形態では１０進数で「１０」〜「１５」)を、偏差の増加に伴って昇順に割り当てるのである。
【００８７】
但し、このように上記トリミング情報の割り当てが行われたトリミング情報生成回路１２から出力されるトリミング情報は、ヒューズＦの溶断情報であって、素子アレイ１４におけるオフする素子(抵抗Ｒ)を指定するための抵抗選択情報ではない。
【００８８】
そこで、上記変換回路１３によって、上記トリミング情報生成回路１２から出力されるトリミング情報のビット列を、上記素子(抵抗Ｒ)を選択するためのビット列でなる抵抗選択情報に変換する。
【００８９】
その場合における上記トリミング情報の上記抵抗選択情報への変換は、以下のように行う。
・全ヒューズＦが溶断されていないことを表すトリミング情報[０,０,０,０](１０進数で「０」)は、抵抗Ｒの合成抵抗値が上記複数の合成抵抗値の中央値(本実施の形態では「８Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・トリミング情報[０,０,０,０](１０進数で「０」)に連続するトリミング情報(本実施の形態では１０進数で「１」,「２」)は、修正前の上記特性値の出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記一方に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「７Ｒ」,「６Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・上記全ヒューズＦが溶断されていないことを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを「１」に反転したトリミング情報(本実施の形態では１０進数で「８」,「９」)は、修正前の上記特性値の出現頻度分布における「平均値」を上回り「平均値＋２σ」までの間および「平均値」を下回り「平均値−２σ」までの間の上記他方に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「９Ｒ」,「１０Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
・上記全ヒューズＦが溶断されていないことを表すトリミング情報およびこのトリミング情報に連続するトリミング情報にさらに連続するトリミング情報(本実施の形態においては１０進数で「３」〜「７」)は、修正前の上記特性値の出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記一方よりも偏差が大きい側に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「５Ｒ」〜「１Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
【００９０】
さらに、上記最上位ビットを「１」に反転したトリミング情報に連続するトリミング情報(本実施の形態では１０進数で「１０」〜「１５」)は、修正前の上記特性値の出現頻度分布における「平均値＋２σ」および「平均値−２σ」の上記他方よりも偏差が大きい側に、偏差に応じて対応付けられた合成抵抗値(本実施の形態では「１１Ｒ」〜「１６Ｒ」)になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換する。
【００９１】
以上の様に修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報生成回路１２からのトリミング情報の割当てを行う。そして、変換回路１３によって、上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報を、上記出現頻度分布における「平均値±２σ」の範囲に入る上記特性値に対応付けられた合成抵抗値になるような抵抗Ｒの組合せを選択できる上記抵抗選択情報に変換することによって、修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対するトリミング情報を生成するためのヒューズＦの溶断数を、図９に示す半導体集積回路装置５の場合に比して、大幅に削減することができる。
【００９２】
したがって、トリミングの際における上記ヒューズＦの溶断による半導体への損傷を少なくして、半導体集積回路１１の品質に悪影響を及ぼすことを抑制することができるのである。
【００９３】
特に、修正前の上記特性値がこの特性値の出現頻度分布における出現数が多い平均値を呈する半導体集積回路１１に対するトリミング情報として、全ヒューズＦが溶断されていないことを表すトリミング情報を割り当てている。したがって、「修正前の上記特性値がこの特性値の分布における平均値を呈する」多くの半導体集積回路１１に対するトリミングの際に、全ヒューズＦを溶断する必要がなく、半導体集積回路１１の品質に悪影響を及ぼすことを防止できる。
【００９４】
・第２実施の形態
ところで、上記第１実施の形態においては、上述したように、図５(c)に示す抵抗Ｒの合成抵抗値と図５(a)に示すトリミング情報との対応付けを、合成抵抗値「１６Ｒ」から「９Ｒ」までに対応するトリミング情報の配列を、１０進数で「１５」から「８」までの降順にする。一方、合成抵抗値「８Ｒ」から「１Ｒ」までに対応する上記トリミング情報の配列を、１０進数で「０」から「７」までの昇順にしている。
【００９５】
この場合には、図５(d)から分かるように、溶断されているヒューズの本数は、図５(e)に示す出現頻度分布における平均値に対応する「０」本から、偏差の増加に応じて単純に増加するようにはなっていない。偏差がマイナス側では「３本」→「２本」のごとく、偏差がプラス側では「２本」→「１本」のごとく、溶断ヒューズ本数が一端減少している。
【００９６】
上記ヒューズ溶断本数を少なくするという観点からすれば、図５(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が増加することが望ましい。
【００９７】
そこで、本実施の形態においては、上記トリミング情報を、図５(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が増加するように設定するのである。
【００９８】
本実施の形態の半導体集積回路における概略構成は、上記第１実施の形態において図１に示す概略構成と同様に、トリミング情報生成回路１２と変換回路１３と素子アレイ１４と動作回路１５とを含んでいる。また、素子アレイ１４の具体的回路は、上記第１実施の形態において図２に示す回路図と同様である。また、トリミング情報生成回路１２の具体的回路は、上記第１実施の形態において図３に示す回路図と同様である。
【００９９】
図６は、本実施の形態の半導体集積回路における変換回路１３の具体的回路図を示す。また、図７に、４ビットのトリミング情報(最下位ビットがトリミング信号端子ＦＵＳＥ〔０〕に対応)(図７(a))と、４ビットの抵抗選択情報(最下位ビットが抵抗選択端子ＤＡＴＡ〔０〕に対応)(図７(b))と、抵抗Ｒ０〜抵抗Ｒ４の合成抵抗値(図７(c))と、溶断されているヒューズの本数(図７(d))と、得られた半導体集積回路１１の上記回路定数に基づく一つの特性値の分布(図７(e))を示す。
【０１００】
ここで、上記トリミング情報においては、「１」は、レベル「Ｈ」のトリミング信号を意味し、溶断ヒューズを意味する一方、「０」は、レベル「Ｌ」のトリミング信号を意味し、非溶断ヒューズを意味する。さらに、上記抵抗選択情報においては、「１」は、レベル「Ｈ」の抵抗選択信号を意味し、トランジスタＭＮのオンを意味する一方、「０」は、レベル「Ｌ」の抵抗選択信号を意味し、トランジスタＭＮのオフを意味する。
【０１０１】
本実施の形態における上記特性値の分布(図７(e))は、上記第１実施の形態における特性値の分布(図５(e))と同じである。但し、本実施の形態においては、上記特性値の出現頻度分布における平均値に対応付ける抵抗Ｒの合成抵抗値の中央値を「９Ｒ」とする。さらに、上記分布における偏差のマイナス側には「９Ｒ」よりも少ない合成抵抗値を対応付け、上記分布における偏差のプラス側には「９Ｒ」よりも多い合成抵抗値を対応付けている。その結果、抵抗選択情報の配列順は、図７(b)に示すように、上記第１実施の形態において図５(b)に示す配列順とは逆になっている。
【０１０２】
また、上記トリミング情報においては、上記第１実施の形態において図５(a)に示すトリミング情報のうち、溶断されているヒューズの本数が図５(e)に示す出現頻度分布における偏差の増加に伴って連続的に増加せずに一端減少している箇所のトリミング情報を、偏差の増加に伴って連続的に増加させることが可能な位置に移動させている。
【０１０３】
すなわち、図５(a)に示すトリミング情報のうち溶断ヒューズ本数が「３本」であるトリミング情報[１,０,１,１](１０進数で「１１」)は、図５(d)に示すように、溶断ヒューズ本数が「２本」である２つのトリミング情報の間に位置している。また、溶断ヒューズ本数が「１本」であるトリミング情報[０,１,０,０](１０進数で「４」)は、溶断ヒューズ本数が「２本」である２つのトリミング情報の間に位置している。
【０１０４】
そこで、本実施の形態のトリミング情報においては、図７(a)に示すように、溶断ヒューズ本数が「３本」のトリミング情報[１,０,１,１](１０進数で「１１」)を、溶断ヒューズ本数が「３本」のトリミング情報[０,１,１,１](１０進数で「７」)の次の位置に移動させている。さらに、溶断ヒューズ本数が「１本」のトリミング情報[０,１,０,０](１０進数で「４」)を、溶断ヒューズ本数が「０本」のトリミング情報[０,０,０,０](１０進数で「０」)の次の位置に移動させている。
【０１０５】
その結果、本実施の形態における溶断ヒューズ本数は、図７(d)に示すように、図７(e)に示す出現頻度分布における平均値に対応する「０」本から、偏差のマイナス側では、偏差の増加に応じて「４本」まで単純に増加している。また、偏差のプラス側では、偏差の増加に応じて「３本」まで単純に増加している。
【０１０６】
但し、上記トリミング情報は、図７(a)に示すように、１０進数で「１５,１４,１３,１２,１０,９,８,４,０,１,２,３,５,６,７,１１」のごとく、上記第１実施の形態における図５(a)に示すトリミング情報の場合と比較して、多少配列が単調ではなくなっている。
【０１０７】
したがって、図７(a)に示すトリミング情報を、図７(b)に示す抵抗選択情報に変換するための変換回路１３の具体的回路構成は、図６に示すように、上記第１実施の形態において図４に示す具体的回路構成に比して、複雑になっている。
【０１０８】
すなわち、図７(a)に示すトリミング情報と図７(b)に示す抵抗選択情報とを比較してみると、上記抵抗選択情報における第３ビットのビットデータは、上記トリミング情報の第４(最上位)ビットのビットデータと第３ビットのビットデータとが同一の場合に「１」となり、異なる場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔２〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔３〕とトリミング信号端子ＦＵＳＥ〔２〕とからのトリミング信号を入力とするアンドゲート２０と、トリミング信号端子ＦＵＳＥ〔３〕からのトリミング信号の反転信号とトリミング信号端子ＦＵＳＥ〔２〕からのトリミング信号の反転信号とを入力とするアンドゲート２１と、アンドゲート２０とアンドゲート２１とからの出力信号を入力とするオアゲート２２とを用いる。
【０１０９】
また、上記抵抗選択情報における第１(最下位)ビットのビットデータは、上記トリミング情報の第３ビットのビットデータと第１ビットのビットデータとが同一の場合に「１」となり、異なる場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔０〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔２〕とトリミング信号端子ＦＵＳＥ〔０〕とからのトリミング信号を入力とするアンドゲート２３と、トリミング信号端子ＦＵＳＥ〔２〕からのトリミング信号の反転信号とトリミング信号端子ＦＵＳＥ〔０〕からのトリミング信号の反転信号とを入力とするアンドゲート２４と、アンドゲート２３とアンドゲート２４とからの出力信号を入力とするオアゲート２５とを用いる。
【０１１０】
また、上記抵抗選択情報における第４(最上位)ビットのビットデータは、基本的に、上記トリミング情報の第４ビットのビットデータと第３ビットのビットデータが共に「１」の場合に「１」となり、少なくとも何れか一方が「０」の場合には「０」となっている。そこで、変換回路１３における抵抗選択端子ＤＡＴＡ〔３〕に接続される素子として、トリミング信号端子ＦＵＳＥ〔３〕とトリミング信号端子ＦＵＳＥ〔２〕とからのトリミング信号を入力とするアンドゲート２６をメインとする。それに加えて、トリミング信号端子ＦＵＳＥ〔３〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔１〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２７と、トリミング信号端子ＦＵＳＥ〔３〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔０〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２８と、トリミング信号端子ＦＵＳＥ〔２〕からのビットデータが「１」でトリミング信号端子ＦＵＳＥ〔１〕からのビットデータが「０」でトリミング信号端子ＦＵＳＥ〔０〕からのビットデータが「０」の場合に「１」を出力するアンドゲート２９と、アンドゲート２６〜２９からの出力信号を入力とするオアゲート３０とを用いる。
【０１１１】
また、詳細には述べないが、上記変換回路１３における抵抗選択端子ＤＡＴＡ〔１〕に接続される素子も、同様にして、論理回路３１のように設定する。
【０１１２】
尚、本実施の形態によれば、図７(e)に示す上記特性値の分布における「平均値±２σ」の範囲である５つの抵抗値「７Ｒ〜１１Ｒ」において、溶断ヒューズの本数は合計４本となり、図５に示す上記第１実施の形態の場合の５本よりも減少させることができる。
【０１１３】
以上のごとく、本実施の形態においては、上記第１実施の形態のごとく設定したトリミング情報を、図７(a)および図７(d)に示すように、図７(e)に示す出現頻度分布における出現頻度が高い程溶断ヒューズ本数が少なく、出現頻度の減少と共に溶断ヒューズ本数が単純に増加するように変更している。したがって、修正前の上記特性値がその特性値の出現頻度分布における「平均値±２σ」の範囲に入る半導体集積回路１１に対してオフする抵抗Ｒを指定するためのトリミング情報を生成する場合に、トリミング情報生成回路１２に含まれるヒューズＦの溶断数をさらに削減することが可能になる。
【０１１４】
また、上記「平均値±２σ」以外の範囲においても、出現頻度が高い程溶断ヒューズ本数を少なくしているため、実際に製造される全半導体集積回路１１を修正する場合に溶断されるヒューズの総本数を削減することができる。
【０１１５】
尚、上述したように、本実施の形態においては、溶断ヒューズ本数「３本」のトリミング情報[１,０,１,１](１０進数で「１１」)を、溶断ヒューズ本数「３本」のトリミング情報[０,１,１,１](１０進数で「７」)の次に位置させている。しかしながら、この位置に限定されるものではなく、溶断ヒューズ本数が「２本」と「３本」とを呈するトリミング情報の間、あるいは、溶断ヒューズ本数が「３本」を呈する２つのトリミング情報の間であれば、何れの位置であっても差し支えない。また、溶断ヒューズ本数「１本」のトリミング情報[０,１,０,０](１０進数で「４」)の場合も同様に、溶断ヒューズ本数が「０本」と「１本」とを呈するトリミング情報の間、あるいは、溶断ヒューズ本数が「１本」を呈する２つのトリミング情報の間であれば、何れの位置であっても差し支えない。しかしながら、本実施の形態の場合のように、図７(e)に示す上記特性値の分布における「平均値±２σ」の範囲内において、溶断ヒューズの合計本数を減少させるように、上記位置の変更を行うことが望ましい。
【０１１６】
また、この発明においては、上記変換回路１３の具体的回路構成は図４および図６に示す回路構成に限定されるものではない。要は、図５(a),図７(a)に示すように設定されたトリミング情報を、図５(b),図７(b)に示すように設定された抵抗選択情報に変換可能な回路構成であればよいのである。
【０１１７】
また、上記図７(e)に示す上記特性値の分布に対する素子アレイ１４の抵抗Ｒの合成抵抗値との対応付けは、図７(c)に示す対応付けに限定されるものではなく、図５(c)と同様に対応付けても差し支えない。
【０１１８】
以上のごとく、上記各実施の形態によれば、修正前の上記特性値の出現頻度分布における「平均値±２σ」の範囲に入る上記特性値を呈する半導体集積回路１１に対するトリミング情報を生成する場合に、トリミング情報生成回路１２に含まれるヒューズＦの溶断数を大幅に削減することができる。その結果、トリミングの際における上記ヒューズＦの溶断による半導体への損傷を少なくして、半導体集積回路１１の品質に対する悪影響を抑制することができる。
【０１１９】
したがって、上述のような効果を奏する上記半導体集積回路１１は、如何なる分野で用いられる電子装置においても適用可能である。特に、受光感度特性のばらつきや発光強度特性のばらつきが問題となっている光センサ機器に用いることによって、品質を損なうことなく上記特性ばらつきの抑制を図って不良品の発生を抑えることができ、コストダウンを図ることができるのである。
【０１２０】
すなわち、上記光センサ機器は、電気信号を光信号に変換する発光素子および受光信号を電気信号に変換する受光素子を有している。そして、発光制御回路によって上記発光素子を制御して光を放出させる一方、受光回路によって上記受光素子からの電気信号を増幅するようにしている。そこで、上記発光制御回路および上記受光回路の少なくとも何れか一方に、半導体集積回路１１を搭載するのである。その場合には、半導体集積回路１１における動作回路１５で上記発光制御回路および上記受光回路の一部を構成するのである。あるいは、半導体集積回路１１そのもので上記発光制御回路あるいは上記受光回路を構成してもよい。
【符号の説明】
【０１２１】
１１…半導体集積回路
１２…トリミング情報生成回路
１３…変換回路
１４…素子アレイ
１５…動作回路
Ｒ０〜Ｒ４…抵抗
ＭＮ０〜ＭＮ３…トランジスタ
Ｆ０〜Ｆ３…ヒューズ
１６…ノットゲート
１７〜１９…排他的オア
２０,２１,２３,２４,２６,２７,２８,２９…アンドゲート
２２,２５,３０…オアゲート
３１…論理回路
【特許請求の範囲】
【請求項１】
回路定数を有すると共に、上記回路定数に応じた動作を行う動作回路と、
配列された複数の素子を内蔵すると共に、素子選択情報に従って一部の素子を選択的にオフにして、上記複数の素子の出力に基づいて上記動作回路の回路定数を修正する素子アレイと、
複数のヒューズを内蔵すると共に、上記複数のヒューズの夫々が溶断されているか否かを各ヒューズに対応付けられたビットの列で表したトリミング情報を生成して出力するトリミング情報生成回路と、
上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換する変換回路と
を備え、
上記動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が取り得る溶断本数のうち最小本数であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
上記素子アレイ内蔵されている上記複数の素子は、直列に配列されており、
上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値を、上記出現頻度分布における平均値に対応付けると共に、上記中央値よりも小さなあるいは大きな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも小さな上記特性値に上記出現頻度分布の偏差に応じて対応付ける一方、上記中央値よりも大きなあるいは小さな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも大きな上記特性値に上記出現頻度分布の偏差に応じて対応付け、
上記変換回路による上記変換は、
上記ヒューズの溶断本数が上記最小本数であることを表すトリミング情報を、上記複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る上記特性値に上記出現頻度分布の偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う
ことを特徴とする半導体集積回路。
【請求項３】
請求項１あるいは請求項２に記載の半導体集積回路において、
上記トリミング情報生成回路から出力される上記トリミング情報の割り当ては、
上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の何れか一方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報に対して割り当てられたトリミング情報に連続するトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の他方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報と、平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とに対して割り当てられたトリミング情報の最上位ビットを反転したトリミング情報を割り当てる
ことによって行う
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
上記変換回路による上記変換は、
上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報は、上記素子アレイにおける上記素子の合成物性値が複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報に連続するトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に、偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを反転したトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に、偏差に応じて対応付けられた合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
上記変換回路は、
上記トリミング情報における最上位ビットのビットデータを反転して、上記素子選択情報の最上位ビットのビットデータとして出力するノットゲートと、
上記トリミング情報における上記最上位ビットより下位の何れか一つのビットのビットデータと上記トリミング情報における上記最上位ビットのビットデータとが入力されて、上記素子選択情報の上記最上位ビットより下位の何れか一つのビットのビットデータを出力する複数の排他的オアゲートと
を備えたことを特徴とする半導体集積回路。
【請求項６】
請求項１から請求項３までの何れか一つに記載の半導体集積回路において、
上記トリミング情報生成回路から出力される上記トリミング情報の上記割り当てを行った後に、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割り当てを行い、
上記変換回路は、上記再割り当てが行われた上記トリミング情報に対して上記変換を行う
ことを特徴とする半導体集積回路。
【請求項７】
発光素子および受光素子と、
上記発光素子を制御して光を放出させる発光制御回路と、
上記受光素子からの電気信号を増幅する受光回路と
を備え、
上記発光制御回路および上記受光回路の少なくとも何れか一方に、請求項１から請求項６の何れか一つに記載の半導体集積回路を搭載した
ことを特徴とする光センサ機器。
【請求項１】
回路定数を有すると共に、上記回路定数に応じた動作を行う動作回路と、
配列された複数の素子を内蔵すると共に、素子選択情報に従って一部の素子を選択的にオフにして、上記複数の素子の出力に基づいて上記動作回路の回路定数を修正する素子アレイと、
複数のヒューズを内蔵すると共に、上記複数のヒューズの夫々が溶断されているか否かを各ヒューズに対応付けられたビットの列で表したトリミング情報を生成して出力するトリミング情報生成回路と、
上記トリミング情報生成回路から出力される上記トリミング情報のビット列を、上記素子アレイにおける上記複数の素子の夫々をオフにするか否かを各素子に対応付けられたビットの列で表した上記素子選択情報に変換する変換回路と
を備え、
上記動作回路の特性値がこの特性値の出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が取り得る溶断本数のうち最小本数であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を割り当てた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
上記素子アレイ内蔵されている上記複数の素子は、直列に配列されており、
上記素子アレイにおいてオフされない素子の組合せで得られる複数の合成物性値を昇順あるいは降順に配列した場合の中央値を、上記出現頻度分布における平均値に対応付けると共に、上記中央値よりも小さなあるいは大きな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも小さな上記特性値に上記出現頻度分布の偏差に応じて対応付ける一方、上記中央値よりも大きなあるいは小さな値を呈する各合成物性値を、上記出現頻度分布の平均値よりも大きな上記特性値に上記出現頻度分布の偏差に応じて対応付け、
上記変換回路による上記変換は、
上記ヒューズの溶断本数が上記最小本数であることを表すトリミング情報を、上記複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が上記最小本数に続いて少ない本数であることを表すトリミング情報を、上記出現頻度分布における平均値±２×(標準偏差)の範囲に入る上記特性値に上記出現頻度分布の偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う
ことを特徴とする半導体集積回路。
【請求項３】
請求項１あるいは請求項２に記載の半導体集積回路において、
上記トリミング情報生成回路から出力される上記トリミング情報の割り当ては、
上記特性値が上記出現頻度分布における平均値を呈する場合の上記トリミング情報として、上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の何れか一方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報に対して割り当てられたトリミング情報に連続するトリミング情報を割り当て、
上記特性値が上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の他方に入る場合の上記トリミング情報として、上記平均値を呈する場合の上記トリミング情報と、平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に入る場合の上記トリミング情報とに対して割り当てられたトリミング情報の最上位ビットを反転したトリミング情報を割り当てる
ことによって行う
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
上記変換回路による上記変換は、
上記トリミング情報生成回路に内蔵されている上記ヒューズの溶断本数が０本であることを表すトリミング情報は、上記素子アレイにおける上記素子の合成物性値が複数の合成物性値の中央値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報に連続するトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記一方に、偏差に応じて対応付けられた上記合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換し、
上記ヒューズの溶断本数が０本であることを表すトリミング情報およびこのトリミング情報に連続するトリミング情報の最上位ビットを反転したトリミング情報は、上記出現頻度分布における平均値から平均値＋２×(標準偏差)までの範囲および平均値から平均値−２×(標準偏差)までの範囲の上記他方に、偏差に応じて対応付けられた合成物性値になるような上記オフする素子の組合せを選択できる上記素子選択情報に変換する
ことによって行う
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
上記変換回路は、
上記トリミング情報における最上位ビットのビットデータを反転して、上記素子選択情報の最上位ビットのビットデータとして出力するノットゲートと、
上記トリミング情報における上記最上位ビットより下位の何れか一つのビットのビットデータと上記トリミング情報における上記最上位ビットのビットデータとが入力されて、上記素子選択情報の上記最上位ビットより下位の何れか一つのビットのビットデータを出力する複数の排他的オアゲートと
を備えたことを特徴とする半導体集積回路。
【請求項６】
請求項１から請求項３までの何れか一つに記載の半導体集積回路において、
上記トリミング情報生成回路から出力される上記トリミング情報の上記割り当てを行った後に、上記出現頻度分布における出現頻度が高い程上記ヒューズの溶断本数が少なく、上記出現頻度の減少と共に上記ヒューズの溶断本数が単純に増加するように再割り当てを行い、
上記変換回路は、上記再割り当てが行われた上記トリミング情報に対して上記変換を行う
ことを特徴とする半導体集積回路。
【請求項７】
発光素子および受光素子と、
上記発光素子を制御して光を放出させる発光制御回路と、
上記受光素子からの電気信号を増幅する受光回路と
を備え、
上記発光制御回路および上記受光回路の少なくとも何れか一方に、請求項１から請求項６の何れか一つに記載の半導体集積回路を搭載した
ことを特徴とする光センサ機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１０３６８（Ｐ２０１３−１１０３６８Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５６５６６（Ｐ２０１１−２５６５６６）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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