【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】 端子数を低減して集積回路のコストを低減可能とする。
【解決手段】 キャプチャー回路２３は、入力端子１４−１〜１４−４に対する設定入力値ＳＥＬ１〜ＳＥＬ４をタイミングＴ１およびタイミングＴ２で読み取り、タイミングＴ１で読み取った設定入力値ＳＥＬ１〜ＳＥＬ４をクロック発生回路１１に供給し、タイミングＴ２で読み取った設定入力値ＳＥＬ１〜ＳＥＬ４をクロック発生回路１２に供給する。また、設定信号生成回路２２は、タイミングＴ１とタイミングＴ２との間において設定入力値の取り得る値から設定入力値の取り得る別の値へ値が変化する設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０を生成し出力端子１５−１，１５−２にそれぞれ出力する。 （もっと読む）

【課題】複数の接続部に動作クロックを出力すると、それぞれのクロックの立ち上がり及び立ち下がりにより生じる電磁波の周りへの影響が大きい。
【解決手段】電子機器は、信号の授受する動作クロックの周波数が同じ複数の外部機器が接続される複数の接続部と、複数の接続部に対して互いに位相をずらした動作クロックを出力するクロック出力部とを備える。クロック出力部は、複数の接続部のうちの２つに対して互いに逆位相の動作クロックを出力する。 （もっと読む）

【課題】セットアップ違反やホールド違反を発生させずに、電力を消費するタイミングを分散させることができる半導体設計装置を提供する。
【解決手段】ＳＴＡ部５は、フリップフロップのクロックレイテンシの現在の設計値に基づいて、フリップフロップのセットアップ時間のマージンであるセットアップスラックを算出する。ＨＳＬＤ部６は、算出したセットアップスラックに基づいて、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシを現在の設計値よりも早める方向に調整する。ＰＡＳ部７は、ＨＳＬＤ部６によるレイテンシ制御の結果、クロックレイテンシ分布においてシンク数に閾値以上のピークが残る場合、ＨＳＬＤ部６による再計算後のタイミング情報により、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシをスムージングする。 （もっと読む）

【課題】クロック生成装置に接続されるスレーブ装置の数が変化し、接続先の負荷容量が変動したとしても、クロック生成装置とスレーブ装置間で定められた切り替え仕様を満たすクロック選択信号を出力する。
【解決手段】クロック生成装置は、スレーブ装置実装検出部において接続されたスレーブ装置の数を検出し、その検出数をバッファタイプ選択部に通知する。バッファタイプ選択部においては、この通知に基づきクロック選択信号を出力する際のバッファタイプを選択する。 （もっと読む）

【課題】 集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供すること。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。 （もっと読む）

【課題】 消費電力の少ないクロックツリー回路を提供する。
【解決手段】 クロックツリー回路１を構成するクロックバッファ１１〜１４へは、専用のクロックバッファ用電源端子１０１から、一般回路用電源端子１０２から供給される電源電圧より低い電圧の電源電圧を供給する。ツリー末端のクロックバッファ１４、１５、１６、１７には、レベルシフタ３１、３２、３３、３４をそれぞれに接続する。 （もっと読む）

【課題】電源回路を簡素化し、小規模化することができるクロック分配回路を提供することを目的とする。
【解決手段】本発明に係るクロック分配回路は、入力されたクロックを分配するためのクロック分配回路１２であって、クロックが入力される第１段のクロックバッファ１２２と、第１段のクロックバッファ１２２と直列に接続され、第１段のクロックバッファ１２２へのクロックの入力を制御する第１段のクロックマスク１２１と、第１段のクロックバッファ１２２に直列に接続され、第１段のクロックマスク１２１から出力されたクロックが入力される第２段のクロックバッファ１２４と、第１段のクロックバッファ１２２と第２段のクロックバッファ１２４とに直列に接続され、第２段のクロックバッファ１２４へのクロックの入力を制御する第２段のクロックマスク１２３とを備えたものである。 （もっと読む）

【課題】ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすること、更には、高速な連続動作を可能としつつ回路規模を削減すること。
【解決手段】Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１及びラッチ回路１４が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。また、パルス遅延回路１０の起動，休止を制御する起動制御信号ＲＲ及び周回数カウンタ１３を初期化するカウンタ初期化信号ＲＣを生成する制御信号生成回路１５は、遅延回路１６と論理回路１７〜１９により構成されたエッジ検出回路からなり、サンプリングクロックＣＫＳの周期より短い休止期間を設定できるため、高速な連続動作が可能となる。 （もっと読む）

【課題】 一つの信号を多数の使用箇所に小さなスキューで分配供給する場合、最初に予想される使用箇所数に十分な数を小さなスキューで分配供給できる信号分配経路を設計し、次にユーザ論理を設計する方法が広く知られている。
この時、予想した使用箇所数より実際の使用箇所数が少ない場合、使用されない分配用回路で無駄に電力が消費されるという問題があった。
【解決手段】
設計する信号分配経路で使用される分配用セルから、分配用回路を削減し消費電力を低減した分配用セルを作成する。ユーザ論理の配置位置を決定し使用箇所数が決定した後に、消費電力を低減した分配用セルに置換する。 （もっと読む）