集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システム
【課題】 集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供すること。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタが作動するときの貫通電流によって発生するIC電源ノイズを低減する集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムに関する。
【背景技術】
【０００２】
従来、電源ノイズ低減装置としては、小容量コンデンサとしても大容量バイパスコンデンサと同等のノイズ低減効果を得ることを目的とし、電荷量を電源VDDに供給するために必要十分な電荷供給回路の組み合わせを決定する電荷量決定回路と、ノイズ低減回路が電源VDDに電荷量を供給する時刻を電源ノイズ（-ΔVDD）が発生する時刻に同期させる位相調整回路と、高電圧で充電したコンデンサを放電させる手段を有するノイズ低減回路と、を用い、電源ノイズ（-ΔVDD）とは逆極性のノイズ（+ΔVDD）を発生させて、電源ノイズを相殺するものが知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１９１６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の電源ノイズ低減装置にあっては、位相調整回路が調整する電荷供給タイミングが電源ノイズの発生タイミングに一致していなかったり、また、電荷量決定回路が決定する電荷量が必要量より過剰であったり不足していたりする場合、ノイズレベルが大きい最初の波形を相殺できず、期待する電源ノイズ低減効果が得られない、という問題があった。
【０００４】
本発明は、上記問題に着目してなされたもので、集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明では、トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減方法において、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、
前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロックに分割する回路ブロック分割手順と、
各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、
を有することを特徴とする。
【発明の効果】
【０００６】
よって、本発明の集積回路電源ノイズ低減方法にあっては、クロック分散手順において、集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックが複数生成され、回路ブロック分割手順において、複数のディレイクロックにより動作する回路ブロックが複数の回路ブロックに分割され、電源ノイズ低減手順において、各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズが低減される。
すなわち、集積回路での貫通電流を原因とする電源ノイズ波形は、一定の周波数で振幅し、最初の波形ほどノイズレベルが大きい。これに対し、クロック信号に同期して動作する集積回路において、機能ブロックごとにクロックを多数化し、位相のずれたノイズ波形と電源ノイズ波形を干渉させる。これにより、トランジスタが作動するときに発生する貫通電流が分散化され、ノイズレベルの大きな最初の波形を含め、電源ノイズを効率良く低減することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを実現する最良の形態を、図面に示す実施例１に基づいて説明する。
【実施例１】
【０００８】
まず、構成を説明する。
図１は実施例１の集積回路電源ノイズ低減方法が適用された集積回路電源ノイズ低減システムを示すブロック構成図、図２は実施例１の集積回路電源ノイズ低減システムにおける位相制御回路を示す回路構成図、図３は実施例１の集積回路電源ノイズ低減システムにおける電源ノイズ検知回路でのシステム電源(VDD)のノイズ波形のデジタル変換を説明する図、図４は実施例１の集積回路電源ノイズ低減システムにおける端子Ａ，端子Ｂ，端子Ｃの構成を示す図である。
【０００９】
実施例１では、
(1) 位相のずれたノイズ波形を干渉させ、ノイズを緩和させる。
(2) 機能ブロックごとにクロックを多数化し、貫通電流を分散化する。
という手法によりノイズ低減を行う。このノイズ低減法において、各クロックの位相制御を行なっている。今回、クロックの位相を制御する方法として、IC内にディレイ素子を持たせ、ディレイ素子の数に応じて位相を制御する。そのときのIC内のブロック構成を図１〜図４に示す。
【００１０】
実施例１における集積回路電源ノイズ低減システムは、図１に示すように、集積回路１（以下、「ＩＣ１」（ＩＣ：Integrated Circuitの略）という。）と、ベースクロック２と、端子Ａ３と、端子Ｂ４と、端子Ｃ５と、調整クロック６と、を備えている。
【００１１】
（IC内のブロック構成について）
前記ＩＣ１は、図１に示すように、位相制御回路１０と、第１回路ブロック１１と、第２回路ブロック１２と、第３回路ブロック１３と、第４回路ブロック１４と、同期制御回路ブロック１５と、を備えている。
【００１２】
前記位相制御回路１０は、ＩＣ１のベースクロック(クロックＡ)に対して位相制御を行なうブロックである。
前記第１〜第４回路ブロック１１〜１４は、それぞれ位相制御が行なわれたクロックで動作するブロックである。
前記同期制御回路ブロック１５は、各ブロック間にまたがるデータ信号を制御するブロックである。
【００１３】
（位相制御回路について）
前記位相制御回路１０は、図２に示すように、ベースクロック２に対してクロックディレイを行う位相ディレイ回路１０ａと、ディレイクロックの選択を行うクロックセレクト回路１０ｂと、端子Ａ３，端子Ｂ，端子Ｃの各アナログ信号をデジタル信号にするA/Dコンバータ回路１０ｃと、システム電源(VDD)と調整クロック６からの入力に基づき電源ノイズを検知する電源ノイズ検知回路１０ｄと、が含まれている。
【００１４】
＊位相ディレイ回路１０ａについて
ベースクロック２に対して、ディレイバッファ分ディレイさせる。そのときのディレイバッファの数を１つ、２つ、・・・と増やしたパスを生成する(α分を生成する)。
（α）は、位相ディレイ回路１０ａにおいてディレイさせたクロックである。
【００１５】
＊クロックセレクト回路１０ｂについて
クロックセレクト回路１０ｂでは、位相ディレイ回路１０ａで生成されたディレイクロック(α)からどのクロックをクロックＢ、クロックＣ、クロックＤにするかを決める。そのときのそれぞれのセレクト信号はA/Dコンバータ回路１０ｃからの信号でセレクトする。ちなみに、（α）と（β）は同じ信号であり、（β）には（α）の信号が入力される。
【００１６】
＊端子Ａ〜Ｃ、A/Dコンバータ回路１０ｃについて
端子Ａ３，端子Ｂ４，端子Ｃ５は、アナログ信号である。端子Ａ３，端子Ｂ４，端子Ｃ５の外部構成は、図４のようになる。それぞれの端子Ａ３，端子Ｂ４，端子Ｃ５の抵抗値Ｒを変更することにより端子Ａ３，端子Ｂ４，端子Ｃ５からＩＣ１に入力される電圧を変更する。それによってA/Dコンバータ回路１０ｃにおいてデジタル変換する。デジタル変換された値によってクロックセレクト回路１０ｂのマルチプレクサ（スイッチを使って複数の信号から１つの信号を選ぶ機能のこと）の制御を行う。
【００１７】
＊クロック数について
クロック数は、ベースクロック２の１つに対し、位相ディレイ制御したクロック３本、それぞれに対しクロック分散回路（あるいは、ソフト切り換えによるクロック分散機能）を通じて、クロック数を増やす。それによって位相差を付け、回路ブロックを増やし、ノイズの干渉をさせる。
【００１８】
＊電源ノイズ検知回路１０ｄについて
この電源ノイズ検知回路１０ｄは、初期状態でノイズを低減させる(クロック調整)時に使用し、通常動作時については、停止(調整クロック６を印加せず)させておく。
この電源ノイズ検知回路１０ｄは、A/Dコンバータ101と、A/D変換データ入力専用メモリ102と、ノイズ検知＆コントロール回路103と、を有し、その機能は、以下の通りとなっている。
(1) システム電源(VDD)を、A/Dコンバータ101に取り込み、ノイズ波形（図６の電源ノイズ波形参照）をデジタル変換する（図３参照）。その時、ノイズ波形のP-P(peak to peak)と周波数を測定する。それぞれの測定方法は、(2)で説明する。
(2) VDDノイズ波形のP-P測定については、A/D変換データ入力専用メモリ102に格納された値によって判断する。
図３にはA/D変換データ入力専用メモリ102内に格納された波形よりデジタル変換値の上限値(7FH)、下限値(83H)、中心(00H)として考えた場合を示す。ノイズ調整を行い、この値を縮小して行く。また、周波数については、メモリに格納されたデータの数(アドレス値)より判断する。
(3) VDDノイズ波形のP-Pと周波数の値より、ノイズ検知＆コントロール回路103において、波形のディレイ値を算出し、A/Dコンバータ回路１０ｃにフィードバックして設定を行っていく。
【００１９】
次に、作用を説明する。
ＩＣ内の各ゲートは動作クロックに同期して動作している。そのため各ゲートの出力信号が切り換る瞬間にVDD−GND間に貫通電流が流れる（図５）。
ここで、貫通電流とは、CMOSインバータが反転する場合、回路を構成するｐ型トランジスタとｎ型トランジスタが一瞬の間同時にオン状態になる。このとき、電源→ｐ型トランジスタ→ｎ型トランジスタ→接地と流れる電流をいう。
【００２０】
ゲート一つに対する貫通電流は少ないが、総ゲート数に対しては多くの電流が流れる。この電流の変動が発生源となって電源ノイズが発生する。電源ノイズの波形は、電源(VDD、GND)について、図６のように表れる。なお、図６は図５における丸で囲んだ箇所を詳細にした図である。
図６の電源ノイズ波形より、一定の周波数で振幅し、最初の波形ほどノイズレベルが大きいことがわかる。そこで、電源ノイズを低減するために、以下のように考える。
(1) 位相のずれたノイズ波形を干渉させ、ノイズを緩和させる。
(2) 機能ブロックごとにクロックを多数化し、貫通電流を分散化する。
【００２１】
(1)について
電源ノイズは、図６に示すように、一定周期の波形で何波か出力されることより、基本のノイズ波形に対して1/2位相ずれたもと干渉をし合えば弱め合う。それによりノイズが小さくなり、電源ノイズの緩和を行うことが可能である。
【００２２】
(2)について
ＩＣ内の回路ブロックを機能ごとにＮ分割して、それぞれ別々のクロックで動作させる。そのときのクロックについては、N個としてクロックを分ける(Ｎは４の倍数)。
(例：Ｎ＝８の場合)
(a)ＩＣのベースクロック(A)
(b)Aのクロックに対して図６のノイズ波形の1/8位相ずれたクロック(B)
(c)Aのクロックに対して図６のノイズ波形の1/4位相ずれたクロック(C)
(d)Aのクロックに対して図６のノイズ波形の3/8位相ずれたクロック(D)
(e)Aのクロックに対して図６のノイズ波形の1/2位相ずれたクロック(E)
(f)Aのクロックに対して図６のノイズ波形の5/8位相ずれたクロック(F)
(g)Aのクロックに対して図６のノイズ波形の3/4位相ずれたクロック(G)
(h)Aのクロックに対して図６のノイズ波形の7/8位相ずれたクロック(H)
それぞれのクロックについては、図７のようになる。なお、図７において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
【００２３】
(1)、(2)の原理において、それぞれのクロックにおける電源部の貫通電流のノイズ波形を図８に示す。なお、図８において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
図８における場合は、それぞれのクロックにおける回路ブロックのゲート数が同じ８つのブロックのときである。さらに、ノイズ低減の効果を得るために、各回路ブロックのゲート数に差を与える。そのときのゲート数の違いは以下のとおりである。
【００２４】
〈例：各クロックにおけるゲート数〉
ゲート数 大 ・・・ クロックC
中 ・・・ クロックD
小１・・・ クロックG
小２・・・ クロックB
各クロックにおいて動作する回路ブロックのゲート数を変えた時のノイズ波形とそれぞれのノイズ波形における干渉波形を図９に示す。なお、図９において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
図８の干渉波形と図９の干渉波形を比較すると、最初の大きなノイズ波形を抑えることが可能である。
【００２５】
次に、効果を説明する。
実施例１の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムにあっては、下記に列挙する効果を得ることができる。
【００２６】
(1) トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有するため、ＩＣ１の電源から放出されるノイズを効率良く低減する集積回路電源ノイズ低減方法を提供することができる。
【００２７】
(2) 前記クロック分散手順は、ＩＣ１のベースクロック２に対して一定周期単位で位相を遅らせたディレイクロックを４の倍数の値であるＮ個生成し、前記回路ブロック分割手順は、ＩＣ１内の回路ブロックを機能ごとにＮ分割するため、少なくとも1/4位相ずれたクロックにより、貫流電流の分散化を図ることで、効果的に電源ノイズを低減することができる。
【００２８】
(3) 前記回路ブロック分割手順は、それぞれのディレイクロックにおける回路ブロック１１，１２，１３，１４のゲート数に差を与えるため、回路ブロックのゲート数に差を与えない場合に比べ、最初の大きな電源ノイズ波形を抑制することができる。
【００２９】
(4) トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減システムにおいて、前記ＩＣ１のベースクロック２に対して一定周期単位で位相を遅らせたディレイクロックを複数生成する位相制御回路１０と、前記複数のディレイクロックにより動作し、生成された位相のずれたノイズ波形をシステム電源VDDに与える複数の回路ブロック１１，１２，１３，１４と、前記各回路ブロック１１，１２，１３，１４間にまたがるデータ信号を制御する同期制御回路ブロック１５と、を有するため、ＩＣ１の電源から放出されるノイズを効率良く低減する集積回路電源ノイズ低減システムを提供することができる。
【００３０】
(5) 前記位相制御回路１０は、ベースクロック２に対してディレイバッファ分ディレイさせる位相ディレイ回路１０ａと、該位相ディレイ回路１０ａで生成されたディレイクロックからセレクト信号に基づき各クロックを決めるクロックセレクト回路１０ｂと、各端子３，４，５からＩＣ１に入力される電圧をデジタル変換し、デジタル変換された値によって前記クロックセレクト回路１０ｂへ出力するセレクト信号を作り出すA/Dコンバータ回路１０ｃと、電源ノイズ波形を検知する電源ノイズ検知回路１０ｄと、を有するため、ディレイバッファの設定により、ベースクロック２の１つに対し、位相ディレイ制御したクロックを、ノイズ干渉に最適なクロック数まで増大させることができる。
【００３１】
(6) 前記電源ノイズ検知回路１０ｄは、電源ノイズ波形をデジタル変換してノイズ波形のピーク幅と周波数を測定し、ノイズ波形のピーク幅測定値と周波数測定値により、ディレイクロックにおけるノイズ波形のディレイ値を算出するため、電源ノイズ波形の簡単なピーク幅と周波数の測定に基づいて、ディレイクロックにおけるノイズ波形のディレイ値を精度良く算出することができる。
【００３２】
以上、本発明の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを実施例１に基づき説明してきたが、具体的な構成については、この実施例１に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【００３３】
実施例１では、ＩＣ内の回路ブロックを機能ごとに４個または８個に分割し、４個または８個のクロックにより動作させる例を示したが、回路ブロックの分割数は４の倍数であれば１２個でも１６個等であっても良い。
【図面の簡単な説明】
【００３４】
【図１】実施例１の集積回路電源ノイズ低減方法が適用された集積回路電源ノイズ低減システムを示すブロック構成図である。
【図２】実施例１の集積回路電源ノイズ低減システムにおける位相制御回路を示す回路構成図である。
【図３】実施例１の集積回路電源ノイズ低減システムにおける電源ノイズ検知回路でのシステム電源(VDD)のノイズ波形のデジタル変換を説明する図である。
【図４】実施例１の集積回路電源ノイズ低減システムにおける端子Ａ，端子Ｂ，端子Ｃの構成を示す図である。
【図５】クロック波形と貫通電流波形を示すタイムチャートである。
【図６】システム電源とアースでの電源ノイズ波形を示すタイムチャートである。
【図７】ＡクロックとＣクロックとＥクロックとＧクロックとで位相をずらしたクロック波形を示すタイムチャートである。
【図８】それぞれのクロックにおける回路ブロックのゲート数が同じ場合のノイズ波形と干渉波形を示すタイムチャートである。
【図９】それぞれのクロックにおける回路ブロックのゲート数が異なる場合のノイズ波形と干渉波形を示すタイムチャートである。
【符号の説明】
【００３５】
１ ＩＣ（集積回路）
２ ベースクロック
３ 端子Ａ
４ 端子Ｂ
５ 端子Ｃ
６ 調整クロック
１０ 位相制御回路
１０ａ 位相ディレイ回路
１０ｂ クロックセレクト回路
１０ｃ A/Dコンバータ回路
１０ｄ 電源ノイズ検知回路
１１ 第１回路ブロック
１２ 第２回路ブロック
１３ 第３回路ブロック
１４ 第４回路ブロック
１５ 同期制御回路ブロック
【技術分野】
【０００１】
本発明は、トランジスタが作動するときの貫通電流によって発生するIC電源ノイズを低減する集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムに関する。
【背景技術】
【０００２】
従来、電源ノイズ低減装置としては、小容量コンデンサとしても大容量バイパスコンデンサと同等のノイズ低減効果を得ることを目的とし、電荷量を電源VDDに供給するために必要十分な電荷供給回路の組み合わせを決定する電荷量決定回路と、ノイズ低減回路が電源VDDに電荷量を供給する時刻を電源ノイズ（-ΔVDD）が発生する時刻に同期させる位相調整回路と、高電圧で充電したコンデンサを放電させる手段を有するノイズ低減回路と、を用い、電源ノイズ（-ΔVDD）とは逆極性のノイズ（+ΔVDD）を発生させて、電源ノイズを相殺するものが知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１９１６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の電源ノイズ低減装置にあっては、位相調整回路が調整する電荷供給タイミングが電源ノイズの発生タイミングに一致していなかったり、また、電荷量決定回路が決定する電荷量が必要量より過剰であったり不足していたりする場合、ノイズレベルが大きい最初の波形を相殺できず、期待する電源ノイズ低減効果が得られない、という問題があった。
【０００４】
本発明は、上記問題に着目してなされたもので、集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明では、トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減方法において、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、
前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロックに分割する回路ブロック分割手順と、
各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、
を有することを特徴とする。
【発明の効果】
【０００６】
よって、本発明の集積回路電源ノイズ低減方法にあっては、クロック分散手順において、集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックが複数生成され、回路ブロック分割手順において、複数のディレイクロックにより動作する回路ブロックが複数の回路ブロックに分割され、電源ノイズ低減手順において、各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズが低減される。
すなわち、集積回路での貫通電流を原因とする電源ノイズ波形は、一定の周波数で振幅し、最初の波形ほどノイズレベルが大きい。これに対し、クロック信号に同期して動作する集積回路において、機能ブロックごとにクロックを多数化し、位相のずれたノイズ波形と電源ノイズ波形を干渉させる。これにより、トランジスタが作動するときに発生する貫通電流が分散化され、ノイズレベルの大きな最初の波形を含め、電源ノイズを効率良く低減することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを実現する最良の形態を、図面に示す実施例１に基づいて説明する。
【実施例１】
【０００８】
まず、構成を説明する。
図１は実施例１の集積回路電源ノイズ低減方法が適用された集積回路電源ノイズ低減システムを示すブロック構成図、図２は実施例１の集積回路電源ノイズ低減システムにおける位相制御回路を示す回路構成図、図３は実施例１の集積回路電源ノイズ低減システムにおける電源ノイズ検知回路でのシステム電源(VDD)のノイズ波形のデジタル変換を説明する図、図４は実施例１の集積回路電源ノイズ低減システムにおける端子Ａ，端子Ｂ，端子Ｃの構成を示す図である。
【０００９】
実施例１では、
(1) 位相のずれたノイズ波形を干渉させ、ノイズを緩和させる。
(2) 機能ブロックごとにクロックを多数化し、貫通電流を分散化する。
という手法によりノイズ低減を行う。このノイズ低減法において、各クロックの位相制御を行なっている。今回、クロックの位相を制御する方法として、IC内にディレイ素子を持たせ、ディレイ素子の数に応じて位相を制御する。そのときのIC内のブロック構成を図１〜図４に示す。
【００１０】
実施例１における集積回路電源ノイズ低減システムは、図１に示すように、集積回路１（以下、「ＩＣ１」（ＩＣ：Integrated Circuitの略）という。）と、ベースクロック２と、端子Ａ３と、端子Ｂ４と、端子Ｃ５と、調整クロック６と、を備えている。
【００１１】
（IC内のブロック構成について）
前記ＩＣ１は、図１に示すように、位相制御回路１０と、第１回路ブロック１１と、第２回路ブロック１２と、第３回路ブロック１３と、第４回路ブロック１４と、同期制御回路ブロック１５と、を備えている。
【００１２】
前記位相制御回路１０は、ＩＣ１のベースクロック(クロックＡ)に対して位相制御を行なうブロックである。
前記第１〜第４回路ブロック１１〜１４は、それぞれ位相制御が行なわれたクロックで動作するブロックである。
前記同期制御回路ブロック１５は、各ブロック間にまたがるデータ信号を制御するブロックである。
【００１３】
（位相制御回路について）
前記位相制御回路１０は、図２に示すように、ベースクロック２に対してクロックディレイを行う位相ディレイ回路１０ａと、ディレイクロックの選択を行うクロックセレクト回路１０ｂと、端子Ａ３，端子Ｂ，端子Ｃの各アナログ信号をデジタル信号にするA/Dコンバータ回路１０ｃと、システム電源(VDD)と調整クロック６からの入力に基づき電源ノイズを検知する電源ノイズ検知回路１０ｄと、が含まれている。
【００１４】
＊位相ディレイ回路１０ａについて
ベースクロック２に対して、ディレイバッファ分ディレイさせる。そのときのディレイバッファの数を１つ、２つ、・・・と増やしたパスを生成する(α分を生成する)。
（α）は、位相ディレイ回路１０ａにおいてディレイさせたクロックである。
【００１５】
＊クロックセレクト回路１０ｂについて
クロックセレクト回路１０ｂでは、位相ディレイ回路１０ａで生成されたディレイクロック(α)からどのクロックをクロックＢ、クロックＣ、クロックＤにするかを決める。そのときのそれぞれのセレクト信号はA/Dコンバータ回路１０ｃからの信号でセレクトする。ちなみに、（α）と（β）は同じ信号であり、（β）には（α）の信号が入力される。
【００１６】
＊端子Ａ〜Ｃ、A/Dコンバータ回路１０ｃについて
端子Ａ３，端子Ｂ４，端子Ｃ５は、アナログ信号である。端子Ａ３，端子Ｂ４，端子Ｃ５の外部構成は、図４のようになる。それぞれの端子Ａ３，端子Ｂ４，端子Ｃ５の抵抗値Ｒを変更することにより端子Ａ３，端子Ｂ４，端子Ｃ５からＩＣ１に入力される電圧を変更する。それによってA/Dコンバータ回路１０ｃにおいてデジタル変換する。デジタル変換された値によってクロックセレクト回路１０ｂのマルチプレクサ（スイッチを使って複数の信号から１つの信号を選ぶ機能のこと）の制御を行う。
【００１７】
＊クロック数について
クロック数は、ベースクロック２の１つに対し、位相ディレイ制御したクロック３本、それぞれに対しクロック分散回路（あるいは、ソフト切り換えによるクロック分散機能）を通じて、クロック数を増やす。それによって位相差を付け、回路ブロックを増やし、ノイズの干渉をさせる。
【００１８】
＊電源ノイズ検知回路１０ｄについて
この電源ノイズ検知回路１０ｄは、初期状態でノイズを低減させる(クロック調整)時に使用し、通常動作時については、停止(調整クロック６を印加せず)させておく。
この電源ノイズ検知回路１０ｄは、A/Dコンバータ101と、A/D変換データ入力専用メモリ102と、ノイズ検知＆コントロール回路103と、を有し、その機能は、以下の通りとなっている。
(1) システム電源(VDD)を、A/Dコンバータ101に取り込み、ノイズ波形（図６の電源ノイズ波形参照）をデジタル変換する（図３参照）。その時、ノイズ波形のP-P(peak to peak)と周波数を測定する。それぞれの測定方法は、(2)で説明する。
(2) VDDノイズ波形のP-P測定については、A/D変換データ入力専用メモリ102に格納された値によって判断する。
図３にはA/D変換データ入力専用メモリ102内に格納された波形よりデジタル変換値の上限値(7FH)、下限値(83H)、中心(00H)として考えた場合を示す。ノイズ調整を行い、この値を縮小して行く。また、周波数については、メモリに格納されたデータの数(アドレス値)より判断する。
(3) VDDノイズ波形のP-Pと周波数の値より、ノイズ検知＆コントロール回路103において、波形のディレイ値を算出し、A/Dコンバータ回路１０ｃにフィードバックして設定を行っていく。
【００１９】
次に、作用を説明する。
ＩＣ内の各ゲートは動作クロックに同期して動作している。そのため各ゲートの出力信号が切り換る瞬間にVDD−GND間に貫通電流が流れる（図５）。
ここで、貫通電流とは、CMOSインバータが反転する場合、回路を構成するｐ型トランジスタとｎ型トランジスタが一瞬の間同時にオン状態になる。このとき、電源→ｐ型トランジスタ→ｎ型トランジスタ→接地と流れる電流をいう。
【００２０】
ゲート一つに対する貫通電流は少ないが、総ゲート数に対しては多くの電流が流れる。この電流の変動が発生源となって電源ノイズが発生する。電源ノイズの波形は、電源(VDD、GND)について、図６のように表れる。なお、図６は図５における丸で囲んだ箇所を詳細にした図である。
図６の電源ノイズ波形より、一定の周波数で振幅し、最初の波形ほどノイズレベルが大きいことがわかる。そこで、電源ノイズを低減するために、以下のように考える。
(1) 位相のずれたノイズ波形を干渉させ、ノイズを緩和させる。
(2) 機能ブロックごとにクロックを多数化し、貫通電流を分散化する。
【００２１】
(1)について
電源ノイズは、図６に示すように、一定周期の波形で何波か出力されることより、基本のノイズ波形に対して1/2位相ずれたもと干渉をし合えば弱め合う。それによりノイズが小さくなり、電源ノイズの緩和を行うことが可能である。
【００２２】
(2)について
ＩＣ内の回路ブロックを機能ごとにＮ分割して、それぞれ別々のクロックで動作させる。そのときのクロックについては、N個としてクロックを分ける(Ｎは４の倍数)。
(例：Ｎ＝８の場合)
(a)ＩＣのベースクロック(A)
(b)Aのクロックに対して図６のノイズ波形の1/8位相ずれたクロック(B)
(c)Aのクロックに対して図６のノイズ波形の1/4位相ずれたクロック(C)
(d)Aのクロックに対して図６のノイズ波形の3/8位相ずれたクロック(D)
(e)Aのクロックに対して図６のノイズ波形の1/2位相ずれたクロック(E)
(f)Aのクロックに対して図６のノイズ波形の5/8位相ずれたクロック(F)
(g)Aのクロックに対して図６のノイズ波形の3/4位相ずれたクロック(G)
(h)Aのクロックに対して図６のノイズ波形の7/8位相ずれたクロック(H)
それぞれのクロックについては、図７のようになる。なお、図７において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
【００２３】
(1)、(2)の原理において、それぞれのクロックにおける電源部の貫通電流のノイズ波形を図８に示す。なお、図８において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
図８における場合は、それぞれのクロックにおける回路ブロックのゲート数が同じ８つのブロックのときである。さらに、ノイズ低減の効果を得るために、各回路ブロックのゲート数に差を与える。そのときのゲート数の違いは以下のとおりである。
【００２４】
〈例：各クロックにおけるゲート数〉
ゲート数 大 ・・・ クロックC
中 ・・・ クロックD
小１・・・ クロックG
小２・・・ クロックB
各クロックにおいて動作する回路ブロックのゲート数を変えた時のノイズ波形とそれぞれのノイズ波形における干渉波形を図９に示す。なお、図９において、Ｂ，Ｄ，Ｆ，Ｈクロックは省略する。
図８の干渉波形と図９の干渉波形を比較すると、最初の大きなノイズ波形を抑えることが可能である。
【００２５】
次に、効果を説明する。
実施例１の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムにあっては、下記に列挙する効果を得ることができる。
【００２６】
(1) トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有するため、ＩＣ１の電源から放出されるノイズを効率良く低減する集積回路電源ノイズ低減方法を提供することができる。
【００２７】
(2) 前記クロック分散手順は、ＩＣ１のベースクロック２に対して一定周期単位で位相を遅らせたディレイクロックを４の倍数の値であるＮ個生成し、前記回路ブロック分割手順は、ＩＣ１内の回路ブロックを機能ごとにＮ分割するため、少なくとも1/4位相ずれたクロックにより、貫流電流の分散化を図ることで、効果的に電源ノイズを低減することができる。
【００２８】
(3) 前記回路ブロック分割手順は、それぞれのディレイクロックにおける回路ブロック１１，１２，１３，１４のゲート数に差を与えるため、回路ブロックのゲート数に差を与えない場合に比べ、最初の大きな電源ノイズ波形を抑制することができる。
【００２９】
(4) トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減システムにおいて、前記ＩＣ１のベースクロック２に対して一定周期単位で位相を遅らせたディレイクロックを複数生成する位相制御回路１０と、前記複数のディレイクロックにより動作し、生成された位相のずれたノイズ波形をシステム電源VDDに与える複数の回路ブロック１１，１２，１３，１４と、前記各回路ブロック１１，１２，１３，１４間にまたがるデータ信号を制御する同期制御回路ブロック１５と、を有するため、ＩＣ１の電源から放出されるノイズを効率良く低減する集積回路電源ノイズ低減システムを提供することができる。
【００３０】
(5) 前記位相制御回路１０は、ベースクロック２に対してディレイバッファ分ディレイさせる位相ディレイ回路１０ａと、該位相ディレイ回路１０ａで生成されたディレイクロックからセレクト信号に基づき各クロックを決めるクロックセレクト回路１０ｂと、各端子３，４，５からＩＣ１に入力される電圧をデジタル変換し、デジタル変換された値によって前記クロックセレクト回路１０ｂへ出力するセレクト信号を作り出すA/Dコンバータ回路１０ｃと、電源ノイズ波形を検知する電源ノイズ検知回路１０ｄと、を有するため、ディレイバッファの設定により、ベースクロック２の１つに対し、位相ディレイ制御したクロックを、ノイズ干渉に最適なクロック数まで増大させることができる。
【００３１】
(6) 前記電源ノイズ検知回路１０ｄは、電源ノイズ波形をデジタル変換してノイズ波形のピーク幅と周波数を測定し、ノイズ波形のピーク幅測定値と周波数測定値により、ディレイクロックにおけるノイズ波形のディレイ値を算出するため、電源ノイズ波形の簡単なピーク幅と周波数の測定に基づいて、ディレイクロックにおけるノイズ波形のディレイ値を精度良く算出することができる。
【００３２】
以上、本発明の集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを実施例１に基づき説明してきたが、具体的な構成については、この実施例１に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【００３３】
実施例１では、ＩＣ内の回路ブロックを機能ごとに４個または８個に分割し、４個または８個のクロックにより動作させる例を示したが、回路ブロックの分割数は４の倍数であれば１２個でも１６個等であっても良い。
【図面の簡単な説明】
【００３４】
【図１】実施例１の集積回路電源ノイズ低減方法が適用された集積回路電源ノイズ低減システムを示すブロック構成図である。
【図２】実施例１の集積回路電源ノイズ低減システムにおける位相制御回路を示す回路構成図である。
【図３】実施例１の集積回路電源ノイズ低減システムにおける電源ノイズ検知回路でのシステム電源(VDD)のノイズ波形のデジタル変換を説明する図である。
【図４】実施例１の集積回路電源ノイズ低減システムにおける端子Ａ，端子Ｂ，端子Ｃの構成を示す図である。
【図５】クロック波形と貫通電流波形を示すタイムチャートである。
【図６】システム電源とアースでの電源ノイズ波形を示すタイムチャートである。
【図７】ＡクロックとＣクロックとＥクロックとＧクロックとで位相をずらしたクロック波形を示すタイムチャートである。
【図８】それぞれのクロックにおける回路ブロックのゲート数が同じ場合のノイズ波形と干渉波形を示すタイムチャートである。
【図９】それぞれのクロックにおける回路ブロックのゲート数が異なる場合のノイズ波形と干渉波形を示すタイムチャートである。
【符号の説明】
【００３５】
１ ＩＣ（集積回路）
２ ベースクロック
３ 端子Ａ
４ 端子Ｂ
５ 端子Ｃ
６ 調整クロック
１０ 位相制御回路
１０ａ 位相ディレイ回路
１０ｂ クロックセレクト回路
１０ｃ A/Dコンバータ回路
１０ｄ 電源ノイズ検知回路
１１ 第１回路ブロック
１２ 第２回路ブロック
１３ 第３回路ブロック
１４ 第４回路ブロック
１５ 同期制御回路ブロック
【特許請求の範囲】
【請求項１】
トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減方法において、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、
前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロックに分割する回路ブロック分割手順と、
各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、
を有することを特徴とする集積回路電源ノイズ低減方法。
【請求項２】
請求項１に記載された集積回路電源ノイズ低減方法において、
前記クロック分散手順は、集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを４の倍数の値であるＮ個生成し、
前記回路ブロック分割手順は、集積回路内の回路ブロックを機能ごとにＮ分割することを特徴とする集積回路電源ノイズ低減方法。
【請求項３】
請求項１または請求項２に記載された集積回路電源ノイズ低減方法において、
前記回路ブロック分割手順は、それぞれのディレイクロックにおける回路ブロックのゲート数に差を与えることを特徴とする集積回路電源ノイズ低減方法。
【請求項４】
トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減システムにおいて、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成する位相制御回路と、
前記複数のディレイクロックにより動作し、生成された位相のずれたノイズ波形をシステム電源に与える複数の回路ブロックと、
前記各回路ブロック間にまたがるデータ信号を制御する同期制御回路ブロックと、
を有することを特徴とする集積回路電源ノイズ低減システム。
【請求項５】
請求項４に記載された集積回路電源ノイズ低減システムにおいて、
前記位相制御回路は、ベースクロックに対してディレイバッファ分ディレイさせる位相ディレイ回路と、該位相ディレイ回路で生成されたディレイクロックからセレクト信号に基づき各クロックを決めるクロックセレクト回路と、各端子から集積回路に入力される電圧をデジタル変換し、デジタル変換された値によって前記クロックセレクト回路へ出力するセレクト信号を作り出すA/Dコンバータ回路と、電源ノイズ波形を検知する電源ノイズ検知回路と、を有することを特徴とする集積回路電源ノイズ低減システム。
【請求項６】
請求項５に記載された集積回路電源ノイズ低減システムにおいて、
前記電源ノイズ検知回路は、電源ノイズ波形をデジタル変換してノイズ波形のピーク幅と周波数を測定し、ノイズ波形のピーク幅測定値と周波数測定値により、ディレイクロックにおけるノイズ波形のディレイ値を算出することを特徴とする集積回路電源ノイズ低減システム。
【請求項１】
トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減方法において、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、
前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロックに分割する回路ブロック分割手順と、
各回路ブロックにより生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、
を有することを特徴とする集積回路電源ノイズ低減方法。
【請求項２】
請求項１に記載された集積回路電源ノイズ低減方法において、
前記クロック分散手順は、集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを４の倍数の値であるＮ個生成し、
前記回路ブロック分割手順は、集積回路内の回路ブロックを機能ごとにＮ分割することを特徴とする集積回路電源ノイズ低減方法。
【請求項３】
請求項１または請求項２に記載された集積回路電源ノイズ低減方法において、
前記回路ブロック分割手順は、それぞれのディレイクロックにおける回路ブロックのゲート数に差を与えることを特徴とする集積回路電源ノイズ低減方法。
【請求項４】
トランジスタが作動するときの貫通電流によって発生する集積回路の電源ノイズを低減する集積回路電源ノイズ低減システムにおいて、
前記集積回路のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成する位相制御回路と、
前記複数のディレイクロックにより動作し、生成された位相のずれたノイズ波形をシステム電源に与える複数の回路ブロックと、
前記各回路ブロック間にまたがるデータ信号を制御する同期制御回路ブロックと、
を有することを特徴とする集積回路電源ノイズ低減システム。
【請求項５】
請求項４に記載された集積回路電源ノイズ低減システムにおいて、
前記位相制御回路は、ベースクロックに対してディレイバッファ分ディレイさせる位相ディレイ回路と、該位相ディレイ回路で生成されたディレイクロックからセレクト信号に基づき各クロックを決めるクロックセレクト回路と、各端子から集積回路に入力される電圧をデジタル変換し、デジタル変換された値によって前記クロックセレクト回路へ出力するセレクト信号を作り出すA/Dコンバータ回路と、電源ノイズ波形を検知する電源ノイズ検知回路と、を有することを特徴とする集積回路電源ノイズ低減システム。
【請求項６】
請求項５に記載された集積回路電源ノイズ低減システムにおいて、
前記電源ノイズ検知回路は、電源ノイズ波形をデジタル変換してノイズ波形のピーク幅と周波数を測定し、ノイズ波形のピーク幅測定値と周波数測定値により、ディレイクロックにおけるノイズ波形のディレイ値を算出することを特徴とする集積回路電源ノイズ低減システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−９２３４８（Ｐ２００８−９２３４８Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００６−２７１９５７（Ｐ２００６−２７１９５７）
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（０００００４７６５）カルソニックカンセイ株式会社 (3,404)
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（０００００４７６５）カルソニックカンセイ株式会社 (3,404)
【Ｆターム（参考）】
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