【課題】不揮発性メモリを備えた半導体装置において、高速動作の場合と低速動作の場合とに切替え可能にするとともに、低速動作時の消費電力を従来よりも削減する。
【解決手段】半導体装置１において、クロック生成回路４０は、高周波モード時には低周波モード時よりも周波数の高いクロックを生成する。中央処理装置２０は、データバス１１を介して不揮発性メモリ１０から読み出された読出データを取得する。クロック遅延部５０Ａは、縦続接続された複数段のバッファ５５を介した第１の経路５１と複数段のバッファ５５を迂回した第２の経路５２とを含む。クロック遅延部５０Ａは、高周波モード時には、クロック生成回路４０からのクロックを第１の経路５１を介して中央処理装置２０に供給し、低周波モード時には、クロック生成回路４０からのクロックを第２の経路５２を介して中央処理装置２０に供給する。 （もっと読む）

【課題】遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成する。
【解決手段】縦列接続された遅延回路ＵＤ１〜ＵＤｎからなり、入力クロック信号ＩＧＣＫをｋ周期遅延させるディレイラインと、遅延回路ＵＤ１〜ＵＤｎからそれぞれ出力される出力クロック信号Ｎｏｄｅ１〜Ｎｏｄｅｎに基づいて互いに位相の異なる多相クロック信号ＤＴＣＫ１を生成するルーティング回路１３０とを備える。ｎとｋの最大公約数をＧＣＭ、入力クロック信号ＩＧＣＫの１サイクルをＧＣＫ、多相クロック信号ＤＴＣＫ１の相間隔をＵＩとした場合、相間隔ＵＩの長さは、ＵＩ＝ＧＣＫ×ＧＣＭ／ｎで与えられる。これにより、１個の遅延回路の遅延量の最小値よりも短い相間隔を有する多相クロック信号を小さな回路規模で生成することが可能となる。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】セットアップ違反やホールド違反を発生させずに、電力を消費するタイミングを分散させることができる半導体設計装置を提供する。
【解決手段】ＳＴＡ部５は、フリップフロップのクロックレイテンシの現在の設計値に基づいて、フリップフロップのセットアップ時間のマージンであるセットアップスラックを算出する。ＨＳＬＤ部６は、算出したセットアップスラックに基づいて、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシを現在の設計値よりも早める方向に調整する。ＰＡＳ部７は、ＨＳＬＤ部６によるレイテンシ制御の結果、クロックレイテンシ分布においてシンク数に閾値以上のピークが残る場合、ＨＳＬＤ部６による再計算後のタイミング情報により、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシをスムージングする。 （もっと読む）

【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）

【課題】ＳＳＣＧの変調度を大きくすることなく、且つ低コストで、複数の電子部品から放射されるノイズを効果的に低減する。
【解決手段】一定周波数の第１クロック信号を生成する第１クロック生成器と、前記第１クロック信号の周波数変調を行うことで周期的に周波数が変動する第２クロック信号を生成する第２クロック生成器と、複数のクロック供給対象回路で使用される前記第２クロック信号の位相が、前記クロック供給対象回路毎に異なるように位相調整を行う位相調整回路とによってクロック供給システムを構成する。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）

【課題】論理回路におけるクロック分配のための遅延マッチング。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。 （もっと読む）

【課題】ラッチ回路およびフリップフロップ回路のソフトエラー耐性の向上。
【解決手段】複数の回路ユニットIV1-IV4を有し、複数の回路ユニットの出力が他の反転回路の入力にフィードバックされ、２以上の入力端子1,2を有するデータ保持回路11と、２以上のクロックCK01,XCK01;CK02,XCK02にそれぞれ同期して、データ保持回路の２以上の入力端子に入力信号を入力する２以上の入力回路TG1,TG2と、を備え、データ保持回路は、２以上の入力端子に同時に入力信号Dinが入力されかつ２以上のクロックが同時に変化した時のみ、２以上の入力端子に正帰還がかかる。 （もっと読む）

【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。 （もっと読む）

【課題】電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。
【解決手段】本発明のクロック信号生成装置において、クロック信号遅延算出部は、クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有して、Ｎ相のクロック信号の遅延量を算出し、クロック信号遅延制御部は、遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、算出されたＮ相のクロック信号の遅延量とに基づいて、可変遅延回路における遅延量を可変するよう構成されている。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】低コストで電流ピークを効果的に抑制することができる半導体装置を得る。
【解決手段】ステップＳＴ１において、モジュールＡ２１とモジュールＢ２２とのクロック位相を一致させた後、ステップＳＴ２において、モジュールＡ２１からモジュールＢ２２にデータ転送を行う。その後、ステップＳＴ３において、モジュールＡ２１のクロックＣＬＫＡとモジュールＢ２２のクロックＣＬＫＢとのクロック位相差を所定の大きさに設定した後、ステップＳＴ４において、モジュールＡ２１とモジュールＢ２２とがそれぞれ独立に所定の演算処理を行う。そして、ステップＳＴ５において、モジュールＡ２１のクロックＣＬＫＡとＣＰＵ２５のクロックＣＬＫＰとの位相を一致させた後、ステップＳＴ６においてモジュールＡ２１の演算結果をＣＰＵ２５で読み取る。 （もっと読む）

【課題】半導体集積回路の外部入出力信号のタイミングを自動的に調整する。
【解決手段】半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ（１０）を有する入出力セル（１）を備えている。 （もっと読む）

【課題】 集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供すること。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。 （もっと読む）

【課題】 スイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。
【解決手段】 エーシック内部のクロックのスキュー調整を分散化させそのエーシックを用いたシステムでエーシックで不要輻射が生じないようにする。特に同一のクロック端子に接続されてその端子からのクロックスキューが互いに異なるブロックを少なくとも２つ以上形成させ互いにクロックオンするタイミングがことならせ少なくとも同じ電源ライン間に複数のブロックにまたがって配置してコンタクトで電源接続されていることを特徴とする。 （もっと読む）

【課題】簡単なデューティサイクル制御と、広い周波数レンジと、簡単な周波数調整構成と、低消費電力を備え、集積回路に組み込まれ、且つ、その集積回路を複雑にすることのない多相出力を有する可変周波数多相発振器を提供する装置および方法を提供すること。
【解決手段】多相信号を供給するための可変周波数多相発振器が開示される。この可変周波数多相発振器は、相関器、複数の遅延セル、およびＮＯＲ回路を備える。上記相関器のそれぞれは、電流供給部、キャパシタ、コンパレータ、スイッチ、及び論理ユニットを備える。上記複数の遅延セルは、大きな周波数レンジの範囲内で相が相関性を有する多相信号を発生させる。上記多相信号の周波数とデューティサイクルは調整可能である。 （もっと読む）

【課題】 どの場所にどれだけスキューを付けられるかを検証して、消費電流が流れるタイミングを時間軸上で分散させることで、ＥＭＩのいずのピークを低減することができる同期回路の設計方法を提供すること。
【解決手段】 本発明に係る同期回路の設計方法は、ネットリストを含む所与の条件を入力して、自動配置配線ツールを用いて同期回路の一次配置配線を実施する第１工程と、配置配線された同期回路のクロックツリーに従って、クロックソースから各末端経路までのクロックの到達時間差であるスキューを解析する第２工程と、解析されたスキューがセットアップ／ホールドタイムに対してマージンを有する複数のモジュールＩ，II，III，IVに分割する第３工程と、分割された複数のモジュールＩ，II，III，IVの少なくとも一つにクロックスキュー設定回路１０を追加挿入する第４工程と、クロックスキュー設定回路１０を追加して、二次配置配線を実施する第５工程と、を有する。 （もっと読む）