論理回路におけるクロック分配のための遅延マッチング
【課題】論理回路におけるクロック分配のための遅延マッチング。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路内部に分配された複数のクロック信号間の伝播遅延の差異を補正することに関する。
【背景技術】
【０００２】
複数の装置は、論理回路内部でクロック信号を分割し、再分配するように機能する同期型クロック分割器を含む。例えば、高速電気通信装置は、原初のクロック信号を分割することにより生成された別々のクロック信号を使用させる。特に、クロック分割器回路は、原初のクロック信号の周波数を下げる。理想的には、クロック信号は、論理回路全体に同期的に再分配されるべきであり、その結果、原初のクロック信号と分割されたクロック信号の立ち上がり端及び立ち下がり端は、互いに完全に一致させられる。
【０００３】
残念なことに、分割されたクロック信号は、一般的に原初のクロック信号に対して遅延する。特に、分割されたクロック信号は、原初のクロック信号を使用するフリップ・フロップから発せられる。フリップ・フロップは、クロック入力からＱ出力への内部遅延、すなわち、“クロックからＱへの”遅延、を生成する。クロックからＱへの遅延は、原初のクロック信号と分割されたクロック信号との間の伝播遅延における差異を生じさせる。伝播遅延差は、分割されたクロック信号及び再分配されたクロック信号の正確な同期を妨げ、論理回路の正確な動作を害する。
【発明の概要】
【０００４】
本明細書は、論理回路内部に分配された複数のクロック信号間の伝播遅延差を補正するための技術に向けられる。本明細書によれば、遅延マッチング回路は、フリップ・フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている原初のクロック信号の伝播経路内に置かれる。
【０００５】
一般に、遅延マッチング回路は、フリップ・フロップに関係するスレーブ段の電流シンキング及びソーシング特性に符合するように選択された構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初のクロック信号の分割された版に課せられたクロックからＱへの遅延に実質的に等しい遅延を課する。
【０００６】
このようにして、遅延マッチング回路は、原初の信号の立ち上がり端と分割された信号の立ち上がり端が、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を非常に正確に同期させることができる。
【０００７】
遅延マッチング回路は、プロセス、温度、電圧、周波数及びその他の動作条件の範囲にわたり良好に動作することができる。複数の実施形態では、遅延マッチング回路は、この回路がフリップ・フロップの同期遅延特性及び非同期動作の両者に符合することを可能にする非同期リセット機能をさらに含むことができる。
【０００８】
１つの実施形態では、本明細書は、クロック分配回路を提供する。クロック分配回路は、クロック信号を発生するためのクロック源、及びクロック信号を分割するため及び分割されたクロック信号を生成するためのクロック分割器を具備する。クロック分割器は、分割されたクロック信号に第１の伝播遅延を導入するフリップ・フロップを含む。クロック信号を分配する遅延マッチング回路は、クロック信号に第２の伝播遅延を導入する。第２の伝播遅延は、フリップ・フロップにより分割されたクロック信号に導入された第１の伝播遅延に実質的に符合する。
【０００９】
他の１つの実施形態では、本明細書は、遅延マッチング回路を提供する。遅延マッチング回路は、クロック源に接続されたマルチプレクサ、フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣するマルチプレクサ内部の複数の送信ゲート、フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣するマルチプレクサに接続された複数の入力、及びフリップ・フロップ中の出力ドライバの特性を実質的に模倣するマルチプレクサに接続された出力を具備する。
【００１０】
付加された実施形態では、本明細書は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び第１の送信ゲート及び第２の送信ゲートに接続された出力を有するマルチプレクサを具備する遅延マッチング回路を提供する。送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される。ＰＭＯＳトランジスタは、第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有する。ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される。ＮＭＯＳトランジスタは、第２の入力に接続されたドレイン、電源電圧に接続されたゲート、及びグランドに接続されたソースを有する。ＮＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される。マルチプレクサの出力に接続されたインバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される。
【００１１】
さらなる実施形態では、本明細書は、信号を発生するための信号源、信号を変形し変形された信号を分配するための信号分配回路、を具備する回路を提供する。ここにおいて、信号分配回路は、変形された信号に第１の伝播遅延を導入するフリップ・フロップ、及び信号を分配するための遅延マッチング回路を含む。ここにおいて、遅延マッチング回路は、信号に第２の伝播遅延を導入し、第２の伝播遅延はフリップ・フロップにより変形された信号に導入された第１の伝播遅延に実質的に符合する。
【００１２】
他の１つの実施形態では、本明細書は、分割されたクロック信号を生成するためにフリップ・フロップを用いてクロック信号を分割すること、ここにおいて、フリップ・フロップは、分割されたクロック信号に第１の伝播遅延を導入する、及び遅延マッチング回路を用いてクロック信号に第２の伝播遅延を導入すること、を具備する方法を提供する。第２の伝播遅延は、フリップ・フロップにより分割されたクロック信号に導入された第１の伝播遅延に実質的に符合する。遅延マッチング回路は、フリップ・フロップの遅延特性を実質的に模倣する。
【００１３】
１又はそれより多くの実施形態の詳細が、添付された図面及び下記の明細書に述べられる。その他の機能、目的、及び利点は、明細書及び図面から、並びに特許請求の範囲から明確にされる。
【図面の簡単な説明】
【００１４】
【図１】図１は、信号分配回路を説明するブロック図である。
【図２】図２は、図１の回路をより詳細に説明するブロック図である。
【図３】図３は、フリップ・フロップのマスタ・ドライバ段を説明する回路図である。
【図４】図４は、フリップ・フロップのスレーブ段を説明する回路図である。
【図５】図５は、図１及び２の分配回路における使用のための遅延マッチング回路を説明する回路図である。
【図６】図６は、クロックと分割されたクロック信号、並びに遅延を符合させた信号の間の伝播遅延差を説明するタイミング図である。
【図７】図７は、非同期リセット性能を有するフリップ・フロップのマスタ・ドライバ段を説明する回路図である。
【図８】図８は、非同期リセット性能を有する遅延マッチング回路を説明する回路図である。
【詳細な説明】
【００１５】
図１は、信号分配回路１０を説明するブロック図である。図１の例において、回路１０は、クロック源１１からクロック信号ＣＬＫを受信し、そして論理回路の内部にクロック信号及びクロック信号の分割された版を分配する。例えば、クロック信号ＣＬＫは、位相固定ループ（phase-locked loop）（ＰＬＬ）中の電圧制御された発振器（voltage controlled oscillator）（ＶＣＯ）の出力又はシステム・クロックであり得る。
【００１６】
クロック分割器１２は、ＣＬＫ信号をより低い周波数のクロック信号ＣＬＫ／Ｎに分割し、伝播遅延ｄ、例えば、クロックからＱへの遅延、を導入する。結果としての分割されたクロック信号は、ＣＬＫ／Ｎ＋ｄである。これから説明されるように、クロック分割器回路１２は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄ中にクロックからＱへの遅延を導入するフリップ・フロップを含むことができる。
【００１７】
遅延マッチング回路１４は、原初のクロック信号ＣＬＫのための再分配経路の内部に常駐する。原初のクロック信号ＣＬＫは、分割されたクロック信号ＣＬＫ／Ｎ＋ｄとともに、より大きな論理回路にわたり再分配される。クロック分割器１２によって導入されたクロックからＱへの遅延は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄと原初のクロック信号ＣＬＫとの間の伝播遅延差を引き起こす。その結果、分割されたクロック信号ＣＬＫ／Ｎ＋ｄと原初の再分配されたクロック信号ＣＬＫとの間の同期を損なうことがある。
【００１８】
遅延マッチング回路１４は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄに導入されたクロックからＱへの遅延に対して原初のクロック信号ＣＬＫを補正する。特に、遅延マッチング回路１４は、クロック信号ＣＬＫに伝播遅延ｄ’を導入する。伝播遅延ｄ‘は、フリップ・フロップによって分割されたクロック信号ＣＬＫ／Ｎ＋ｄに導入された伝播遅延ｄに実質的に符合する。
【００１９】
結果としての再分配されたクロック信号は、ＣＬＫ＋ｄ’であり、これは、分割されたクロック信号ＣＬＫ／Ｎ＋ｄに実質的に符合するように遅延を導入する、そしてそれにより、正確な同期を確実にする。ある複数の実施形態では、遅延マッチング回路１４は、しかも、クロック分割器１２の同期したクロックからＱへの遅延を符合させるだけでなく、非同期リセット機能も提供するように構成されることができる。
【００２０】
図２は、図１の回路１０をより詳細に説明するブロック図である。特に、図２は、クロック分配回路１０及びデータ入力（Ｄ）、クロック入力（Ｃ）、データ出力（Ｑ）及び反転されたデータ出力
【数１】
【００２１】
（以降、（／Ｑ）と表記する）を有するＤフリップ・フロップ１６とともににクロック分割器１２を図示する。
【００２２】
図２において、説明の目的のために、反転データ出力（／Ｑ）は、データ入力に接続されて、２分割クロック分割器を生成する。しかしながら、クロック分割器１２は、任意のＮ分割回路の形式を取ることができ、フリップ・フロップから発せられる任意の周波数を有するクロック信号を生成するために、２，４，６、等々の係数により原初のクロック信号ＣＬＫを分割できる。これから説明されるように、遅延マッチング回路１４は、フリップ・フロップ１６の遅延特性を模倣するように構成される。特に、遅延マッチング回路１４は、フリップ・フロップ１６内部の構成要素を模倣するように設計された回路構成要素を含む。
【００２３】
図３は、フリップ・フロップ１６のマスタ・ドライバ段（master driver stage）１８を説明する回路図である。図３に示されたように、マスタ・ドライバ段１８は、第１のマスタ送信ゲート１９、第２のマスタ送信ゲート２０、出力インバータ２２及びフィードバック・インバータ２３を含む。フリップ・フロップ１６のデータ入力（Ｄ）は、入力データ信号、例えば、原初のクロック信号、を用いて第１のマスタ送信ゲート１９を駆動する。
【００２４】
第１及び第２の送信ゲート１９，２０の出力は、出力インバータ２２を駆動するために一緒に結合される。各送信ゲート１９，２０は、クロック信号（ＣＬＫ）及び反転クロック信号
【数２】
【００２５】
（以降、（／ＣＬＫ）と表記する）を受信する。出力インバータ２２は、フリップ・フロップ１６のスレーブ段に送信される出力データ信号Ｄ’を生成する。出力インバータ２２の出力に接続されたフィードバック・インバータ２３は、第２のマスタ送信ゲート２０の入力を駆動する。
【００２６】
図４は、フリップ・フロップ１６のスレーブ段２４を説明する回路図である。図４に示されたように、スレーブ段２４は、実質的に、第１のスレーブ送信ゲート２８及び第２のスレーブ送信ゲート３０を組み込んでいるマルチプレクサ部２６を含む。マスタ・ドライバ段１８の出力インバータ２２は、データ出力Ｄ’を用いて第１のスレーブ送信ゲート２８を駆動する。スレーブ段２４中の各スレーブ送信ゲート２８，３０は、クロック信号（ＣＬＫ）及び反転クロック信号（ＣＬＫ）を受信する。第１のスレーブ送信ゲート２８は、データ出力信号（Ｑ）を生成する出力インバータ３４を駆動する。フィードバック・インバータ３６は、第２のスレーブ送信ゲート３０を駆動する。
【００２７】
スレーブ送信ゲート２８，３０は、結果としてフリップ・フロップ１６から発せられる分割されたクロック信号に遅延ｄの導入になる、本来の電流シンキング性能及びソーシング性能により特徴付けられる。結果としての遅延は、原初のクロック信号と分割されたクロック信号のタイミングの差を生成する。この差は、分割されたクロック信号と再分配された原初のクロック信号の同期を損ない、補正を必要とする。
【００２８】
理想的には、原初のクロック信号は、同期的に再分配されるべきであり、その結果、原初のクロック信号と分割されたクロック信号の立ち上がり端及び立ち下がり端は、完全に一致される。その上、プロセス、温度、電圧、周波数及びその他の動作条件の範囲にわたり原初のクロック信号と分割されたクロック信号のタイミングを維持することが、一般に望まれる。
【００２９】
図５は、図１及び図２の分配回路１０における使用のための遅延マッチング回路１４を説明する回路図である。一般に、遅延マッチング回路１４は、図４のスレーブ段２４の機能およびタイミングを模倣する。遅延マッチング回路１４内部のトランジスタが材料、大きさ、及びその他の特性に関してスレーブ段２４中の対応するトランジスタに符合するのであれば、遅延マッチング回路１４のタイミングは、フリップ・フロップ１６のそれと対応する。その上、類似の材料及び大きさが使用されるために、遅延マッチング回路１４の性能は、一般にプロセス、温度、電圧、周波数及びその他の動作条件又は製造条件の変化によって影響されないはずである。
【００３０】
図５に示されたように、遅延マッチング回路１４は、マルチプレクサ３８を含む。マルチプレクサ３８は、第１の送信ゲート４０を駆動するために接続された第１の入力３９、及び第２の送信ゲート４２を駆動するために接続された第２の入力４１を含む。マルチプレクサ３８は、クロック・ソースに接続された選択入力４３を含み、反転クロック信号（／ＣＬＫ）を用いて送信ゲート４０，４２の１個を選択的に使用可能にする。反転クロック信号（／ＣＬＫ）は、両方の送信ゲート４０，４２に共通に接続される。マルチプレクサ３８は、第１及び第２の送信ゲート４０，４２の出力に接続された出力を有する。
【００３１】
送信ゲート４０，４２は、スレーブ送信ゲート２８に実質的に対応するように構成される。特に、送信ゲート４０，４２は、電流ソーシング及びシンキング性能に関してフリップ・フロップ１６のスレーブ送信ゲート２８に符合する。新たなデータは、フリップ・フロップ１６中のスレーブ送信ゲート２８を通してクロック信号ＣＬＫの立ち上がり端において発せられる。これから説明されるように、入力トランジスタ４４，４６は、インバータ２２に符合する。
【００３２】
フリップ・フロップ１６を通るデータ経路は、インバータ２２、送信ゲート２８、及びインバータ３４を含む。このデータ経路の電流シンキング及びソーシング力は、図５の遅延マッチング回路１４内部で２回、第１の入力３９に対して１回及び第２の入力４１に対して１回、繰り返される（replicated）。クロック信号ＣＬＫの立ち上がり端の間、フリップ・フロップ１６の送信ゲート２８は開き、送信ゲート３０は閉じる。これは、毎回のクロック遷移におけるマルチプレクサ３８の動作に類似する。フリップ・フロップ１６中の送信ゲート３０は、一般に送信ゲート２８よりはるかに小さい。その結果、各送信ゲート４０，４２は、電流ソーシング性能及びシンキング性能に関してフリップ・フロップ１６の送信ゲート２８の特性に符合する。
【００３３】
図５をさらに参照して、ＰＭＯＳトランジスタ４４は、マルチプレクサ３８の第１の入力３９に接続されたドレイン、グランドに接続されたゲート、及び電源電圧Ｖｃｃに接続されたソースを有する。ＰＭＯＳトランジスタ４４は、フリップ・フロップ１６のマスタ段１８中のマスタ出力ドライバ、例えば、出力インバータ２２中のＰＭＯＳトランジスタに実質的に対応するように構成される。特に、ＰＭＯＳトランジスタ４４は、フリップ・フロップ中の対応するＰＭＯＳトランジスタと実質的に同じ電流シンキング能力及び電流ソーシング能力を提供する。
【００３４】
ＮＭＯＳトランジスタ４６は、マルチプレクサ３８の第２の入力４１に接続されたドレイン、電源電圧Ｖｃｃに接続されたゲート、及びグランドに接続されたソースを有する。ＮＭＯＳトランジスタ４６は、フリップ・フロップ１６のマスタ段１８中のマスタ出力ドライバ、例えば、出力インバータ２２中のＮＭＯＳトランジスタに実質的に対応するように構成される。特に、ＮＭＯＳトランジスタ４６は、フリップ・フロップ中の対応するＮＭＯＳトランジスタと実質的に同じ電流シンキング能力及び電流ソーシング能力を提供する。
【００３５】
インバータ４８は、マルチプレクサ３８の出力４７に接続され、フリップ・フロップ１６の出力ドライバ、例えば、出力インバータ３４に実質的に対応するように構成される。特に、出力インバータ４８は、フリップ・フロップの出力インバータ３４と実質的に同じ電流駆動能力を提供するように選択される。
【００３６】
一般に、遅延マッチング回路１４は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄを発するために使用されるフリップ・フロップ１６の動作及び、特に、クロックからＱへの伝播遅延特性を模倣するように設計される。遅延マッチング回路１４は、フリップ・フロップ１６中の対応する構成要素の特性を実質的に模倣するように設計された複数の構成要素を含むという点で、フリップ・フロップ１６の動作を“模倣する”。例えば、上記したように、送信ゲート４０，４２は、実質的にスレーブ送信ゲート２８に符合される。送信ゲート４０，４２は、フリップ・フロップ１６中のスレーブ送信ゲート２８の特性を模倣する。特に、送信ゲート４０，４２は、可能な限り早くスレーブ送信ゲート２８を切り替えるように、そしてスレーブ送信ゲート２８に類似の方式で電流のシンキング及びソーシングを遅らせるように選択される。
【００３７】
その上、トランジスタ４４，４６は、フリップ・フロップ１６のインバータ２２に実質的に符合され、出力インバータ４８は、フリップ・フロップの出力インバータ３４に実質的に符合される。フリップ・フロップ１６を経由するデータ経路は、一般にインバータ２２、送信ゲート２８及びインバータ３４を含む。再び、このデータ経路の電流シンキング特性及びソーシング特性は、図５の具体例の遅延マッチング回路１４において２回、マルチプレクサ３８の第１の入力に対して１回及びマルチプレクサ３８の第２の入力に対して１回、繰り返される。そのようにして、類似性が、遅延マッチング回路１４のマルチプレクサ３８とフリップ・フロップ１６のマルチプレクサ２６との間でなされることが可能である。特に、クロック信号ＣＬＫの立ち上がり端の間、送信ゲート２８は開き、送信ゲート３０は閉じる。これは、毎回のクロック遷移においてマルチプレクサ３８内部の動きに類似する。
【００３８】
同様に、入力トランジスタ４４，４６は、フリップ・フロップ１６のマスタ出力ドライバ段１８の特性を実質的に模倣するマルチプレクサ入力を形成する。その上、インバータ４８は、フリップ・フロップ１６中の、インバータ３４のような出力ドライバの特性を実質的に模倣するマルチプレクサ出力を形成する。それゆえ、遅延マッチング回路１４は、フリップ・フロップ１６の電流シンキング特性及び電流ソーシング特性、並びにフリップ・フロップの出力駆動特性を実質的に模倣する。
【００３９】
フリップ・フロップ１６中の対応する構成要素を効率的に模倣するために、遅延マッチング回路１４の内部の構成要素は、適切に選択され、適切な大きさにされる。例えば、送信ゲート４０，４２は、フリップ・フロップ１６のスレーブ段２４の送信ゲート２８に対して材料及び大きさにおいて実質的に同一であることができる。大きさに関して、送信ゲート４０，４２は、送信ゲート２８，３０の電極面積及びゲート長に対するゲート幅の比に符合する電極面積及びゲート長に対するゲート幅の比を有することができる。
【００４０】
遅延マッチング回路１４中の入力トランジスタ４４，４６は、マスタ・ドライバ段１８内部の駆動トランジスタを複製するように、選択された材料及び大きさにされることから形成されることができる。同様に、出力インバータ４８は、フリップ・フロップ１６中の対応する出力ドライバ回路系の材料及び大きさを複製することができる。遅延マッチング回路１４の種々の構成要素に対して選択された類似の大きさ及び材料は、フリップ・フロップ１６の電流シンキング能力及びソーシング能力、それゆえ、伝播遅延特性、を近付けるように働く。
【００４１】
図５の例において、遅延マッチング回路１４は、２分割クロック分割器回路の遅延特性を模倣するように設計されるが、再分配のために原初のクロック信号の周波数を保つために１分割の機能を提供する。クロック分割器１２の出力が、入力クロック信号ＣＬＫに応じてフロップにより同期して発せられる限り、遅延マッチング回路１４の回路系は、４分割、６分割、８分割、その他の分割器比率により生成された遅延に符合するように拡大されることができる。
【００４２】
例えば、クロック分割器回路系が分割の追加の係数を与えるために増設のフリップ・フロップ組み込む範囲までは、遅延マッチング回路１４は、図５に示されたものに類似の増設模倣段を組み込むことができる。増設模倣段は、例えば、縦続接続する分割器を使用させるクロック分配スキームに対してであり、その分割器では、１つのクロックからＱへの遅延を有する１つの以前に分割されたクロックがＣＬＫからの追加のクロックからＱへの遅延を有する別の分割されたクロックを生成するために使用される。そのような場合には、増設の模倣段は、直列で与えられることが可能である。
【００４３】
しかしながら、他の非縦続接続された場合では、クロック分割器中のフリップ・フロップの数は、原初のクロック信号ＣＬＫに対する出力遅延を決定しない。クロック分割器１２のＣＬＫから出力までは、出力を駆動するフリップ・フロップにより決定される。そのフリップ・フロップがクロック信号ＣＬＫを供給されるのであれば、出力は、ＣＬＫ／Ｎ＋ｄになるはずである。出力フロップのクロック供給がＣＬＫ＋ｄ”であれば、出力は、ＣＬＫ／Ｎ＋ｄ＋ｄ”になるはずである。ｄ”がｄの整数の係数である限り、遅延模倣段は、全ての出力を同期させるように縦続接続されることが可能である。
【００４４】
図６は、原初のクロック信号、分割されたクロック信号、及び遅延マッチングされたクロック信号の間の伝播遅延差を説明するタイミング図である。図６に示されたように、遅延ｄ（５０）は、原初のクロック信号ＣＬＫと分割されたクロック信号ＣＬＫ／２＋ｄとの間に存在する。この遅延は、フリップ・フロップ１６内部のクロックからＱへの遅延からの結果であり、分割されたクロック信号を再分配されたクロック信号と同期させる能力を損なう。
【００４５】
遅延マッチング回路１４は、しかしながら、遅延ｄを加えることによって、再分配のために原初のクロック信号を補正する。その結果、再分配されたクロック信号ＣＬＫ＋ｄは、分割されたクロック信号ＣＬＫ／２＋ｄと同期される。特に、分割されたクロック信号及び再分配されたクロック信号の立ち下り端５２及び立ち上がり端５３は、互いに実質的に一致され、正確な同期を可能にする。
【００４６】
図７は、非同期リセット性能を有するフリップ・フロップのマスタ・ドライバ段５４を説明する回路図である。図７の例では、フリップ・フロップは、一般に図２−図５に図示されたフリップ・フロップ１６と一致することができる。例えば、マルチプレクサ部５６は、第１の送信ゲート５８及び第２の送信ゲート６０を含む。
【００４７】
各送信ゲート５８，６０は、クロック信号（ＣＬＫ）及び反転クロック信号（／ＣＬＫ）を受信する。データ入力Ｄは、第１の送信ゲート５８を駆動する。出力ＮＡＮＤゲート６４は、中間データ出力Ｄ’を駆動する。フィードバック・インバータ６６は、中間データ出力Ｄ’と第２の送信ゲート６０との間に接続されて、第２の送信ゲートを駆動する。
【００４８】
第１及び第２のマスタ送信ゲート５８，６０の出力は、出力ＮＡＮＤゲート６４を駆動するために一緒に接続される。出力ＮＡＮＤゲート６４は、フリップ・フロップ１６のスレーブ段に送信される中間データ出力Ｄ’を生成する。特に、出力ＮＡＮＤゲート６４は、送信ゲート５８，６０の出力に接続された１つの入力、及び非同期リセット線に接続された別の１つの入力を有する。リセット線が肯定される（asserted）場合に、中間データ出力Ｄ’はリセットされる。
【００４９】
それゆえ、フリップ・フロップにより生成された同期するクロックからＱへの遅延に加えて、ＮＡＮＤゲート６４は、分割されたクロック信号と再分配されたクロック信号との間の同期を変化させることが可能な非同期タイミングを考慮することを導入する。特に、ＮＡＮＤゲート６４及びリセット線と組み合わせられて、マルチプレクサ５６は、非同期動作のためにアクティブな低ラッチを形成する。
【００５０】
図８は、非同期リセット性能を有する遅延マッチング回路６８を説明する回路図である。遅延マッチング回路６８は、図７に図示されたように、非同期リセットを有するフリップ・フロップのタイミングを模倣する。同期するクロックからＱへの遅延を符合させることに加えて、遅延マッチング回路６８は、同様に、フリップ・フロップの非同期リセット機能を模倣する。特に、フリップ・フロップのリセット線が肯定される場合に、遅延マッチング回路６８の出力も、同様に、リセット値にされる。一旦、リセットが否定される（deasserted）と、遅延マッチング回路６８の出力は、立ち上がりクロック端の遷移が出力を変更するようにさせるまでリセット値のままで留まる。
【００５１】
図８に示されたように、遅延マッチング回路６８は、第１の送信ゲート７２及び第２の送信ゲート７４を組み込んでいるマルチプレクサ部７０を含む。マルチプレクサ７０は、第１及び第２の送信ゲート７２，７４の出力に接続された出力７５を有する。送信ゲート７２，７４の出力７５は、出力インバータ７６を駆動して、再分配されたクロック信号を生成する。マルチプレクサ７０は、送信ゲート７２，７４の１つを選択的に使用可能にするためにクロック源に接続された選択入力７８を含む。反転クロック信号（ＣＬＫ）は、入力８０を介して両方の送信ゲート７２，７４に共通に接続される。
【００５２】
入力ＮＡＮＤゲート８２は、送信ゲート７２を駆動する。アクティブ低ラッチ８４は、送信ゲート７４を駆動するように接続される。アクティブ低ラッチ８４は、図７のマスタ・ドライバ５４に実質的に同じである。マスタ・ラッチの出力ドライバがＮＡＮＤゲート６４であるため、ＮＡＮＤゲート８２は、第１の送信ゲート７２への入力中に組み込まれて、正しい駆動を提供する。ＮＡＮＤゲート８２は、低に接続され、その結果出力は常に高である。出力は通常０であり、リセットが肯定される時に１に駆動される必要があるので、アクティブ低ラッチ８４だけがリセットされる必要がある。事実上、ＮＡＮＤゲート８２は、フリップ・フロップ中で使用されるラッチに符合するように使用される。その結果、遅延マッチング回路６８は、０状態にリセットするフリップ・フロップと実質的に同じ遅延及びタイミングを生成する。
【００５３】
本明細書中で説明された機能構成要素に関する一例のハードウェア・インプリメンテーションは、クロック分割及びクロック再分配のためにフリップ・フロップを使用させる集積論理回路系及び単体論理回路系を含むことができる。本明細書中で説明されたように遅延マッチング回路系は、高速論理回路系、電気通信装置、ワイアレス電気通信装置、正確なクロック同期を必要とするその他の回路系を含む種々の装置において有用であり得る。
【００５４】
種々の実施形態が説明されてきている。多数のその他の変形は、本発明の精神及び範囲から逸脱しないで行われることができる。例えば、同期リセット技術及び非同期リセット技術が説明の目的で本明細書中に説明されてきているが、本明細書中で説明された原理は、非同期設定、イネーブル、及び同期設定／リセットのようなその他の論理回路技術に容易に適用可能である。したがって、これらの実施形態及びその他の実施形態は、特許請求の範囲内である。
【符号の説明】
【００５５】
１０…信号分配回路，１６…フリップ・フロップ，１８，５４…マスタ・ドライバ段，１９，２０，４０，４２，５８，６０，７２，７４…送信ゲート，２２，３４，４８，７６…出力インバータ，２３，６６…フィードバック・インバータ，２４…スレーブ段，２６，３８，５６，７０…マルチプレクサ，２８，３０…スレーブ送信ゲート，３６…インバータ，４４，４６…入力トランジスタ，６４…出力ＮＡＮＤゲート，８２…入力ＮＡＮＤゲート。
【技術分野】
【０００１】
本発明は、論理回路内部に分配された複数のクロック信号間の伝播遅延の差異を補正することに関する。
【背景技術】
【０００２】
複数の装置は、論理回路内部でクロック信号を分割し、再分配するように機能する同期型クロック分割器を含む。例えば、高速電気通信装置は、原初のクロック信号を分割することにより生成された別々のクロック信号を使用させる。特に、クロック分割器回路は、原初のクロック信号の周波数を下げる。理想的には、クロック信号は、論理回路全体に同期的に再分配されるべきであり、その結果、原初のクロック信号と分割されたクロック信号の立ち上がり端及び立ち下がり端は、互いに完全に一致させられる。
【０００３】
残念なことに、分割されたクロック信号は、一般的に原初のクロック信号に対して遅延する。特に、分割されたクロック信号は、原初のクロック信号を使用するフリップ・フロップから発せられる。フリップ・フロップは、クロック入力からＱ出力への内部遅延、すなわち、“クロックからＱへの”遅延、を生成する。クロックからＱへの遅延は、原初のクロック信号と分割されたクロック信号との間の伝播遅延における差異を生じさせる。伝播遅延差は、分割されたクロック信号及び再分配されたクロック信号の正確な同期を妨げ、論理回路の正確な動作を害する。
【発明の概要】
【０００４】
本明細書は、論理回路内部に分配された複数のクロック信号間の伝播遅延差を補正するための技術に向けられる。本明細書によれば、遅延マッチング回路は、フリップ・フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている原初のクロック信号の伝播経路内に置かれる。
【０００５】
一般に、遅延マッチング回路は、フリップ・フロップに関係するスレーブ段の電流シンキング及びソーシング特性に符合するように選択された構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初のクロック信号の分割された版に課せられたクロックからＱへの遅延に実質的に等しい遅延を課する。
【０００６】
このようにして、遅延マッチング回路は、原初の信号の立ち上がり端と分割された信号の立ち上がり端が、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を非常に正確に同期させることができる。
【０００７】
遅延マッチング回路は、プロセス、温度、電圧、周波数及びその他の動作条件の範囲にわたり良好に動作することができる。複数の実施形態では、遅延マッチング回路は、この回路がフリップ・フロップの同期遅延特性及び非同期動作の両者に符合することを可能にする非同期リセット機能をさらに含むことができる。
【０００８】
１つの実施形態では、本明細書は、クロック分配回路を提供する。クロック分配回路は、クロック信号を発生するためのクロック源、及びクロック信号を分割するため及び分割されたクロック信号を生成するためのクロック分割器を具備する。クロック分割器は、分割されたクロック信号に第１の伝播遅延を導入するフリップ・フロップを含む。クロック信号を分配する遅延マッチング回路は、クロック信号に第２の伝播遅延を導入する。第２の伝播遅延は、フリップ・フロップにより分割されたクロック信号に導入された第１の伝播遅延に実質的に符合する。
【０００９】
他の１つの実施形態では、本明細書は、遅延マッチング回路を提供する。遅延マッチング回路は、クロック源に接続されたマルチプレクサ、フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣するマルチプレクサ内部の複数の送信ゲート、フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣するマルチプレクサに接続された複数の入力、及びフリップ・フロップ中の出力ドライバの特性を実質的に模倣するマルチプレクサに接続された出力を具備する。
【００１０】
付加された実施形態では、本明細書は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び第１の送信ゲート及び第２の送信ゲートに接続された出力を有するマルチプレクサを具備する遅延マッチング回路を提供する。送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される。ＰＭＯＳトランジスタは、第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有する。ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される。ＮＭＯＳトランジスタは、第２の入力に接続されたドレイン、電源電圧に接続されたゲート、及びグランドに接続されたソースを有する。ＮＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される。マルチプレクサの出力に接続されたインバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される。
【００１１】
さらなる実施形態では、本明細書は、信号を発生するための信号源、信号を変形し変形された信号を分配するための信号分配回路、を具備する回路を提供する。ここにおいて、信号分配回路は、変形された信号に第１の伝播遅延を導入するフリップ・フロップ、及び信号を分配するための遅延マッチング回路を含む。ここにおいて、遅延マッチング回路は、信号に第２の伝播遅延を導入し、第２の伝播遅延はフリップ・フロップにより変形された信号に導入された第１の伝播遅延に実質的に符合する。
【００１２】
他の１つの実施形態では、本明細書は、分割されたクロック信号を生成するためにフリップ・フロップを用いてクロック信号を分割すること、ここにおいて、フリップ・フロップは、分割されたクロック信号に第１の伝播遅延を導入する、及び遅延マッチング回路を用いてクロック信号に第２の伝播遅延を導入すること、を具備する方法を提供する。第２の伝播遅延は、フリップ・フロップにより分割されたクロック信号に導入された第１の伝播遅延に実質的に符合する。遅延マッチング回路は、フリップ・フロップの遅延特性を実質的に模倣する。
【００１３】
１又はそれより多くの実施形態の詳細が、添付された図面及び下記の明細書に述べられる。その他の機能、目的、及び利点は、明細書及び図面から、並びに特許請求の範囲から明確にされる。
【図面の簡単な説明】
【００１４】
【図１】図１は、信号分配回路を説明するブロック図である。
【図２】図２は、図１の回路をより詳細に説明するブロック図である。
【図３】図３は、フリップ・フロップのマスタ・ドライバ段を説明する回路図である。
【図４】図４は、フリップ・フロップのスレーブ段を説明する回路図である。
【図５】図５は、図１及び２の分配回路における使用のための遅延マッチング回路を説明する回路図である。
【図６】図６は、クロックと分割されたクロック信号、並びに遅延を符合させた信号の間の伝播遅延差を説明するタイミング図である。
【図７】図７は、非同期リセット性能を有するフリップ・フロップのマスタ・ドライバ段を説明する回路図である。
【図８】図８は、非同期リセット性能を有する遅延マッチング回路を説明する回路図である。
【詳細な説明】
【００１５】
図１は、信号分配回路１０を説明するブロック図である。図１の例において、回路１０は、クロック源１１からクロック信号ＣＬＫを受信し、そして論理回路の内部にクロック信号及びクロック信号の分割された版を分配する。例えば、クロック信号ＣＬＫは、位相固定ループ（phase-locked loop）（ＰＬＬ）中の電圧制御された発振器（voltage controlled oscillator）（ＶＣＯ）の出力又はシステム・クロックであり得る。
【００１６】
クロック分割器１２は、ＣＬＫ信号をより低い周波数のクロック信号ＣＬＫ／Ｎに分割し、伝播遅延ｄ、例えば、クロックからＱへの遅延、を導入する。結果としての分割されたクロック信号は、ＣＬＫ／Ｎ＋ｄである。これから説明されるように、クロック分割器回路１２は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄ中にクロックからＱへの遅延を導入するフリップ・フロップを含むことができる。
【００１７】
遅延マッチング回路１４は、原初のクロック信号ＣＬＫのための再分配経路の内部に常駐する。原初のクロック信号ＣＬＫは、分割されたクロック信号ＣＬＫ／Ｎ＋ｄとともに、より大きな論理回路にわたり再分配される。クロック分割器１２によって導入されたクロックからＱへの遅延は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄと原初のクロック信号ＣＬＫとの間の伝播遅延差を引き起こす。その結果、分割されたクロック信号ＣＬＫ／Ｎ＋ｄと原初の再分配されたクロック信号ＣＬＫとの間の同期を損なうことがある。
【００１８】
遅延マッチング回路１４は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄに導入されたクロックからＱへの遅延に対して原初のクロック信号ＣＬＫを補正する。特に、遅延マッチング回路１４は、クロック信号ＣＬＫに伝播遅延ｄ’を導入する。伝播遅延ｄ‘は、フリップ・フロップによって分割されたクロック信号ＣＬＫ／Ｎ＋ｄに導入された伝播遅延ｄに実質的に符合する。
【００１９】
結果としての再分配されたクロック信号は、ＣＬＫ＋ｄ’であり、これは、分割されたクロック信号ＣＬＫ／Ｎ＋ｄに実質的に符合するように遅延を導入する、そしてそれにより、正確な同期を確実にする。ある複数の実施形態では、遅延マッチング回路１４は、しかも、クロック分割器１２の同期したクロックからＱへの遅延を符合させるだけでなく、非同期リセット機能も提供するように構成されることができる。
【００２０】
図２は、図１の回路１０をより詳細に説明するブロック図である。特に、図２は、クロック分配回路１０及びデータ入力（Ｄ）、クロック入力（Ｃ）、データ出力（Ｑ）及び反転されたデータ出力
【数１】
【００２１】
（以降、（／Ｑ）と表記する）を有するＤフリップ・フロップ１６とともににクロック分割器１２を図示する。
【００２２】
図２において、説明の目的のために、反転データ出力（／Ｑ）は、データ入力に接続されて、２分割クロック分割器を生成する。しかしながら、クロック分割器１２は、任意のＮ分割回路の形式を取ることができ、フリップ・フロップから発せられる任意の周波数を有するクロック信号を生成するために、２，４，６、等々の係数により原初のクロック信号ＣＬＫを分割できる。これから説明されるように、遅延マッチング回路１４は、フリップ・フロップ１６の遅延特性を模倣するように構成される。特に、遅延マッチング回路１４は、フリップ・フロップ１６内部の構成要素を模倣するように設計された回路構成要素を含む。
【００２３】
図３は、フリップ・フロップ１６のマスタ・ドライバ段（master driver stage）１８を説明する回路図である。図３に示されたように、マスタ・ドライバ段１８は、第１のマスタ送信ゲート１９、第２のマスタ送信ゲート２０、出力インバータ２２及びフィードバック・インバータ２３を含む。フリップ・フロップ１６のデータ入力（Ｄ）は、入力データ信号、例えば、原初のクロック信号、を用いて第１のマスタ送信ゲート１９を駆動する。
【００２４】
第１及び第２の送信ゲート１９，２０の出力は、出力インバータ２２を駆動するために一緒に結合される。各送信ゲート１９，２０は、クロック信号（ＣＬＫ）及び反転クロック信号
【数２】
【００２５】
（以降、（／ＣＬＫ）と表記する）を受信する。出力インバータ２２は、フリップ・フロップ１６のスレーブ段に送信される出力データ信号Ｄ’を生成する。出力インバータ２２の出力に接続されたフィードバック・インバータ２３は、第２のマスタ送信ゲート２０の入力を駆動する。
【００２６】
図４は、フリップ・フロップ１６のスレーブ段２４を説明する回路図である。図４に示されたように、スレーブ段２４は、実質的に、第１のスレーブ送信ゲート２８及び第２のスレーブ送信ゲート３０を組み込んでいるマルチプレクサ部２６を含む。マスタ・ドライバ段１８の出力インバータ２２は、データ出力Ｄ’を用いて第１のスレーブ送信ゲート２８を駆動する。スレーブ段２４中の各スレーブ送信ゲート２８，３０は、クロック信号（ＣＬＫ）及び反転クロック信号（ＣＬＫ）を受信する。第１のスレーブ送信ゲート２８は、データ出力信号（Ｑ）を生成する出力インバータ３４を駆動する。フィードバック・インバータ３６は、第２のスレーブ送信ゲート３０を駆動する。
【００２７】
スレーブ送信ゲート２８，３０は、結果としてフリップ・フロップ１６から発せられる分割されたクロック信号に遅延ｄの導入になる、本来の電流シンキング性能及びソーシング性能により特徴付けられる。結果としての遅延は、原初のクロック信号と分割されたクロック信号のタイミングの差を生成する。この差は、分割されたクロック信号と再分配された原初のクロック信号の同期を損ない、補正を必要とする。
【００２８】
理想的には、原初のクロック信号は、同期的に再分配されるべきであり、その結果、原初のクロック信号と分割されたクロック信号の立ち上がり端及び立ち下がり端は、完全に一致される。その上、プロセス、温度、電圧、周波数及びその他の動作条件の範囲にわたり原初のクロック信号と分割されたクロック信号のタイミングを維持することが、一般に望まれる。
【００２９】
図５は、図１及び図２の分配回路１０における使用のための遅延マッチング回路１４を説明する回路図である。一般に、遅延マッチング回路１４は、図４のスレーブ段２４の機能およびタイミングを模倣する。遅延マッチング回路１４内部のトランジスタが材料、大きさ、及びその他の特性に関してスレーブ段２４中の対応するトランジスタに符合するのであれば、遅延マッチング回路１４のタイミングは、フリップ・フロップ１６のそれと対応する。その上、類似の材料及び大きさが使用されるために、遅延マッチング回路１４の性能は、一般にプロセス、温度、電圧、周波数及びその他の動作条件又は製造条件の変化によって影響されないはずである。
【００３０】
図５に示されたように、遅延マッチング回路１４は、マルチプレクサ３８を含む。マルチプレクサ３８は、第１の送信ゲート４０を駆動するために接続された第１の入力３９、及び第２の送信ゲート４２を駆動するために接続された第２の入力４１を含む。マルチプレクサ３８は、クロック・ソースに接続された選択入力４３を含み、反転クロック信号（／ＣＬＫ）を用いて送信ゲート４０，４２の１個を選択的に使用可能にする。反転クロック信号（／ＣＬＫ）は、両方の送信ゲート４０，４２に共通に接続される。マルチプレクサ３８は、第１及び第２の送信ゲート４０，４２の出力に接続された出力を有する。
【００３１】
送信ゲート４０，４２は、スレーブ送信ゲート２８に実質的に対応するように構成される。特に、送信ゲート４０，４２は、電流ソーシング及びシンキング性能に関してフリップ・フロップ１６のスレーブ送信ゲート２８に符合する。新たなデータは、フリップ・フロップ１６中のスレーブ送信ゲート２８を通してクロック信号ＣＬＫの立ち上がり端において発せられる。これから説明されるように、入力トランジスタ４４，４６は、インバータ２２に符合する。
【００３２】
フリップ・フロップ１６を通るデータ経路は、インバータ２２、送信ゲート２８、及びインバータ３４を含む。このデータ経路の電流シンキング及びソーシング力は、図５の遅延マッチング回路１４内部で２回、第１の入力３９に対して１回及び第２の入力４１に対して１回、繰り返される（replicated）。クロック信号ＣＬＫの立ち上がり端の間、フリップ・フロップ１６の送信ゲート２８は開き、送信ゲート３０は閉じる。これは、毎回のクロック遷移におけるマルチプレクサ３８の動作に類似する。フリップ・フロップ１６中の送信ゲート３０は、一般に送信ゲート２８よりはるかに小さい。その結果、各送信ゲート４０，４２は、電流ソーシング性能及びシンキング性能に関してフリップ・フロップ１６の送信ゲート２８の特性に符合する。
【００３３】
図５をさらに参照して、ＰＭＯＳトランジスタ４４は、マルチプレクサ３８の第１の入力３９に接続されたドレイン、グランドに接続されたゲート、及び電源電圧Ｖｃｃに接続されたソースを有する。ＰＭＯＳトランジスタ４４は、フリップ・フロップ１６のマスタ段１８中のマスタ出力ドライバ、例えば、出力インバータ２２中のＰＭＯＳトランジスタに実質的に対応するように構成される。特に、ＰＭＯＳトランジスタ４４は、フリップ・フロップ中の対応するＰＭＯＳトランジスタと実質的に同じ電流シンキング能力及び電流ソーシング能力を提供する。
【００３４】
ＮＭＯＳトランジスタ４６は、マルチプレクサ３８の第２の入力４１に接続されたドレイン、電源電圧Ｖｃｃに接続されたゲート、及びグランドに接続されたソースを有する。ＮＭＯＳトランジスタ４６は、フリップ・フロップ１６のマスタ段１８中のマスタ出力ドライバ、例えば、出力インバータ２２中のＮＭＯＳトランジスタに実質的に対応するように構成される。特に、ＮＭＯＳトランジスタ４６は、フリップ・フロップ中の対応するＮＭＯＳトランジスタと実質的に同じ電流シンキング能力及び電流ソーシング能力を提供する。
【００３５】
インバータ４８は、マルチプレクサ３８の出力４７に接続され、フリップ・フロップ１６の出力ドライバ、例えば、出力インバータ３４に実質的に対応するように構成される。特に、出力インバータ４８は、フリップ・フロップの出力インバータ３４と実質的に同じ電流駆動能力を提供するように選択される。
【００３６】
一般に、遅延マッチング回路１４は、分割されたクロック信号ＣＬＫ／Ｎ＋ｄを発するために使用されるフリップ・フロップ１６の動作及び、特に、クロックからＱへの伝播遅延特性を模倣するように設計される。遅延マッチング回路１４は、フリップ・フロップ１６中の対応する構成要素の特性を実質的に模倣するように設計された複数の構成要素を含むという点で、フリップ・フロップ１６の動作を“模倣する”。例えば、上記したように、送信ゲート４０，４２は、実質的にスレーブ送信ゲート２８に符合される。送信ゲート４０，４２は、フリップ・フロップ１６中のスレーブ送信ゲート２８の特性を模倣する。特に、送信ゲート４０，４２は、可能な限り早くスレーブ送信ゲート２８を切り替えるように、そしてスレーブ送信ゲート２８に類似の方式で電流のシンキング及びソーシングを遅らせるように選択される。
【００３７】
その上、トランジスタ４４，４６は、フリップ・フロップ１６のインバータ２２に実質的に符合され、出力インバータ４８は、フリップ・フロップの出力インバータ３４に実質的に符合される。フリップ・フロップ１６を経由するデータ経路は、一般にインバータ２２、送信ゲート２８及びインバータ３４を含む。再び、このデータ経路の電流シンキング特性及びソーシング特性は、図５の具体例の遅延マッチング回路１４において２回、マルチプレクサ３８の第１の入力に対して１回及びマルチプレクサ３８の第２の入力に対して１回、繰り返される。そのようにして、類似性が、遅延マッチング回路１４のマルチプレクサ３８とフリップ・フロップ１６のマルチプレクサ２６との間でなされることが可能である。特に、クロック信号ＣＬＫの立ち上がり端の間、送信ゲート２８は開き、送信ゲート３０は閉じる。これは、毎回のクロック遷移においてマルチプレクサ３８内部の動きに類似する。
【００３８】
同様に、入力トランジスタ４４，４６は、フリップ・フロップ１６のマスタ出力ドライバ段１８の特性を実質的に模倣するマルチプレクサ入力を形成する。その上、インバータ４８は、フリップ・フロップ１６中の、インバータ３４のような出力ドライバの特性を実質的に模倣するマルチプレクサ出力を形成する。それゆえ、遅延マッチング回路１４は、フリップ・フロップ１６の電流シンキング特性及び電流ソーシング特性、並びにフリップ・フロップの出力駆動特性を実質的に模倣する。
【００３９】
フリップ・フロップ１６中の対応する構成要素を効率的に模倣するために、遅延マッチング回路１４の内部の構成要素は、適切に選択され、適切な大きさにされる。例えば、送信ゲート４０，４２は、フリップ・フロップ１６のスレーブ段２４の送信ゲート２８に対して材料及び大きさにおいて実質的に同一であることができる。大きさに関して、送信ゲート４０，４２は、送信ゲート２８，３０の電極面積及びゲート長に対するゲート幅の比に符合する電極面積及びゲート長に対するゲート幅の比を有することができる。
【００４０】
遅延マッチング回路１４中の入力トランジスタ４４，４６は、マスタ・ドライバ段１８内部の駆動トランジスタを複製するように、選択された材料及び大きさにされることから形成されることができる。同様に、出力インバータ４８は、フリップ・フロップ１６中の対応する出力ドライバ回路系の材料及び大きさを複製することができる。遅延マッチング回路１４の種々の構成要素に対して選択された類似の大きさ及び材料は、フリップ・フロップ１６の電流シンキング能力及びソーシング能力、それゆえ、伝播遅延特性、を近付けるように働く。
【００４１】
図５の例において、遅延マッチング回路１４は、２分割クロック分割器回路の遅延特性を模倣するように設計されるが、再分配のために原初のクロック信号の周波数を保つために１分割の機能を提供する。クロック分割器１２の出力が、入力クロック信号ＣＬＫに応じてフロップにより同期して発せられる限り、遅延マッチング回路１４の回路系は、４分割、６分割、８分割、その他の分割器比率により生成された遅延に符合するように拡大されることができる。
【００４２】
例えば、クロック分割器回路系が分割の追加の係数を与えるために増設のフリップ・フロップ組み込む範囲までは、遅延マッチング回路１４は、図５に示されたものに類似の増設模倣段を組み込むことができる。増設模倣段は、例えば、縦続接続する分割器を使用させるクロック分配スキームに対してであり、その分割器では、１つのクロックからＱへの遅延を有する１つの以前に分割されたクロックがＣＬＫからの追加のクロックからＱへの遅延を有する別の分割されたクロックを生成するために使用される。そのような場合には、増設の模倣段は、直列で与えられることが可能である。
【００４３】
しかしながら、他の非縦続接続された場合では、クロック分割器中のフリップ・フロップの数は、原初のクロック信号ＣＬＫに対する出力遅延を決定しない。クロック分割器１２のＣＬＫから出力までは、出力を駆動するフリップ・フロップにより決定される。そのフリップ・フロップがクロック信号ＣＬＫを供給されるのであれば、出力は、ＣＬＫ／Ｎ＋ｄになるはずである。出力フロップのクロック供給がＣＬＫ＋ｄ”であれば、出力は、ＣＬＫ／Ｎ＋ｄ＋ｄ”になるはずである。ｄ”がｄの整数の係数である限り、遅延模倣段は、全ての出力を同期させるように縦続接続されることが可能である。
【００４４】
図６は、原初のクロック信号、分割されたクロック信号、及び遅延マッチングされたクロック信号の間の伝播遅延差を説明するタイミング図である。図６に示されたように、遅延ｄ（５０）は、原初のクロック信号ＣＬＫと分割されたクロック信号ＣＬＫ／２＋ｄとの間に存在する。この遅延は、フリップ・フロップ１６内部のクロックからＱへの遅延からの結果であり、分割されたクロック信号を再分配されたクロック信号と同期させる能力を損なう。
【００４５】
遅延マッチング回路１４は、しかしながら、遅延ｄを加えることによって、再分配のために原初のクロック信号を補正する。その結果、再分配されたクロック信号ＣＬＫ＋ｄは、分割されたクロック信号ＣＬＫ／２＋ｄと同期される。特に、分割されたクロック信号及び再分配されたクロック信号の立ち下り端５２及び立ち上がり端５３は、互いに実質的に一致され、正確な同期を可能にする。
【００４６】
図７は、非同期リセット性能を有するフリップ・フロップのマスタ・ドライバ段５４を説明する回路図である。図７の例では、フリップ・フロップは、一般に図２−図５に図示されたフリップ・フロップ１６と一致することができる。例えば、マルチプレクサ部５６は、第１の送信ゲート５８及び第２の送信ゲート６０を含む。
【００４７】
各送信ゲート５８，６０は、クロック信号（ＣＬＫ）及び反転クロック信号（／ＣＬＫ）を受信する。データ入力Ｄは、第１の送信ゲート５８を駆動する。出力ＮＡＮＤゲート６４は、中間データ出力Ｄ’を駆動する。フィードバック・インバータ６６は、中間データ出力Ｄ’と第２の送信ゲート６０との間に接続されて、第２の送信ゲートを駆動する。
【００４８】
第１及び第２のマスタ送信ゲート５８，６０の出力は、出力ＮＡＮＤゲート６４を駆動するために一緒に接続される。出力ＮＡＮＤゲート６４は、フリップ・フロップ１６のスレーブ段に送信される中間データ出力Ｄ’を生成する。特に、出力ＮＡＮＤゲート６４は、送信ゲート５８，６０の出力に接続された１つの入力、及び非同期リセット線に接続された別の１つの入力を有する。リセット線が肯定される（asserted）場合に、中間データ出力Ｄ’はリセットされる。
【００４９】
それゆえ、フリップ・フロップにより生成された同期するクロックからＱへの遅延に加えて、ＮＡＮＤゲート６４は、分割されたクロック信号と再分配されたクロック信号との間の同期を変化させることが可能な非同期タイミングを考慮することを導入する。特に、ＮＡＮＤゲート６４及びリセット線と組み合わせられて、マルチプレクサ５６は、非同期動作のためにアクティブな低ラッチを形成する。
【００５０】
図８は、非同期リセット性能を有する遅延マッチング回路６８を説明する回路図である。遅延マッチング回路６８は、図７に図示されたように、非同期リセットを有するフリップ・フロップのタイミングを模倣する。同期するクロックからＱへの遅延を符合させることに加えて、遅延マッチング回路６８は、同様に、フリップ・フロップの非同期リセット機能を模倣する。特に、フリップ・フロップのリセット線が肯定される場合に、遅延マッチング回路６８の出力も、同様に、リセット値にされる。一旦、リセットが否定される（deasserted）と、遅延マッチング回路６８の出力は、立ち上がりクロック端の遷移が出力を変更するようにさせるまでリセット値のままで留まる。
【００５１】
図８に示されたように、遅延マッチング回路６８は、第１の送信ゲート７２及び第２の送信ゲート７４を組み込んでいるマルチプレクサ部７０を含む。マルチプレクサ７０は、第１及び第２の送信ゲート７２，７４の出力に接続された出力７５を有する。送信ゲート７２，７４の出力７５は、出力インバータ７６を駆動して、再分配されたクロック信号を生成する。マルチプレクサ７０は、送信ゲート７２，７４の１つを選択的に使用可能にするためにクロック源に接続された選択入力７８を含む。反転クロック信号（ＣＬＫ）は、入力８０を介して両方の送信ゲート７２，７４に共通に接続される。
【００５２】
入力ＮＡＮＤゲート８２は、送信ゲート７２を駆動する。アクティブ低ラッチ８４は、送信ゲート７４を駆動するように接続される。アクティブ低ラッチ８４は、図７のマスタ・ドライバ５４に実質的に同じである。マスタ・ラッチの出力ドライバがＮＡＮＤゲート６４であるため、ＮＡＮＤゲート８２は、第１の送信ゲート７２への入力中に組み込まれて、正しい駆動を提供する。ＮＡＮＤゲート８２は、低に接続され、その結果出力は常に高である。出力は通常０であり、リセットが肯定される時に１に駆動される必要があるので、アクティブ低ラッチ８４だけがリセットされる必要がある。事実上、ＮＡＮＤゲート８２は、フリップ・フロップ中で使用されるラッチに符合するように使用される。その結果、遅延マッチング回路６８は、０状態にリセットするフリップ・フロップと実質的に同じ遅延及びタイミングを生成する。
【００５３】
本明細書中で説明された機能構成要素に関する一例のハードウェア・インプリメンテーションは、クロック分割及びクロック再分配のためにフリップ・フロップを使用させる集積論理回路系及び単体論理回路系を含むことができる。本明細書中で説明されたように遅延マッチング回路系は、高速論理回路系、電気通信装置、ワイアレス電気通信装置、正確なクロック同期を必要とするその他の回路系を含む種々の装置において有用であり得る。
【００５４】
種々の実施形態が説明されてきている。多数のその他の変形は、本発明の精神及び範囲から逸脱しないで行われることができる。例えば、同期リセット技術及び非同期リセット技術が説明の目的で本明細書中に説明されてきているが、本明細書中で説明された原理は、非同期設定、イネーブル、及び同期設定／リセットのようなその他の論理回路技術に容易に適用可能である。したがって、これらの実施形態及びその他の実施形態は、特許請求の範囲内である。
【符号の説明】
【００５５】
１０…信号分配回路，１６…フリップ・フロップ，１８，５４…マスタ・ドライバ段，１９，２０，４０，４２，５８，６０，７２，７４…送信ゲート，２２，３４，４８，７６…出力インバータ，２３，６６…フィードバック・インバータ，２４…スレーブ段，２６，３８，５６，７０…マルチプレクサ，２８，３０…スレーブ送信ゲート，３６…インバータ，４４，４６…入力トランジスタ，６４…出力ＮＡＮＤゲート，８２…入力ＮＡＮＤゲート。
【特許請求の範囲】
【請求項１】
クロック信号を発生するためのクロック源；
該クロック信号を分割し、分割されたクロック信号を生成するため、及び該分割されたクロック信号に第１の伝播遅延を導入するフリップ・フロップを含むクロック分割器；及び
該クロック信号を分配するため、及び該クロック信号に第２の伝播遅延を導入するための遅延マッチング回路、該第２の伝播遅延は、該フリップ・フロップにより該分割されたクロック信号に導入された該第１の伝播遅延に実質的に符合する、
を具備する、クロック分配回路。
【請求項２】
遅延マッチング回路は：
クロック源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項１の回路。
【請求項３】
遅延マッチング回路は、フリップ・フロップの電流信号及び電流ソーシング特性を実質的に模倣する、請求項１の回路。
【請求項４】
遅延マッチング回路は、フリップ・フロップの出力駆動特性を実質的に模倣する、請求項１の回路。
【請求項５】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項１の回路。
【請求項６】
遅延マッチング回路はマルチプレクサを含み、該マルチプレクサはクロック源に接続された選択線を含む、請求項１の回路。
【請求項７】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を有するマルチプレクサを含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項１の回路。
【請求項８】
複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項７の回路。
【請求項９】
遅延マッチング回路は、
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項７の回路。
【請求項１０】
ＰＭＯＳトランジスタは、フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに実質的に大きさで対応するように構成される、及びＮＭＯＳトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに実質的に大きさで対応するように構成される、請求項９の回路。
【請求項１１】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項７の回路。
【請求項１２】
遅延マッチング回路は：
フリップ・フロップ中のスレーブ送信ゲートの特性を模倣するための手段；
該フリップ・フロップのマスタ出力ドライバ中のトランジスタの特性を模倣するための手段；及び
該フリップ・フロップ中の出力ドライバの特性を模倣するための手段
を含む、請求項１の回路。
【請求項１３】
クロック分割器は、第１の非同期リセット機能を含む、及び遅延マッチング回路は、該第１の非同期リセット機能の動作を模倣する第２の非同期リセット機能を含む、請求項１の回路。
【請求項１４】
クロック源に接続されたマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を具備する、遅延マッチング回路。
【請求項１５】
入力は、第１の送信ゲートを駆動するために接続された第１の入力、及び第２の送信ゲートを駆動するために接続された第２の入力を含み、マルチプレクサは、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力をさらに含む、ここにおいて、出力は、該第１の送信ゲート及び第２の送信ゲートに接続される、及び該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項１４の回路。
【請求項１６】
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
をさらに具備する、請求項１４の回路。
【請求項１７】
マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、をさらに具備する、請求項１４の回路。
【請求項１８】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項１４の回路。
【請求項１９】
クロック源により発生されたクロック信号とは無関係に出力の非同期リセットを可能にする非同期リセット機能をさらに具備する、請求項１４の回路。
【請求項２０】
第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を有する遅延マッチング回路、ここにおいて、該送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される；
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的に該フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される；
マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的に該フリップ・フロップ中の出力ドライバに対応するように構成される、
を具備する、遅延マッチング回路。
【請求項２１】
信号を発生するための信号源；
該信号を変形し変形された信号を分配するため、及び該変形された信号に第１の伝播遅延を導入するフリップ・フロップを含む信号分配回路；及び
該信号を分配するため、及び該信号に第２の伝播遅延を導入するための遅延マッチング回路、該第２の伝播遅延は該フリップ・フロップにより該変形された信号に導入された該第１の伝播遅延に実質的に符合する
を具備する、回路。
【請求項２２】
遅延マッチング回路は：
信号源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項２１の回路。
【請求項２３】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするために信号源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項２１の回路。
【請求項２４】
複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項２３の回路。
【請求項２５】
遅延マッチング回路は、
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項２３の回路。
【請求項２６】
ＰＭＯＳトランジスタは、フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに実質的に大きさで対応するように構成される、及びＮＭＯＳトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに実質的に大きさで対応するように構成される、請求項２５の回路。
【請求項２７】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項２３の回路。
【請求項２８】
分割されたクロック信号を生成するため、及び該分割されたクロック信号に第１の伝播遅延を導入するためにフリップ・フロップを用いてクロック信号を分割すること；及び
遅延マッチング回路を用いて該クロック信号に第２の伝播遅延を導入すること、該第２の伝播遅延は該フリップ・フロップにより該分割されたクロック信号に導入された該第１の伝播遅延に実質的に符合する、ここにおいて、該遅延マッチング回路は、該フリップ・フロップの遅延特性を実質的に模倣する、
を具備する、方法。
【請求項２９】
遅延マッチング回路は：
クロック源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を含む、請求項２８の方法。
【請求項３０】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項２８の方法。
【請求項３１】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項２８の方法。
【請求項３２】
遅延マッチング回路は：
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項３１の方法。
【請求項３３】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項３１の方法。
【請求項１】
クロック信号を発生するためのクロック源；
該クロック信号を分割し、分割されたクロック信号を生成するため、及び該分割されたクロック信号に第１の伝播遅延を導入するフリップ・フロップを含むクロック分割器；及び
該クロック信号を分配するため、及び該クロック信号に第２の伝播遅延を導入するための遅延マッチング回路、該第２の伝播遅延は、該フリップ・フロップにより該分割されたクロック信号に導入された該第１の伝播遅延に実質的に符合する、
を具備する、クロック分配回路。
【請求項２】
遅延マッチング回路は：
クロック源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項１の回路。
【請求項３】
遅延マッチング回路は、フリップ・フロップの電流信号及び電流ソーシング特性を実質的に模倣する、請求項１の回路。
【請求項４】
遅延マッチング回路は、フリップ・フロップの出力駆動特性を実質的に模倣する、請求項１の回路。
【請求項５】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項１の回路。
【請求項６】
遅延マッチング回路はマルチプレクサを含み、該マルチプレクサはクロック源に接続された選択線を含む、請求項１の回路。
【請求項７】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を有するマルチプレクサを含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項１の回路。
【請求項８】
複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項７の回路。
【請求項９】
遅延マッチング回路は、
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項７の回路。
【請求項１０】
ＰＭＯＳトランジスタは、フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに実質的に大きさで対応するように構成される、及びＮＭＯＳトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに実質的に大きさで対応するように構成される、請求項９の回路。
【請求項１１】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項７の回路。
【請求項１２】
遅延マッチング回路は：
フリップ・フロップ中のスレーブ送信ゲートの特性を模倣するための手段；
該フリップ・フロップのマスタ出力ドライバ中のトランジスタの特性を模倣するための手段；及び
該フリップ・フロップ中の出力ドライバの特性を模倣するための手段
を含む、請求項１の回路。
【請求項１３】
クロック分割器は、第１の非同期リセット機能を含む、及び遅延マッチング回路は、該第１の非同期リセット機能の動作を模倣する第２の非同期リセット機能を含む、請求項１の回路。
【請求項１４】
クロック源に接続されたマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を具備する、遅延マッチング回路。
【請求項１５】
入力は、第１の送信ゲートを駆動するために接続された第１の入力、及び第２の送信ゲートを駆動するために接続された第２の入力を含み、マルチプレクサは、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力をさらに含む、ここにおいて、出力は、該第１の送信ゲート及び第２の送信ゲートに接続される、及び該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項１４の回路。
【請求項１６】
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
をさらに具備する、請求項１４の回路。
【請求項１７】
マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、をさらに具備する、請求項１４の回路。
【請求項１８】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項１４の回路。
【請求項１９】
クロック源により発生されたクロック信号とは無関係に出力の非同期リセットを可能にする非同期リセット機能をさらに具備する、請求項１４の回路。
【請求項２０】
第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を有する遅延マッチング回路、ここにおいて、該送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される；
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的に該フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される；
マルチプレクサの出力に接続されたインバータ、ここにおいて、該インバータは、実質的に該フリップ・フロップ中の出力ドライバに対応するように構成される、
を具備する、遅延マッチング回路。
【請求項２１】
信号を発生するための信号源；
該信号を変形し変形された信号を分配するため、及び該変形された信号に第１の伝播遅延を導入するフリップ・フロップを含む信号分配回路；及び
該信号を分配するため、及び該信号に第２の伝播遅延を導入するための遅延マッチング回路、該第２の伝播遅延は該フリップ・フロップにより該変形された信号に導入された該第１の伝播遅延に実質的に符合する
を具備する、回路。
【請求項２２】
遅延マッチング回路は：
信号源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力、
を含む、請求項２１の回路。
【請求項２３】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするために信号源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項２１の回路。
【請求項２４】
複数の送信ゲートは、フリップ・フロップ中のスレーブ送信ゲートに実質的に大きさで対応するように構成される、請求項２３の回路。
【請求項２５】
遅延マッチング回路は、
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項２３の回路。
【請求項２６】
ＰＭＯＳトランジスタは、フリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに実質的に大きさで対応するように構成される、及びＮＭＯＳトランジスタは、該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに実質的に大きさで対応するように構成される、請求項２５の回路。
【請求項２７】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項２３の回路。
【請求項２８】
分割されたクロック信号を生成するため、及び該分割されたクロック信号に第１の伝播遅延を導入するためにフリップ・フロップを用いてクロック信号を分割すること；及び
遅延マッチング回路を用いて該クロック信号に第２の伝播遅延を導入すること、該第２の伝播遅延は該フリップ・フロップにより該分割されたクロック信号に導入された該第１の伝播遅延に実質的に符合する、ここにおいて、該遅延マッチング回路は、該フリップ・フロップの遅延特性を実質的に模倣する、
を具備する、方法。
【請求項２９】
遅延マッチング回路は：
クロック源に接続された選択線を有するマルチプレクサ；
フリップ・フロップ中のスレーブ送信ゲートの特性を実質的に模倣する該マルチプレクサ内部の複数の送信ゲート；
該フリップ・フロップのマスタ出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された複数の入力；及び
該フリップ・フロップ中の出力ドライバの特性を実質的に模倣する該マルチプレクサに接続された出力
を含む、請求項２８の方法。
【請求項３０】
第１の伝播遅延は、クロックからＱへの伝播遅延である、請求項２８の方法。
【請求項３１】
遅延マッチング回路は、第１の送信ゲートを駆動するために接続された第１の入力、第２の送信ゲートを駆動するために接続された第２の入力、該送信ゲートの１つを選択的に使用可能にするためにクロック源に接続された選択入力、及び該第１の送信ゲート及び第２の送信ゲートに接続された出力を含む、ここにおいて、該複数の送信ゲートは、実質的にフリップ・フロップ中のスレーブ送信ゲートに対応するように構成される、請求項２８の方法。
【請求項３２】
遅延マッチング回路は：
第１の入力に接続されたドレイン、グランドに接続されたゲート、及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタ、ここにおいて、該ＰＭＯＳトランジスタは、実質的にフリップ・フロップのマスタ出力ドライバ中のＰＭＯＳトランジスタに対応するように構成される；及び
第２の入力に接続されたドレイン、該電源電圧に接続されたゲート、及びグランドに接続されたソースを有するＮＭＯＳトランジスタ、ここにおいて、該ＮＭＯＳトランジスタは、実質的に該フリップ・フロップの該マスタ出力ドライバ中のＮＭＯＳトランジスタに対応するように構成される、
を含む、請求項３１の方法。
【請求項３３】
遅延マッチング回路は、マルチプレクサの出力に接続されたインバータを含む、ここにおいて、該インバータは、実質的にフリップ・フロップ中の出力ドライバに対応するように構成される、請求項３１の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２２０２４９（Ｐ２０１０−２２０２４９Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−１２６９６３（Ｐ２０１０−１２６９６３）
【出願日】平成２２年６月２日（２０１０．６．２）
【分割の表示】特願２００６−５２２１１９（Ｐ２００６−５２２１１９）の分割
【原出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２０１０−１２６９６３（Ｐ２０１０−１２６９６３）
【出願日】平成２２年６月２日（２０１０．６．２）
【分割の表示】特願２００６−５２２１１９（Ｐ２００６−５２２１１９）の分割
【原出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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