【課題】ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供すること。
【解決手段】Ｘ軸アレイ、Ｙ軸アレイで構成される２次元アレイアンテナの各素子にインパルス発生器を接続して構成されるＵＷＢ電子走査アレイアンテナにおいて、任意のＸ軸アレイ、Ｙ軸アレイに対応するアンテナ素子の制御情報を情報加算回路に入力し、前記入力された前記制御情報から得られる加算信号を用いて遅延時間信号を生成し、得られた遅延時間信号をインパルス発生器のトリガとして動作させ、前記各アンテナ素子から発射するインパルス波のタイミングを変化させることにより、２次元アレイアンテナから放射されるビーム方向を制御することを特徴としたＵＷＢ電子走査アレイアンテナ。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】本発明は、モジュール、パッケージ、回路の何れかの間で引き渡される複数の信号に、これらの信号の引き渡しに供される伝搬路の遅延時間の差やその遅延時間の偏差に適した形態でタイミングの調整を施すタイミング調整回路に関し、伝搬路の配置、経路および特性と、環境条件および経年とに対して柔軟に適応可能とすることを目的とする。
【解決手段】第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段とを備える。 （もっと読む）

【課題】簡易な構成で時間制御を制御することができる可変遅延デバイス、デバイス調整方法、及びポジトロン放出断層撮影システムを提供する。
【解決手段】可変遅延デバイス２４０は、飛行時間ガンマ線検出システムの光センサ１４０に接続され、複数の導電性ピン２１０、２１５が搭載された基板２０５を含む。複数の導電性ピンのうちの第１に接続している第１の端子、及び複数の導電性ピンのうちの第２に接続している第２の端子もまた、基板２０５に搭載されている。ジャンパ２２０は、基板２０５に対して所定の距離で複数の導電性ピンを電気的に接続し、可変遅延デバイス２４０の時間遅延は、複数の導電性ピン２１０、２１５とジャンパ２２０とによって形成される第１及び第２の端子間の電気経路に基づいて決定される。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】ジッタが少なく、従来よりも繰返し周波数が低い電気短パルスを発生させることが可能な電気短パルス発生装置およびそれを用いた光パルス発生装置を提供する。
【解決手段】バイアス電圧Ｖｂが重畳された正弦波信号Ｓを発生させる発振手段と、正弦波信号Ｓの周波数を分周して、正弦波信号Ｓの１周期Ｔの時間幅に等しいパルス幅を有するパルス信号Ｐを生成する分周手段と、パルス信号Ｐを所定の遅延量だけ遅延させる遅延手段と、遅延されたパルス信号Ｐに応じて、正弦波信号Ｓを透過あるいは遮断することにより、入力パルス信号Ｐｉを生成するゲート手段と、入力パルス信号Ｐｉのパルス幅を圧縮した出力パルス信号Ｐｏを出力する非線形伝送線路と、を備える。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】少なくとも動作クロックの立ち上がりまたは立ち下がりのタイミングが所望のスペクトラム拡散クロックの周波数である動作クロックを生成する動作クロック生成装置、並びに、その動作クロック生成装置を用いた動作回路及び画像形成装置の提供。
【解決手段】基準クロックを計数したカウンタ値の増加に応じて、その基準クロックの立ち上がりタイミングを（Ａ）に示す遅延量ｔｒ０〜ｔｒ２３で遅延補正し、立ち下がりタイミングを（Ｂ）に示す遅延量ｔｆ０〜ｔｆ２３で遅延補正した動作クロックを出力する。カウンタ値が１つ増加する間の遅延量ｔｒの各増減幅が、ＥＭＩを十分に抑制可能な所望の第１スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量ｔｒ０〜ｔｒ２３を設定している。遅延量ｔｆ０〜ｔｆ２３も、所望の第２スペクトラム拡散クロックに応じて設定している。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】様々なビットパターンのデータ信号において生じるスキューの進みと遅れのバランスを調整することができる信号伝送回路、スキュー補正方法及び画像読取装置を提供する。
【解決手段】信号伝送回路１００は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡをパラレルの信号ラインを介して個別に送受信する送信部１１０及び受信部１２０とを備え、データ信号ＤＡＴＡが送信される信号ラインには、信号ラインが延長されてなる遅延部１２５が設けられる。遅延部１２５の遅延量は、受信したＨ／Ｌトグル信号（ＨとＬが交互に繰り返される信号）ＨＬＴとクロック信号ＣＬＫとの時間差平均に基づいて定められる。遅延部１２５の遅延量をこのように調整することで様々なビットパターンのデータ信号ＤＡＴＡで生じるスキューの進みと遅れのバランスを調整し、全体的なスキュー補正量を抑制する。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】遅延素子の遅延量の更新頻度を増加できるとともに、制御の複雑化を抑制でき、十分な遅延量調整範囲を実現できる遅延回路を提供する。
【解決手段】本発明に係る遅延回路１３１は、入力信号を遅延させることにより遅延信号１５３を生成する、直列に接続された第１遅延部１３３及び第２遅延部１３２を備え、第１遅延部１３３は、第１信号伝達経路を有し、第１遅延制御値１５１に応じて、第１信号伝達経路のうち入力信号が伝達する信号伝達経路を切り替えることで、入力信号にあたえる第１遅延量を変更し、第２遅延部１３２は、第２信号伝達径路を有し、入力信号が伝達する第２信号伝達経路を切り替えずに、第２遅延制御値１５２に応じて、入力信号にあたえる第２遅延量を変更する。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】信号の位相を高精度に調整可能な位相調整回路、検出装置及び電子機器等を提供すること。
【解決手段】位相調整回路は、位相主調整用のローパスフィルター２１０と、位相微調整用のハイパスフィルター２３０を含む。ローパスフィルター２１０は、周波数ｆｉｎの第１の信号が入力され、その周波数ｆｉｎにおける位相遅れ角度がＸ度（Ｘ≧０）となる周波数特性を有する。ハイパスフィルター２３０は、ローパスフィルター２１０からの出力信号ＬＱに基づく第２の信号ＧＱが入力され、周波数ｆｉｎにおける位相進み角度がＹ度（Ｙ≧０）となる周波数特性を有する。Ｙ度はＸ度よりも小さい値に設定される。 （もっと読む）

【課題】静電気放電に対する耐性が強く且つ低消費電力にて、遅延時間のバラツキを抑えることが可能な遅延回路及びインバータを提供する。
【解決手段】遅延回路のインバータとして、低電位部は、夫々のソース端子及びドレイン端子が第１共通接続点にて接続されている一対のＦＥＴを有し、高電位部は、夫々のソース端子及びドレイン端子が第２共通接続点にて接続されている一対のＦＥＴを有する。インバータ出力Ｌ２が高電位状態となった場合には、上記第１共通接続点に電源電位ＶＤＤを印加する一方、低電位状態となった場合には、上記第２共通接続点に接地電位ＧＮＤを印加することによりヒステリシス特性を持たせる。更に、製造上のバラツキ又は環境温度の変化に伴う遅延時間の変動を抑制させるべく、上記した電源電位ＶＤＤ又は接地電位ＧＮＤの供給元となり、かつ常時オン状態のＦＥＴを設ける。 （もっと読む）