信号整形装置
【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意のデューティ比に整形されたパルス信号を出力する信号整形装置に関する。
【背景技術】
【０００２】
信号整形装置として、クロック端子ｃｋに入力されるクロック信号を立ち上がりのタイミングで２分周するフリップフロップ回路と、クロック端子ｃｋに入力されるクロック信号を立ち下がりのタイミングで２分周するフリップフロップ回路と、その一方のＱ出力を遅延させる遅延素子と、これらのＥＸＯＲ演算を行うＥＸＯＲ回路と、を有するものがある（例えば、特許文献１参照）。この信号整形装置では、パルス幅が遅延素子の遅延時間の分だけ広くなるように補正されるため、遅延素子の遅延時間に応じた所定のデューティ比を有するパルス信号を得ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２００６−６７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号整形装置は、図１０に示されるようにパルス信号生成部２１とデューティ比幅調節部２２とを備えた構成が考えられる。
【０００５】
パルス信号生成部２１では、Ｄフリップフロップ回路２０１がクロック信号を整形してＱ出力を生成する。Ｄフリップフロップ回路２０１のＱ出力は、遅延回路２０２によって遅延されて任意パルス幅のパルス信号となる。一方、制御パルス信号生成回路２０３は、パルス信号の立ち下がりタイミングに同期して制御パルス信号を生成し、ＯＲ回路２０４を通じてＤフリップフロップ回路２０１のセット端子ｓｅｔに供給する。
【０００６】
デューティ比幅調節部２２では、位相比較回路（ＰＦＤ回路）２１１がクロック信号の位相とパルス信号の位相とを比較し、比較結果をチャージポンプ回路２１２に出力する。チャージポンプ回路２１２は、位相比較回路２１１の比較結果に応じた電荷を蓄積する。ローパスフィルタ回路２１３は、チャージポンプ回路２１２の蓄積電荷を積分した電圧を遅延回路２０２に出力する。
【０００７】
図１１は、デューティ比調節部２２に用いられる位相比較回路２１１の構成例を示す模式図である。位相比較回路２１１において、一方のＤフリップフロップ回路２２１のクロック端子ｃｋにはクロック信号が入力され、他方のＤフリップフロップ回路２２２のクロック端子ｃｋにはパルス信号が入力される。Ｄフリップフロップ回路２２１、２２２は、入力されたクロック信号およびパルス信号を用いてＱ出力を生成する。Ｄフリップフロップ回路２２１、２２２のＱ出力は、ＡＮＤ回路２２３を通じて遅延回路２２４に入力され、遅延回路２２４の出力は、リセット信号として二つのＤフリップフロップ回路２２１、２２２のＲ端子に入力される。
【０００８】
このように、信号整形装置２をパルス信号生成部２１とデューティ比幅調節部２２とを備えて構成した場合、位相比較回路２１１においてクロック信号とパルス信号との位相を比較し、比較結果に基づいてパルス信号を整形する。しかしながら、位相比較回路２１１は、遅延回路による遅延を利用しているため、高速動作には限界がある。このため、位相比較回路２１１を含む信号整形装置２も高速動作には適さず、その動作周波数が制限されてしまうという問題がある。
【０００９】
また、クロック信号を元に生成されるパルス信号は、Ｄフリップフロップ回路２０１や制御パルス信号生成回路２０３、ＯＲ回路２０４などにおける遅延分だけクロック信号に対して遅延している。このため、クロック信号とパルス信号との位相差を比較し、比較結果に基づいてパルス信号を整形する信号整形装置２では、パルス信号の遅延分だけデューティ比の調節に誤差が生じてしまう。つまり、高い精度でデューティ比を調節することが難しいという問題が生じる。また、パルス信号の遅延量は信号周波数に関わらず一定であるため、当該誤差の影響は周波数が高くなるにつれて大きくなってしまう。
【００１０】
本発明はかかる点に鑑みてなされたものであり、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の信号整形装置は、所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする。
【００１２】
この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。当該誤差の影響は、高い周波数において特に顕著となる。このため、当該構成は、高い周波数領域の信号を用いる場合に極めて有効である。
【００１３】
本発明の信号整形装置は、所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする。
【００１４】
この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。また、並列に配置された複数のパルス信号生成部を有しているため、クロック信号の周波数に適したパルス信号生成部を用いて、デューティ比が調節されたパルス信号を得ることができる。このため、十分に広い周波数範囲においてパルス信号を生成することが可能である。
【００１５】
本発明の信号整形装置において、デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されても良い。
【００１６】
本発明の信号整形装置において、前記デューティ比調節部は、前記パルス信号生成部からの単相のパルス信号を第１パルス信号と第２パルス信号からなる差動パルス信号に変換する単相差動変換回路と、前記単相差動変換回路の出力を平均化して、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧とを出力する差動チャージポンプ回路と、前記差動チャージポンプ回路の出力を用いて、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、を有しても良い。
【００１７】
本発明の信号整形装置において、前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有しても良い。
【発明の効果】
【００１８】
本発明によれば、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置が提供される。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る信号整形装置の構成例を示すブロック図である。
【図２】単相差動変換回路の構成例および出力波形を示す模式図である。
【図３】パルス信号生成部の各回路要素から出力される信号波形を示す波形図である。
【図４】デューティ比調節部の各回路要素から出力される信号波形を示す波形図である。
【図５】クロック信号のデューティ比が２０％の場合のシミュレーション結果を示すグラフである。
【図６】クロック信号のデューティ比が５０％の場合のシミュレーション結果を示すグラフである。
【図７】クロック信号のデューティ比が８０％の場合のシミュレーション結果を示すグラフである。
【図８】実施の形態に係る信号整形装置の構成例（並列に配置された複数のパルス信号生成部を用いた構成例）を示すブロック図である。
【図９】複数のパルス信号生成部の動作可能周波数範囲を示す模式図である。
【図１０】信号整形装置の構成例を示すブロック図である。
【図１１】信号整形装置に用いられる位相比較回路（ＰＦＤ回路）の構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施の形態に係る信号整形装置の構成例を示すブロック図である。本実施の形態に係る信号整形装置１は、クロック信号を整形してデューティ比が５０％のパルス信号を生成するパルス信号生成部１１と、パルス信号生成部１１からのパルス信号を用いてパルス信号のデューティ比制御に用いられる制御信号（デューティ比制御信号）を生成するデューティ比調節部１２と、を有する。
【００２１】
パルス信号生成部１１は、クロック信号に対応する矩形波を生成するＤフリップフロップ回路１０１と、デューティ比制御信号に応じてＤフリップフロップ回路１０１のＱ出力を遅延させる遅延回路１０２とを備える。遅延回路１０２の出力は目的とするパルス信号となる。また、パルス信号生成部１１は、遅延回路１０２の出力であるパルス信号から制御パルス信号を生成してＤフリップフロップ回路１０１に供給する制御パルス信号生成部１０３を有する。制御パルス信号生成部１０３は、パルス信号を用いて制御パルス信号を生成する制御パルス信号生成回路１０４と、制御パルス信号生成回路１０４の出力である制御パルス信号、またはトリガー信号をＤフリップフロップ回路１０１に供給するＯＲ回路１０５と、を含む。
【００２２】
デューティ比調節部１２は、パルス信号を取り込んで電圧信号であるデューティ比制御信号を生成する。このデューティ比調節部１２は、パルス信号生成部１１の出力である単相のパルス信号を用いて反転関係にある二つのパルス信号（差動のパルス信号）を生成する単相差動変換回路１１１を有する。以下、差動のパルス信号の一方を第１パルス信号といい、第１パルス信号と反転関係にある他方を第２パルス信号という。
【００２３】
また、デューティ比調節部１２は、単相差動変換回路１１１の出力である差動のパルス信号から同相成分を除去する同相成分除去回路１１２と、同相成分除去回路１１２で同相成分の除去された第１パルス信号の電圧の平均値、同じく同相成分の除去された第２パルス信号の電圧の平均値を生成する差動チャージポンプ回路１１３とを有する。差動チャージポンプ回路１１３の出力端にはデューティ比制御信号出力部１１４が接続される。デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３から出力される２つの平均値を用いて、２つの平均値の差に対応する電圧をデューティ比制御信号として生成する。デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３から出力される２つの平均値を積分するローパスフィルタ回路１１５と、ローパスフィルタ回路１１５の２つの出力電圧の差を増幅すると共に電流に変換する電圧電流変換回路１１６と、電圧電流変換回路１１６の出力電流を電圧に変換するローパスフィルタ回路１１７と、を含んで構成される。
【００２４】
Ｄフリップフロップ回路１０１のクロック端子ｃｋには入力信号であるクロック信号が入力され、セット端子ｓｅｔには制御パルス信号生成部１０３において生成される制御パルス信号が入力され、Ｄ端子にはＤフリップフロップ回路１０１の出力を立ち下げるために用いられる基準電圧（例えば、接地電圧ＧＮＤ）が供給される。また、Ｄフリップフロップ回路１０１は、クロック信号の立ち上がりエッジに同期して基準電圧をＱ端子から出力する。つまり、Ｄフリップフロップ回路１０１は、クロック信号の立ち上がりエッジに同期してＱ出力を立ち下げるように動作する。
【００２５】
遅延回路１０２は、Ｄフリップフロップ回路１０１のＱ出力を、デューティ比５０％のパルス信号が得られるようにデューティ比制御信号の電圧値に応じて遅延させる。デューティ比制御信号の電圧値は、遅延回路１０２の遅延量を制御することによりデューティ比が５０％のパルス信号を得られるように変動するため、遅延回路１０２の出力として、目的とするデューティ比が５０％のパルス信号を得ることができる。遅延回路１０２としては、例えば、入力されるデューティ比制御信号の電圧値に応じて遅延量が調整される電圧制御ディレイラインが用いられる。
【００２６】
制御パルス信号生成回路１０４は、遅延回路１０２の出力の立ち下がりのタイミングに同期して短いパルス幅の制御パルス信号を生成する。Ｄフリップフロップ回路１０１は、当該制御パルス信号に応じてＱ出力を立ち上げる。なお、Ｄフリップフロップ回路１０１のＱ出力は、トリガー信号によって強制的に立ち上げられることもある。
【００２７】
単相差動変換回路１１１は、パルス信号生成部１１の出力である単相のパルス信号を用いて反転関係にある第１パルス信号と第２パルス信号とを生成する。ここで、単相差動変換回路１１１は、図２（ａ）に示されるように、例えば、インバータ回路を組み合わせて構成することができる。このため、図２（ｂ）に示される第１パルス信号、および図２（ｃ）に示される第２パルス信号のように、インバータ回路の遅延などに起因して厳密に反転された差動のパルス信号が得られず、差動のパルス信号が同相成分を含んでしまうことがある。
【００２８】
同相成分除去回路１１２は、上述のような第１パルス信号および第２パルス信号中の同相成分を除去して出力する。同相成分除去回路１１２としては、例えば、フェーズブレンディング回路を適用することができる。なお、同相成分除去回路１１２の上述のような機能から、第１パルス信号および第２パルス信号中における同相成分が問題とならない場合には、同相成分除去回路１１２は省略しても良い。
【００２９】
差動チャージポンプ回路１１３は、単相差動変換回路１１１の出力（同相成分除去回路１１２を有する場合には同相成分除去回路１１２の出力）を平均化して第１パルス信号の電圧の平均値と第２パルス信号の電圧の平均値とを出力する。これら２つの平均値は、第１パルス信号と第２パルス信号のデューティ比を反映した値になる。
【００３０】
デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３の出力である２つの平均値を用い、その差に対応する電圧を生成して、デューティ比制御信号として遅延回路１０２に出力する。このようにして生成されるデューティ比制御信号は、現在のパルス信号のデューティ比を反映した電圧値を有する。また、デューティ比制御信号は、遅延回路１０２の遅延量制御によりデューティ比５０％のパルス信号が得られるように変動する。
【００３１】
以下、信号整形装置１の動作について図３および図４を参照して説明する。なお、以下の説明においては簡単のため、電圧によって表現される信号はすべて、高電圧側を電源電圧Ｖｄｄとし、低電圧側を接地電圧ＧＮＤ（０Ｖ）として説明する。ただし、本発明はこれに限定されない。また、本実施の形態において図面に示される信号波形は、理解を容易にするための模式的なものに過ぎず、特に言及する場合を除き、信号遅延などの細部については考慮していない。
【００３２】
図３（ａ）は、クロック信号の信号波形の例を示す波形図であり、図３（ｂ）は、Ｄフリップフロップ回路１０１のＱ出力の信号波形の例を示す波形図である。図３（ａ）、（ｂ）に示されるように、クロック信号が立ち上がる時刻ｔ１において、Ｄフリップフロップ回路１０１のＱ出力は立ち下げられる。
【００３３】
図３（ｃ）は、遅延回路１０２から出力されるパルス信号の波形図である。図３（ｃ）に示されるように、Ｄフリップフロップ回路１０１のＱ出力が立ち下がる時刻ｔ１から時間Δｔ１だけ遅延した時刻ｔ１´において、遅延回路１０２の出力であるパルス信号は立ち下げられる。
【００３４】
図３（ｄ）は、制御パルス信号生成回路１０４で生成される制御パルス信号の波形図である。図３（ｄ）に示されるように、遅延回路１０２の出力であるパルス信号の立ち下がりタイミングにおいて、制御パルス信号生成回路１０４は制御パルス信号を立ち上げる。
【００３５】
時刻ｔ１´において、上述の制御パルス信号がＤフリップフロップ回路１０１に入力されると、Ｄフリップフロップ回路１０１は、制御パルス信号のパルスに同期してＱ出力を立ち上げる（図３（ｂ）参照）。
【００３６】
図４（ａ）は、単相差動変換回路１１１の出力である第１パルス信号の信号波形の例を示す模式図であり、図４（ｂ）は、単相差動変換回路１１１の出力である第２パルス信号の信号波形の例を示す模式図である。図４（ａ）、（ｂ）に示されるように、時刻ｔ１〜ｔ２の期間では、パルス信号のデューティ比が５０％でない（例えば、Ａ％）。この場合、第１パルス信号のデューティ比はＡ％となり、第２パルス信号のデューティ比は（１００−Ａ）％となる。このように、第１パルス信号と第２パルス信号とは、パルス信号のデューティ比を反映した互いに反転の関係にある信号である。
【００３７】
図４（ｃ）は、差動チャージポンプ回路１１３の出力である第１パルス信号の平均値の例を示す波形図であり、図４（ｄ）は、差動チャージポンプ回路１１３の出力である第２パルス信号の平均値の例を示す波形図である。第１パルス信号および第２パルス信号はパルス信号のデューティ比を反映した信号であるから、第１パルス信号の電圧の平均値および第２パルス信号の電圧の平均値も、パルス信号のデューティ比を反映した値になる。図４（ｃ）、（ｄ）に示されるように、パルス信号のデューティ比がＡ％である時刻ｔ１〜ｔ２の期間では、第１パルス信号側の平均値はＶｄｄ×Ａ／１００となり、第２パルス信号側の平均値はＶｄｄ×（１００−Ａ）／１００となる。
【００３８】
図４（ｅ）は、デューティ比制御信号出力部１１４の出力波形の例を示す波形図である。図４（ｅ）に示される時刻ｔ１〜ｔ２の期間のように、パルス信号のデューティ比が５０％より高い場合、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）は正（または負）となる。このような場合、デューティ比制御信号出力部１１４は、基準値より高い電圧値のデューティ比制御信号を出力して、遅延回路１０２の遅延量を基準値より増大させる。
【００３９】
すると、時刻ｔ２から時間Δｔ２だけ遅延した時刻ｔ２´において、遅延回路１０２の出力であるパルス信号は立ち下げられ、デューティ比がより５０％に近づいたパルス信号が生成される（図３（ｃ）参照）。上記動作を繰り返すことにより、所定時間後の時刻ｔｎ−１〜ｔｎの期間において、デューティ比５０％のパルス信号が得られる。
【００４０】
なお、ここでは、生成されるパルス信号のデューティ比が５０％より高い場合について説明しているが、それ以外の場合も同様である。例えば、パルス信号のデューティ比が５０％より低い場合、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）は負（または正）となる。このような場合、デューティ比制御信号出力部１１４は、基準値より低い電圧値のデューティ比制御信号を出力して、遅延回路１０２の遅延量を基準値より減少させる。また、図３（ｃ）に示される時刻ｔｎ−１〜ｔｎの期間のように、パルス信号のデューティ比が５０％の場合、例えば、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）はゼロとなる。この場合、デューティ比制御信号出力部１１４は、電圧値が基準値に等しいデューティ比制御信号を出力して遅延回路１０２の遅延量を基準値に合わせる。
【００４１】
以上のように、本実施の形態に係る信号整形装置１は、第１パルス信号の平均値と第２パルス信号の平均値との差をゼロとするようなフィードバック動作によって、デューティ比５０％のパルス信号を得ている。このように、パルス信号のデューティ比に依存する第１パルス信号の平均値と第２パルス信号の平均値との差を用いることによって、パルス信号のデューティ比を５０％に制御することができる。
【００４２】
なお、上記のデューティ比制御信号として用いることができるのは、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に対応する電圧に限られない。第１パルス信号や第２パルス信号からデューティ比に関する情報を抽出し、デューティ比制御信号として用いても良い。デューティ比制御信号出力部１１４の構成は、用いるデューティ比制御信号に応じて適宜変更することが可能である。
【００４３】
上述した信号整形装置１の回路構成をモデルとして、生成されるパルス波形の計算機シミュレーションを行った。図５は、クロック信号のデューティ比を２０％とした場合のシミュレーション結果を示すグラフであり、図６は、クロック信号のデューティ比を５０％とした場合のシミュレーション結果を示すグラフであり、図７は、クロック信号のデューティ比を８０％とした場合のシミュレーション結果を示すグラフである。また、図５から図７において、（ａ）はクロック信号の波形を、（ｂ）は目的とするデューティ比に整形されたパルス信号の波形を、（ｃ）は差動チャージポンプ回路１１３の出力波形を、（ｄ）はデューティ比制御信号出力部１１４からのデューティ比制御信号を、それぞれ示す。なお、クロック信号の周波数は３．２ＧＨｚとした。
【００４４】
図５から図７の（ｃ）、（ｄ）から分かるように、動作開始直後（例えば、０ｎｓ〜２００ｎｓ）のタイミングにおいては、差動チャージポンプ回路１１３の第１パルス信号側の出力と第２パルス信号側の出力との間に差が存在し、デューティ比制御信号出力部１１４からの出力電圧は基準値より高くなっている。一方で、時間経過とともに差動チャージポンプ回路１１３の第１パルス信号出力と第２パルス信号出力との差は小さくなり、デューティ比制御信号出力部１１４からの出力電圧は基準値に収束する。例えば、３００ｎｓ以降のタイミングにおいては、差動チャージポンプ回路１１３の第１パルス信号出力と第２パルス信号出力との間に差はほとんど存在せず、デューティ比制御信号出力部１１４からのフィードバック信号は基準値で安定している。
【００４５】
また、図５（ｂ）に示されるように、クロック信号のデューティ比が２０％の場合には、パルス信号のデューティ比はほぼ５０％で安定し、図６（ｂ）に示されるように、クロック信号のデューティ比が５０％の場合にも、パルス信号のデューティ比はほぼ５０％で安定し、図７（ｂ）に示されるように、クロック信号のデューティ比が８０％の場合にも、パルス信号のデューティ比はほぼ５０％で安定している。このように、信号整形装置１を用いることで、クロック信号のデューティ比がどのような値であっても、概ね目的とするデューティ比のパルス信号が得られることが分かる。
【００４６】
以上説明したように、信号整形装置１は、デューティ比の制御にクロック信号とパルス信号との位相を比較する位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しないため、十分に高いクロック周波数（高速のクロック信号）に対応可能である。また、パルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置１は、高い周波数領域の信号を用いる場合に極めて有効である。
【００４７】
ここで、パルス信号生成部１１における遅延回路の遅延量可変範囲がターゲット遅延量に対して１／２以下または１．５倍以上とすると、逓倍周波数でロックする恐れがある。そのため、パルス信号生成部１１の遅延量可変範囲を広げて動作可能なクロック周波数範囲を広くすることは難しい。
【００４８】
図８は、動作周波数範囲を広くすることのできる信号整形装置の概略的な構成例を示している。図８に示される信号整形装置１は、デマルチプレクサ１３と、複数のパルス信号生成部１１−１〜１１−ｎと、マルチプレクサ１４と、デューティ比調節部１２と、を有する。図８に示すように、複数のパルス信号生成部１１−１〜１１−ｎを並列に設けることにより、個々のパルス信号生成部１１−１〜１１−ｎの遅延量は大きくなくても、全体では遅延量可変範囲が拡大され、動作可能なクロック周波数範囲を広くすることができる。
【００４９】
デマルチプレクサ１３は、クロック信号の周波数に対応したバンド選択信号によってパルス信号生成部１１−１〜１１−ｎの１つを選択する。バンド選択信号は、ＰＬＬ回路などによりクロック信号を用いて生成される。
【００５０】
パルス信号生成部１１は、図１に示されるパルス信号生成部１１と同じ構成（遅延量）であるが、図９に示されるように、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲が互いにずれるように設定されている。同図に示すように、パルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲は、隣接するパルス信号生成部間で僅かに重複しており、連続した広い動作可能周波数を実現している。このように、動作可能周波数範囲が重複することで、複数のパルス信号生成部１１のいずれかを選択して用いて広い周波数範囲に対応することができる。なお、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲は、必ずしも重複していなくて良い。使用される周波数帯域があらかじめ決まっている場合など、連続的な周波数範囲に対応する必要がない場合には、隣接する動作可能周波数範囲は重複せずに離散的であっても良い。
【００５１】
デューティ比調節部１２は、図１に示されるデューティ比調節部１２と同様に構成されている。マルチプレクサ１４がデマルチプレクサ１３と連動して対象となるパルス信号生成部１１を切り替える。デューティ比調節部１２は、マルチプレクサ１４からのパルス信号を用いてデューティ比制御信号を生成する。デューティ比調節部１２からのデューティ比制御信号は、マルチプレクサ１４がデマルチプレクサ１３で選択されているパルス信号生成部１１に入力される。
【００５２】
また、マルチプレクサ１４は、バンド選択信号によって選択されたパルス信号生成部１１のパルス信号を、信号整形装置１のパルス信号として出力する。
【００５３】
以上、図８に示されるように、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲を連接して大きな動作可能周波数範囲を実現したので、１つのパルス信号生成部１１の遅延量では対応できないような広い周波数範囲においても、パルス信号を生成することが可能である。
【００５４】
以上のように、本発明の信号整形装置１は、デューティ比の調節に位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数（高速のクロック信号）に対応可能である。また、遅延回路のパルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置１は、高い周波数領域の信号を用いる場合に極めて有効である。
【００５５】
また、動作可能周波数範囲が異なる複数のパルス信号生成部を有する構成とすることにより、クロック信号の周波数に適したパルス信号生成部１１を選択してデューティ比を調節することができる。このため、１つのパルス信号生成部１１では対応できないような広い周波数範囲においてパルス信号を生成することが可能である。
【００５６】
なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。
【産業上の利用可能性】
【００５７】
本発明の信号整形装置は、例えば、入力されるクロック信号とは異なるデューティ比のクロック信号を用いる各種電気回路に利用することができる。
【符号の説明】
【００５８】
１ 信号整形装置
１１ パルス信号生成部
１２ デューティ比調節部
１３ デマルチプレクサ
１４ マルチプレクサ
１０１ Ｄフリップフロップ回路
１０２ 遅延回路
１０３ 制御パルス信号生成部
１０４ 制御パルス信号生成回路
１０５ ＯＲ回路
１１１ 単相差動変換回路
１１２ 同相成分除去回路
１１３ 差動チャージポンプ回路
１１４ デューティ比制御信号出力部
１１５ ローパスフィルタ回路
１１６ 電圧電流変換回路
１１７ ローパスフィルタ回路
【技術分野】
【０００１】
本発明は、任意のデューティ比に整形されたパルス信号を出力する信号整形装置に関する。
【背景技術】
【０００２】
信号整形装置として、クロック端子ｃｋに入力されるクロック信号を立ち上がりのタイミングで２分周するフリップフロップ回路と、クロック端子ｃｋに入力されるクロック信号を立ち下がりのタイミングで２分周するフリップフロップ回路と、その一方のＱ出力を遅延させる遅延素子と、これらのＥＸＯＲ演算を行うＥＸＯＲ回路と、を有するものがある（例えば、特許文献１参照）。この信号整形装置では、パルス幅が遅延素子の遅延時間の分だけ広くなるように補正されるため、遅延素子の遅延時間に応じた所定のデューティ比を有するパルス信号を得ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２００６−６７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号整形装置は、図１０に示されるようにパルス信号生成部２１とデューティ比幅調節部２２とを備えた構成が考えられる。
【０００５】
パルス信号生成部２１では、Ｄフリップフロップ回路２０１がクロック信号を整形してＱ出力を生成する。Ｄフリップフロップ回路２０１のＱ出力は、遅延回路２０２によって遅延されて任意パルス幅のパルス信号となる。一方、制御パルス信号生成回路２０３は、パルス信号の立ち下がりタイミングに同期して制御パルス信号を生成し、ＯＲ回路２０４を通じてＤフリップフロップ回路２０１のセット端子ｓｅｔに供給する。
【０００６】
デューティ比幅調節部２２では、位相比較回路（ＰＦＤ回路）２１１がクロック信号の位相とパルス信号の位相とを比較し、比較結果をチャージポンプ回路２１２に出力する。チャージポンプ回路２１２は、位相比較回路２１１の比較結果に応じた電荷を蓄積する。ローパスフィルタ回路２１３は、チャージポンプ回路２１２の蓄積電荷を積分した電圧を遅延回路２０２に出力する。
【０００７】
図１１は、デューティ比調節部２２に用いられる位相比較回路２１１の構成例を示す模式図である。位相比較回路２１１において、一方のＤフリップフロップ回路２２１のクロック端子ｃｋにはクロック信号が入力され、他方のＤフリップフロップ回路２２２のクロック端子ｃｋにはパルス信号が入力される。Ｄフリップフロップ回路２２１、２２２は、入力されたクロック信号およびパルス信号を用いてＱ出力を生成する。Ｄフリップフロップ回路２２１、２２２のＱ出力は、ＡＮＤ回路２２３を通じて遅延回路２２４に入力され、遅延回路２２４の出力は、リセット信号として二つのＤフリップフロップ回路２２１、２２２のＲ端子に入力される。
【０００８】
このように、信号整形装置２をパルス信号生成部２１とデューティ比幅調節部２２とを備えて構成した場合、位相比較回路２１１においてクロック信号とパルス信号との位相を比較し、比較結果に基づいてパルス信号を整形する。しかしながら、位相比較回路２１１は、遅延回路による遅延を利用しているため、高速動作には限界がある。このため、位相比較回路２１１を含む信号整形装置２も高速動作には適さず、その動作周波数が制限されてしまうという問題がある。
【０００９】
また、クロック信号を元に生成されるパルス信号は、Ｄフリップフロップ回路２０１や制御パルス信号生成回路２０３、ＯＲ回路２０４などにおける遅延分だけクロック信号に対して遅延している。このため、クロック信号とパルス信号との位相差を比較し、比較結果に基づいてパルス信号を整形する信号整形装置２では、パルス信号の遅延分だけデューティ比の調節に誤差が生じてしまう。つまり、高い精度でデューティ比を調節することが難しいという問題が生じる。また、パルス信号の遅延量は信号周波数に関わらず一定であるため、当該誤差の影響は周波数が高くなるにつれて大きくなってしまう。
【００１０】
本発明はかかる点に鑑みてなされたものであり、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の信号整形装置は、所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする。
【００１２】
この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。当該誤差の影響は、高い周波数において特に顕著となる。このため、当該構成は、高い周波数領域の信号を用いる場合に極めて有効である。
【００１３】
本発明の信号整形装置は、所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする。
【００１４】
この構成によれば、デューティ比の調節に位相比較回路を用いないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数に対応可能である。また、パルス信号からデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いて制御信号を生成する場合のようにパルス信号の遅延に起因する誤差が発生しない。このため、高い精度でデューティ比を調節できる。また、並列に配置された複数のパルス信号生成部を有しているため、クロック信号の周波数に適したパルス信号生成部を用いて、デューティ比が調節されたパルス信号を得ることができる。このため、十分に広い周波数範囲においてパルス信号を生成することが可能である。
【００１５】
本発明の信号整形装置において、デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御しても良い。また、本発明の信号整形装置において、前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されても良い。
【００１６】
本発明の信号整形装置において、前記デューティ比調節部は、前記パルス信号生成部からの単相のパルス信号を第１パルス信号と第２パルス信号からなる差動パルス信号に変換する単相差動変換回路と、前記単相差動変換回路の出力を平均化して、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧とを出力する差動チャージポンプ回路と、前記差動チャージポンプ回路の出力を用いて、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、を有しても良い。
【００１７】
本発明の信号整形装置において、前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有しても良い。
【発明の効果】
【００１８】
本発明によれば、高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置が提供される。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る信号整形装置の構成例を示すブロック図である。
【図２】単相差動変換回路の構成例および出力波形を示す模式図である。
【図３】パルス信号生成部の各回路要素から出力される信号波形を示す波形図である。
【図４】デューティ比調節部の各回路要素から出力される信号波形を示す波形図である。
【図５】クロック信号のデューティ比が２０％の場合のシミュレーション結果を示すグラフである。
【図６】クロック信号のデューティ比が５０％の場合のシミュレーション結果を示すグラフである。
【図７】クロック信号のデューティ比が８０％の場合のシミュレーション結果を示すグラフである。
【図８】実施の形態に係る信号整形装置の構成例（並列に配置された複数のパルス信号生成部を用いた構成例）を示すブロック図である。
【図９】複数のパルス信号生成部の動作可能周波数範囲を示す模式図である。
【図１０】信号整形装置の構成例を示すブロック図である。
【図１１】信号整形装置に用いられる位相比較回路（ＰＦＤ回路）の構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施の形態に係る信号整形装置の構成例を示すブロック図である。本実施の形態に係る信号整形装置１は、クロック信号を整形してデューティ比が５０％のパルス信号を生成するパルス信号生成部１１と、パルス信号生成部１１からのパルス信号を用いてパルス信号のデューティ比制御に用いられる制御信号（デューティ比制御信号）を生成するデューティ比調節部１２と、を有する。
【００２１】
パルス信号生成部１１は、クロック信号に対応する矩形波を生成するＤフリップフロップ回路１０１と、デューティ比制御信号に応じてＤフリップフロップ回路１０１のＱ出力を遅延させる遅延回路１０２とを備える。遅延回路１０２の出力は目的とするパルス信号となる。また、パルス信号生成部１１は、遅延回路１０２の出力であるパルス信号から制御パルス信号を生成してＤフリップフロップ回路１０１に供給する制御パルス信号生成部１０３を有する。制御パルス信号生成部１０３は、パルス信号を用いて制御パルス信号を生成する制御パルス信号生成回路１０４と、制御パルス信号生成回路１０４の出力である制御パルス信号、またはトリガー信号をＤフリップフロップ回路１０１に供給するＯＲ回路１０５と、を含む。
【００２２】
デューティ比調節部１２は、パルス信号を取り込んで電圧信号であるデューティ比制御信号を生成する。このデューティ比調節部１２は、パルス信号生成部１１の出力である単相のパルス信号を用いて反転関係にある二つのパルス信号（差動のパルス信号）を生成する単相差動変換回路１１１を有する。以下、差動のパルス信号の一方を第１パルス信号といい、第１パルス信号と反転関係にある他方を第２パルス信号という。
【００２３】
また、デューティ比調節部１２は、単相差動変換回路１１１の出力である差動のパルス信号から同相成分を除去する同相成分除去回路１１２と、同相成分除去回路１１２で同相成分の除去された第１パルス信号の電圧の平均値、同じく同相成分の除去された第２パルス信号の電圧の平均値を生成する差動チャージポンプ回路１１３とを有する。差動チャージポンプ回路１１３の出力端にはデューティ比制御信号出力部１１４が接続される。デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３から出力される２つの平均値を用いて、２つの平均値の差に対応する電圧をデューティ比制御信号として生成する。デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３から出力される２つの平均値を積分するローパスフィルタ回路１１５と、ローパスフィルタ回路１１５の２つの出力電圧の差を増幅すると共に電流に変換する電圧電流変換回路１１６と、電圧電流変換回路１１６の出力電流を電圧に変換するローパスフィルタ回路１１７と、を含んで構成される。
【００２４】
Ｄフリップフロップ回路１０１のクロック端子ｃｋには入力信号であるクロック信号が入力され、セット端子ｓｅｔには制御パルス信号生成部１０３において生成される制御パルス信号が入力され、Ｄ端子にはＤフリップフロップ回路１０１の出力を立ち下げるために用いられる基準電圧（例えば、接地電圧ＧＮＤ）が供給される。また、Ｄフリップフロップ回路１０１は、クロック信号の立ち上がりエッジに同期して基準電圧をＱ端子から出力する。つまり、Ｄフリップフロップ回路１０１は、クロック信号の立ち上がりエッジに同期してＱ出力を立ち下げるように動作する。
【００２５】
遅延回路１０２は、Ｄフリップフロップ回路１０１のＱ出力を、デューティ比５０％のパルス信号が得られるようにデューティ比制御信号の電圧値に応じて遅延させる。デューティ比制御信号の電圧値は、遅延回路１０２の遅延量を制御することによりデューティ比が５０％のパルス信号を得られるように変動するため、遅延回路１０２の出力として、目的とするデューティ比が５０％のパルス信号を得ることができる。遅延回路１０２としては、例えば、入力されるデューティ比制御信号の電圧値に応じて遅延量が調整される電圧制御ディレイラインが用いられる。
【００２６】
制御パルス信号生成回路１０４は、遅延回路１０２の出力の立ち下がりのタイミングに同期して短いパルス幅の制御パルス信号を生成する。Ｄフリップフロップ回路１０１は、当該制御パルス信号に応じてＱ出力を立ち上げる。なお、Ｄフリップフロップ回路１０１のＱ出力は、トリガー信号によって強制的に立ち上げられることもある。
【００２７】
単相差動変換回路１１１は、パルス信号生成部１１の出力である単相のパルス信号を用いて反転関係にある第１パルス信号と第２パルス信号とを生成する。ここで、単相差動変換回路１１１は、図２（ａ）に示されるように、例えば、インバータ回路を組み合わせて構成することができる。このため、図２（ｂ）に示される第１パルス信号、および図２（ｃ）に示される第２パルス信号のように、インバータ回路の遅延などに起因して厳密に反転された差動のパルス信号が得られず、差動のパルス信号が同相成分を含んでしまうことがある。
【００２８】
同相成分除去回路１１２は、上述のような第１パルス信号および第２パルス信号中の同相成分を除去して出力する。同相成分除去回路１１２としては、例えば、フェーズブレンディング回路を適用することができる。なお、同相成分除去回路１１２の上述のような機能から、第１パルス信号および第２パルス信号中における同相成分が問題とならない場合には、同相成分除去回路１１２は省略しても良い。
【００２９】
差動チャージポンプ回路１１３は、単相差動変換回路１１１の出力（同相成分除去回路１１２を有する場合には同相成分除去回路１１２の出力）を平均化して第１パルス信号の電圧の平均値と第２パルス信号の電圧の平均値とを出力する。これら２つの平均値は、第１パルス信号と第２パルス信号のデューティ比を反映した値になる。
【００３０】
デューティ比制御信号出力部１１４は、差動チャージポンプ回路１１３の出力である２つの平均値を用い、その差に対応する電圧を生成して、デューティ比制御信号として遅延回路１０２に出力する。このようにして生成されるデューティ比制御信号は、現在のパルス信号のデューティ比を反映した電圧値を有する。また、デューティ比制御信号は、遅延回路１０２の遅延量制御によりデューティ比５０％のパルス信号が得られるように変動する。
【００３１】
以下、信号整形装置１の動作について図３および図４を参照して説明する。なお、以下の説明においては簡単のため、電圧によって表現される信号はすべて、高電圧側を電源電圧Ｖｄｄとし、低電圧側を接地電圧ＧＮＤ（０Ｖ）として説明する。ただし、本発明はこれに限定されない。また、本実施の形態において図面に示される信号波形は、理解を容易にするための模式的なものに過ぎず、特に言及する場合を除き、信号遅延などの細部については考慮していない。
【００３２】
図３（ａ）は、クロック信号の信号波形の例を示す波形図であり、図３（ｂ）は、Ｄフリップフロップ回路１０１のＱ出力の信号波形の例を示す波形図である。図３（ａ）、（ｂ）に示されるように、クロック信号が立ち上がる時刻ｔ１において、Ｄフリップフロップ回路１０１のＱ出力は立ち下げられる。
【００３３】
図３（ｃ）は、遅延回路１０２から出力されるパルス信号の波形図である。図３（ｃ）に示されるように、Ｄフリップフロップ回路１０１のＱ出力が立ち下がる時刻ｔ１から時間Δｔ１だけ遅延した時刻ｔ１´において、遅延回路１０２の出力であるパルス信号は立ち下げられる。
【００３４】
図３（ｄ）は、制御パルス信号生成回路１０４で生成される制御パルス信号の波形図である。図３（ｄ）に示されるように、遅延回路１０２の出力であるパルス信号の立ち下がりタイミングにおいて、制御パルス信号生成回路１０４は制御パルス信号を立ち上げる。
【００３５】
時刻ｔ１´において、上述の制御パルス信号がＤフリップフロップ回路１０１に入力されると、Ｄフリップフロップ回路１０１は、制御パルス信号のパルスに同期してＱ出力を立ち上げる（図３（ｂ）参照）。
【００３６】
図４（ａ）は、単相差動変換回路１１１の出力である第１パルス信号の信号波形の例を示す模式図であり、図４（ｂ）は、単相差動変換回路１１１の出力である第２パルス信号の信号波形の例を示す模式図である。図４（ａ）、（ｂ）に示されるように、時刻ｔ１〜ｔ２の期間では、パルス信号のデューティ比が５０％でない（例えば、Ａ％）。この場合、第１パルス信号のデューティ比はＡ％となり、第２パルス信号のデューティ比は（１００−Ａ）％となる。このように、第１パルス信号と第２パルス信号とは、パルス信号のデューティ比を反映した互いに反転の関係にある信号である。
【００３７】
図４（ｃ）は、差動チャージポンプ回路１１３の出力である第１パルス信号の平均値の例を示す波形図であり、図４（ｄ）は、差動チャージポンプ回路１１３の出力である第２パルス信号の平均値の例を示す波形図である。第１パルス信号および第２パルス信号はパルス信号のデューティ比を反映した信号であるから、第１パルス信号の電圧の平均値および第２パルス信号の電圧の平均値も、パルス信号のデューティ比を反映した値になる。図４（ｃ）、（ｄ）に示されるように、パルス信号のデューティ比がＡ％である時刻ｔ１〜ｔ２の期間では、第１パルス信号側の平均値はＶｄｄ×Ａ／１００となり、第２パルス信号側の平均値はＶｄｄ×（１００−Ａ）／１００となる。
【００３８】
図４（ｅ）は、デューティ比制御信号出力部１１４の出力波形の例を示す波形図である。図４（ｅ）に示される時刻ｔ１〜ｔ２の期間のように、パルス信号のデューティ比が５０％より高い場合、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）は正（または負）となる。このような場合、デューティ比制御信号出力部１１４は、基準値より高い電圧値のデューティ比制御信号を出力して、遅延回路１０２の遅延量を基準値より増大させる。
【００３９】
すると、時刻ｔ２から時間Δｔ２だけ遅延した時刻ｔ２´において、遅延回路１０２の出力であるパルス信号は立ち下げられ、デューティ比がより５０％に近づいたパルス信号が生成される（図３（ｃ）参照）。上記動作を繰り返すことにより、所定時間後の時刻ｔｎ−１〜ｔｎの期間において、デューティ比５０％のパルス信号が得られる。
【００４０】
なお、ここでは、生成されるパルス信号のデューティ比が５０％より高い場合について説明しているが、それ以外の場合も同様である。例えば、パルス信号のデューティ比が５０％より低い場合、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）は負（または正）となる。このような場合、デューティ比制御信号出力部１１４は、基準値より低い電圧値のデューティ比制御信号を出力して、遅延回路１０２の遅延量を基準値より減少させる。また、図３（ｃ）に示される時刻ｔｎ−１〜ｔｎの期間のように、パルス信号のデューティ比が５０％の場合、例えば、第１パルス信号側の平均値と第２パルス信号側の平均値との差（差電圧）はゼロとなる。この場合、デューティ比制御信号出力部１１４は、電圧値が基準値に等しいデューティ比制御信号を出力して遅延回路１０２の遅延量を基準値に合わせる。
【００４１】
以上のように、本実施の形態に係る信号整形装置１は、第１パルス信号の平均値と第２パルス信号の平均値との差をゼロとするようなフィードバック動作によって、デューティ比５０％のパルス信号を得ている。このように、パルス信号のデューティ比に依存する第１パルス信号の平均値と第２パルス信号の平均値との差を用いることによって、パルス信号のデューティ比を５０％に制御することができる。
【００４２】
なお、上記のデューティ比制御信号として用いることができるのは、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に対応する電圧に限られない。第１パルス信号や第２パルス信号からデューティ比に関する情報を抽出し、デューティ比制御信号として用いても良い。デューティ比制御信号出力部１１４の構成は、用いるデューティ比制御信号に応じて適宜変更することが可能である。
【００４３】
上述した信号整形装置１の回路構成をモデルとして、生成されるパルス波形の計算機シミュレーションを行った。図５は、クロック信号のデューティ比を２０％とした場合のシミュレーション結果を示すグラフであり、図６は、クロック信号のデューティ比を５０％とした場合のシミュレーション結果を示すグラフであり、図７は、クロック信号のデューティ比を８０％とした場合のシミュレーション結果を示すグラフである。また、図５から図７において、（ａ）はクロック信号の波形を、（ｂ）は目的とするデューティ比に整形されたパルス信号の波形を、（ｃ）は差動チャージポンプ回路１１３の出力波形を、（ｄ）はデューティ比制御信号出力部１１４からのデューティ比制御信号を、それぞれ示す。なお、クロック信号の周波数は３．２ＧＨｚとした。
【００４４】
図５から図７の（ｃ）、（ｄ）から分かるように、動作開始直後（例えば、０ｎｓ〜２００ｎｓ）のタイミングにおいては、差動チャージポンプ回路１１３の第１パルス信号側の出力と第２パルス信号側の出力との間に差が存在し、デューティ比制御信号出力部１１４からの出力電圧は基準値より高くなっている。一方で、時間経過とともに差動チャージポンプ回路１１３の第１パルス信号出力と第２パルス信号出力との差は小さくなり、デューティ比制御信号出力部１１４からの出力電圧は基準値に収束する。例えば、３００ｎｓ以降のタイミングにおいては、差動チャージポンプ回路１１３の第１パルス信号出力と第２パルス信号出力との間に差はほとんど存在せず、デューティ比制御信号出力部１１４からのフィードバック信号は基準値で安定している。
【００４５】
また、図５（ｂ）に示されるように、クロック信号のデューティ比が２０％の場合には、パルス信号のデューティ比はほぼ５０％で安定し、図６（ｂ）に示されるように、クロック信号のデューティ比が５０％の場合にも、パルス信号のデューティ比はほぼ５０％で安定し、図７（ｂ）に示されるように、クロック信号のデューティ比が８０％の場合にも、パルス信号のデューティ比はほぼ５０％で安定している。このように、信号整形装置１を用いることで、クロック信号のデューティ比がどのような値であっても、概ね目的とするデューティ比のパルス信号が得られることが分かる。
【００４６】
以上説明したように、信号整形装置１は、デューティ比の制御にクロック信号とパルス信号との位相を比較する位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しないため、十分に高いクロック周波数（高速のクロック信号）に対応可能である。また、パルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置１は、高い周波数領域の信号を用いる場合に極めて有効である。
【００４７】
ここで、パルス信号生成部１１における遅延回路の遅延量可変範囲がターゲット遅延量に対して１／２以下または１．５倍以上とすると、逓倍周波数でロックする恐れがある。そのため、パルス信号生成部１１の遅延量可変範囲を広げて動作可能なクロック周波数範囲を広くすることは難しい。
【００４８】
図８は、動作周波数範囲を広くすることのできる信号整形装置の概略的な構成例を示している。図８に示される信号整形装置１は、デマルチプレクサ１３と、複数のパルス信号生成部１１−１〜１１−ｎと、マルチプレクサ１４と、デューティ比調節部１２と、を有する。図８に示すように、複数のパルス信号生成部１１−１〜１１−ｎを並列に設けることにより、個々のパルス信号生成部１１−１〜１１−ｎの遅延量は大きくなくても、全体では遅延量可変範囲が拡大され、動作可能なクロック周波数範囲を広くすることができる。
【００４９】
デマルチプレクサ１３は、クロック信号の周波数に対応したバンド選択信号によってパルス信号生成部１１−１〜１１−ｎの１つを選択する。バンド選択信号は、ＰＬＬ回路などによりクロック信号を用いて生成される。
【００５０】
パルス信号生成部１１は、図１に示されるパルス信号生成部１１と同じ構成（遅延量）であるが、図９に示されるように、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲が互いにずれるように設定されている。同図に示すように、パルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲は、隣接するパルス信号生成部間で僅かに重複しており、連続した広い動作可能周波数を実現している。このように、動作可能周波数範囲が重複することで、複数のパルス信号生成部１１のいずれかを選択して用いて広い周波数範囲に対応することができる。なお、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲は、必ずしも重複していなくて良い。使用される周波数帯域があらかじめ決まっている場合など、連続的な周波数範囲に対応する必要がない場合には、隣接する動作可能周波数範囲は重複せずに離散的であっても良い。
【００５１】
デューティ比調節部１２は、図１に示されるデューティ比調節部１２と同様に構成されている。マルチプレクサ１４がデマルチプレクサ１３と連動して対象となるパルス信号生成部１１を切り替える。デューティ比調節部１２は、マルチプレクサ１４からのパルス信号を用いてデューティ比制御信号を生成する。デューティ比調節部１２からのデューティ比制御信号は、マルチプレクサ１４がデマルチプレクサ１３で選択されているパルス信号生成部１１に入力される。
【００５２】
また、マルチプレクサ１４は、バンド選択信号によって選択されたパルス信号生成部１１のパルス信号を、信号整形装置１のパルス信号として出力する。
【００５３】
以上、図８に示されるように、複数のパルス信号生成部１１−１〜１１−ｎの動作可能周波数範囲を連接して大きな動作可能周波数範囲を実現したので、１つのパルス信号生成部１１の遅延量では対応できないような広い周波数範囲においても、パルス信号を生成することが可能である。
【００５４】
以上のように、本発明の信号整形装置１は、デューティ比の調節に位相比較回路を用いていないため、位相比較回路に起因する信号の遅延が生じない。つまり、位相比較回路の信号遅延による動作周波数の制限が存在しない。このため、十分に高いクロック周波数（高速のクロック信号）に対応可能である。また、遅延回路のパルス信号を用いてデューティ比制御信号を生成しているため、クロック信号とパルス信号とを用いてデューティ比を制御する場合のようにパルス信号の遅延に起因する制御誤差が発生しない。このため、高い精度でデューティ比を調節できる。上述の制御誤差の影響は、高い周波数において特に顕著となるため、信号整形装置１は、高い周波数領域の信号を用いる場合に極めて有効である。
【００５５】
また、動作可能周波数範囲が異なる複数のパルス信号生成部を有する構成とすることにより、クロック信号の周波数に適したパルス信号生成部１１を選択してデューティ比を調節することができる。このため、１つのパルス信号生成部１１では対応できないような広い周波数範囲においてパルス信号を生成することが可能である。
【００５６】
なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。
【産業上の利用可能性】
【００５７】
本発明の信号整形装置は、例えば、入力されるクロック信号とは異なるデューティ比のクロック信号を用いる各種電気回路に利用することができる。
【符号の説明】
【００５８】
１ 信号整形装置
１１ パルス信号生成部
１２ デューティ比調節部
１３ デマルチプレクサ
１４ マルチプレクサ
１０１ Ｄフリップフロップ回路
１０２ 遅延回路
１０３ 制御パルス信号生成部
１０４ 制御パルス信号生成回路
１０５ ＯＲ回路
１１１ 単相差動変換回路
１１２ 同相成分除去回路
１１３ 差動チャージポンプ回路
１１４ デューティ比制御信号出力部
１１５ ローパスフィルタ回路
１１６ 電圧電流変換回路
１１７ ローパスフィルタ回路
【特許請求の範囲】
【請求項１】
所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、
前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、
前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする信号整形装置。
【請求項２】
所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、
前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、
前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、
前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする信号整形装置。
【請求項３】
前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御することを特徴とする請求項１または請求項２に記載の信号整形装置。
【請求項４】
前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御することを特徴とする請求項３に記載の信号整形装置。
【請求項５】
前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されたことを特徴とする請求項１から請求項４のいずれかに記載の信号整形装置。
【請求項６】
前記デューティ比調節部は、
前記パルス信号生成部からの単相のパルス信号を第１パルス信号と第２パルス信号からなる差動パルス信号に変換する単相差動変換回路と、
前記単相差動変換回路の出力を平均化して、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧とを出力する差動チャージポンプ回路と、
前記差動チャージポンプ回路の出力を用いて、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、
を有することを特徴とする請求項１から請求項５のいずれかに記載の信号整形装置。
【請求項７】
前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有することを特徴とする請求項６に記載の信号整形装置。
【請求項１】
所定パルス幅のパルス信号を生成するパルス信号生成部と、前記パルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、
前記パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、
前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御することを特徴とする信号整形装置。
【請求項２】
所定パルス幅のパルス信号を生成する複数のパルス信号生成部と、前記複数のパルス信号生成部の入力段に設けられ、クロック信号を供給すべきパルス信号生成部をバンド選択信号に基づいて選択するデマルチプレクサと、前記複数のパルス信号生成部の出力段に設けられ、パルス信号を取り出すべきパルス信号生成部を前記バンド選択信号に基づいて選択するマルチプレクサと、前記マルチプレクサで選択されたパルス信号生成部において生成されるパルス信号のデューティ比を制御するデューティ比調節部と、を有する信号整形装置であり、
前記各パルス信号生成部は、クロック信号が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路と、を備え、
前記デューティ比調節部は、前記遅延回路から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に基づいて、前記パルス信号が目標のデューティ比になるように前記遅延回路の遅延量を制御し、
前記複数のパルス信号生成部を組み合わせて動作可能周波数範囲を広帯域化したことを特徴とする信号整形装置。
【請求項３】
前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差が所定値となるように、前記遅延回路の遅延量を制御することを特徴とする請求項１または請求項２に記載の信号整形装置。
【請求項４】
前記デューティ比調節部は、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差がゼロとなるように、前記遅延回路の遅延量を制御することを特徴とする請求項３に記載の信号整形装置。
【請求項５】
前記遅延回路は、入力される電圧に応じて遅延量が調整される電圧制御ディレイラインで構成されたことを特徴とする請求項１から請求項４のいずれかに記載の信号整形装置。
【請求項６】
前記デューティ比調節部は、
前記パルス信号生成部からの単相のパルス信号を第１パルス信号と第２パルス信号からなる差動パルス信号に変換する単相差動変換回路と、
前記単相差動変換回路の出力を平均化して、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧とを出力する差動チャージポンプ回路と、
前記差動チャージポンプ回路の出力を用いて、前記第１パルス信号の平均電圧と前記第２パルス信号の平均電圧との差に対応する電圧を前記遅延回路の遅延量を制御するデューティ比制御信号として出力するデューティ比制御信号出力部と、
を有することを特徴とする請求項１から請求項５のいずれかに記載の信号整形装置。
【請求項７】
前記単相差動変換回路の後段に、前記単相差動変換回路の出力から同相成分を除去する同相成分除去回路を有することを特徴とする請求項６に記載の信号整形装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１４２８３８（Ｐ２０１２−１４２８３８Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１１−５３４（Ｐ２０１１−５３４）
【出願日】平成２３年１月５日（２０１１．１．５）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２３年１月５日（２０１１．１．５）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
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