【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比（目標デューティー比）で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路１０は、デューティー比検出部１６と直流成分生成部１７とから構成される負帰還回路部によって、入力信号増幅部１５の入出力間で出力信号ＳＯのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路１０は、出力信号ＳＯのデューティー比を目的デューティー比に変更した上で、その出力信号ＳＯを出力することができる。 （もっと読む）

【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部１１と、パルス信号のデューティ比を制御するデューティ比調節部１２と、を有する信号整形装置であり、パルス信号生成部１１は、クロック信号が入力されるフリップフロップ回路１０１と、フリップフロップ回路１０１の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路１０２と、を備え、デューティ比調節部１２は、遅延回路１０２から出力される単相のパルス信号を互いに極性が反転した第１パルス信号と第２パルス信号からなる差動パルス信号に変換し、第１パルス信号の平均電圧と第２パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路１０２の遅延量を制御する。 （もっと読む）

【課題】入力クロック信号のパルス幅を安定して調整すること。
【解決手段】第１及び第２の電源間に設けられたパルス幅調整回路であって、ゲートに入力パルス信号ＩＮが入力される第１導電型の第１のトランジスタＰ１と、第１のトランジスタＰ１と第２の電源との間に設けられ、ゲートに入力パルス信号ＩＮが入力される第２導電型の第２のトランジスタＮ１と、第１のトランジスタＰ１と第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタＰ２と、第１のトランジスタＰ１と第１の電源との間に、第３のトランジスタＰ２と並列に設けられた第１の電流源回路１０２と、を備えるパルス幅調整回路。 （もっと読む）

【課題】ＤＣＣ回路を備えたＤＬＬ回路の消費電力を低減させる。
【解決手段】制御信号ＤＣＣＥＮに基づいて活性化・非活性化が制御されるデューティ変更検出回路２１であって、入力されたクロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果を出力するデューティ変更検出回路２１と、デューティ変更検出回路の出力が生成されたクロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを示すときにはデューティ変更検出回路２１を非活性化する制御信号ＤＣＣＥＮを出力すると共に目標値近傍に無いときにはデューティ変更検出回路２１を活性化する制御信号ＤＣＣＥＮを出力するデューティ判定回路２３とを備える。 （もっと読む）

【課題】電圧指令に対する出力電圧の不連続な変化を簡易に解消する。
【解決手段】ＰＷＭ信号及び反転ＰＷＭ信号のパルスオン時間をそれぞれ検出するパルス時間検出器４０，５０と、パルス時間検出器４０，５０が検出したパルス時間と所定のデッドタイムを比較し、パルスオン時間がデッドタイム未満の時はそのパルスオン時間を、デッドタイム以上の時はデッドタイムをディレイ時間としてそれぞれ出力する比較回路６０，７０と、比較回路７０からのディレイ時間に基づき、ＰＷＭ信号の立ち上がりをディレイさせて駆動信号（ＰＷＭ＿Ｕ信号）を生成する可変ディレイ回路８０と、比較回路６０からのディレイ時間に基づき、反転ＰＷＭ信号の立ち上がりをディレイさせて駆動信号（ＰＷＭ＿ｎＵ信号）を生成する可変ディレイ回路９０とによってＰＷＭ制御装置を構成する。 （もっと読む）

【課題】クロック信号の周波数に依存しないデューティ調整回路が搭載されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を指定するカウンタ回路１２３と、カウンタ回路１２３のカウント値を調整するカウンタ制御回路１２２と、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫのライズエッジが一致する第１及び第２のカウント値との差分を演算する減算回路１３３とを備え、得られた差分の１／２に相当する値に基づいて、内部クロック信号ＬＣＬＫのフォールエッジを調整する。これにより、キャパシタを交互にディスチャージするタイプのデューティ調整回路を用いた場合のように、適用可能な周波数帯域が限られることがない。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 （もっと読む）

【課題】 温度係数によって直流バイアス電流Ｉｃおよび放電電流Ｉｄの電流値が変動する場合であっても、入力信号に正確に対応するパルス幅変調信号を出力する。
【解決手段】 電流生成回路１４は、定電流Ｉ１を生成する定電流回路３１と、定電流Ｉ１の１／２の電流値である電流Ｉ２と交流電圧ｅｓを電流に変換した電流Δｉとを加算した電流Ｉ２＋Δｉを生成する差動回路３２と、定電流Ｉ１を電圧Ｖｂ２に変換する電流電圧変換手段３３と、電流電圧変換手段３３から供給された電圧Ｖｂ２を電流に変換し、放電電流Ｉｄを生成する電圧電流変換手段３４と、電流Ｉ２＋Δｉを電圧Ｖｂ１に変換する電流電圧変換手段３５と、電流電圧変換手段３５から供給された電圧Ｖｂ１を電流に変換し、充電電流Ｉｃ＋Δｉを生成する電圧電流変換手段３６とを備える。 （もっと読む）

【課題】
回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する
【解決手段】
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。 （もっと読む）

予め定められたデューティサイクルを有する信号を発生させる技術である。例示的な実施形態では、第１のカウンタは、発振器信号のサイクルの第１の数をカウントするように構成されており、第２のカウンタは、発振器信号のサイクルの第２の数をカウントするように構成されており、第２の数は第１の数よりも大きい。第２のカウンタの出力は、第１および第２のカウンタをリセットするために使用されるが、第１および第２のカウンタの出力は、さらに、予め定められたデューティサイクルを有する信号を発生させるトグルラッチを駆動する。さらなる態様は、第２の数に対する奇数値と偶数値とを対応する技術を含む。 （もっと読む）

【課題】クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。
【解決手段】幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

局部発振器（ＬＯ）モジュールは、局部発振器と、フィードバック回路と、を備える。局部発振器は、電源電圧でバイアスがかけられ、デューティサイクルを有する局部発振器信号を生成する。フィードバック回路は、局部発振器信号の電圧レベルを表す第１の電圧信号と、局部発振器信号に関する希望されるデューティサイクルに対応する電源電圧の部分の電圧レベルを表す第２の電圧信号との間の差に応答して局部発振器信号のデューティサイクルの絶対的調整を行う。
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【解決手段】
集積回路のデバイス劣化が、クロック信号のデューティサイクルを適切に適合させることによって補償され得る。この目的で、デューティサイクルと集積回路の全体的な性能特性の間での相関が確立されてよく、またデューティサイクルを修正するためにデバイスの通常の分野の動作の間に用いられてよい。従って、デューティサイクルが効果的に制御され得る一方で、同時にクロック信号周波数の変化及び／又は供給電圧の増大は必要とされないであろうから、効果的な制御戦略の実装が可能になる。 （もっと読む）

【課題】低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供すること。
【解決手段】アナログの振幅変換信号Ｍをアナログ・ディジタル変換器１１によりディジタル信号に変換し、パルス変換部１３でパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、ディジタル信号により遅延時間が制御されるアナログ遅延器２０を設け、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにして、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できるようにし、このとき変換テーブル１４を設け、アナログ遅延器２０を構成している回路素子の特性バラツキが補正されるようにしたもの。 （もっと読む）