半導体装置
【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ディレイラインを備える半導体装置に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、主にＤＬＬ（Delay Locked Loop）回路によって生成される（特許文献１参照）。ＤＬＬ回路には、内部クロック信号を遅延させるディレイラインが含まれており、その遅延量はカウンタ回路から出力されるカウント値よって定められる。
【０００３】
特許文献１に記載されたＤＬＬ回路においては、遅延量の調整ピッチが粗い粗調整遅延回路と、遅延量の調整ピッチが細かい微調整遅延回路が直列接続されている。これにより、遅延量の調整範囲を十分に確保しつつ、遅延量の微調整を可能としている。尚、ＤＬＬ回路に関するものではないが、特許文献２，３にはワンショットパルス生成回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４２６６号公報
【特許文献２】特開平１０−１４４０７４号公報
【特許文献３】特開昭６２−２９９１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、一般的な微調整遅延回路はアナログ電圧を使用するインタポレータ回路であるため、アナログ電圧を生成するための電圧生成回路が必要になる。また、アナログ電圧が意図せず変動すると遅延量も変化してしまうため、アナログ電圧の安定性を十分に確保しなければ所望の遅延量が得られないという問題もあった。このような問題は、ＤＬＬ回路に使用するディレイラインに限らず、クロック信号の遅延量を高精度に制御する必要のある全てのディレイラインにおいて生じる問題である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変であることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の内部クロック信号を遅延させることによって第２の内部クロック信号を生成するディレイラインと、前記第２の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、前記第１の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】ディレイライン１１０の構成を示すブロック図である。
【図４】ワンショットパルス生成回路２０１〜２０ｎの回路図である。
【図５】ワンショットパルス生成回路２０１〜２０ｎの動作を説明するためのタイミング図である。
【図６】可変遅延回路２１１の回路図である。
【図７】ディレイライン１１０の動作を説明するためのタイミングであり、（ａ）は遅延量を最小に設定した場合を示し、（ｂ）は遅延量を最大に設定した場合を示している。
【図８】通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。
【図９】ワンショットパルス生成回路を使用した場合の波形の変化を説明するためのタイミング図である。
【図１０】変形例によるＤＬＬ回路１００ａの回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１３】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１４】
具体的には、コマンド信号ＣＭＤがアクティブコマンドＡＣＴである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１５】
一方、コマンド信号ＣＭＤがリードコマンドＲＤ又はライトコマンドＷＴである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１６】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力バッファ回路３０ａに供給される。これにより、メモリセルアレイ１１から読み出されたリードデータＤＱは、内部クロック信号ＬＣＬＫに同期してデータ端子３１から出力される。
【００１７】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１８】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１９】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２０】
図２に示すＤＬＬ回路１００は、２つのディレイライン１１０，１２０を備えたいわゆる二相式のＤＬＬ回路である。このうち、ディレイライン１１０は、内部クロック信号ＲＣＬＫ０を遅延させることによって内部クロック信号ＲＣＬＫ１を生成する回路であり、その遅延量はカウンタ回路１１２のカウント値ＲＣＮＴによって定められる。本発明においては、内部クロック信号ＲＣＬＫ０を「第１の内部クロック信号」と呼ぶことがある。同様に、ディレイライン１２０は、内部クロック信号ＦＣＬＫ０を遅延させることによって内部クロック信号ＦＣＬＫ１を生成する回路であり、その遅延量はカウンタ回路１２２のカウント値ＦＣＮＴによって定められる。
【００２１】
内部クロック信号ＲＣＬＫ０は、端子２３に供給される外部クロック信号ＣＫを入力初段回路１０１によってバッファリングした信号であり、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号ＣＫＢの立ち下がりエッジ）をモニタするために使用される。一方、内部クロック信号ＦＣＬＫ０は、端子２４に供給される外部クロック信号ＣＫＢを入力初段回路１０２によってバッファリングした信号であり、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号ＣＫＢの立ち上がりエッジ）をモニタするために使用される。
【００２２】
ディレイライン１１０，１２０から出力される内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１は、ミキサ回路１３０に供給される。ミキサ回路１３０は、内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１を合成することによって、内部クロック信号ＬＣＬＫ０を生成する回路である。本発明においては、内部クロック信号ＬＣＬＫ０を「第２の内部クロック信号」と呼ぶことがある。
【００２３】
ここで、内部クロック信号ＬＣＬＫ０の立ち上がりエッジは、内部クロック信号ＲＣＬＫ１の立ち上がりエッジと一致し、内部クロック信号ＬＣＬＫ０の立ち下がりエッジは、内部クロック信号ＦＣＬＫ１の立ち上がりエッジと一致する。このようにして生成された内部クロック信号ＬＣＬＫ０は、バッファ回路１３１を介して内部クロック信号ＬＣＬＫとして出力される。上述の通り、内部クロック信号ＬＣＬＫは、図１に示した出力バッファ回路３０ａに供給され、リードデータＤＱの出力タイミングを規定する信号として用いられる。
【００２４】
内部クロック信号ＬＣＬＫは、レプリカ回路１３２にも供給される。レプリカ回路１３２は、出力バッファ回路３０ａと実質的に同じ特性を有する回路であり、その出力はレプリカクロック信号ＲｅｐＣＬＫとして用いられる。出力バッファ回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ回路１３２から出力されるレプリカクロック信号ＲｅｐＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１１１，１２１によって行われ、判定の結果は位相判定信号ＲＰＤ，ＦＰＤとして出力される。位相判定信号ＲＰＤ，ＦＰＤは、カウンタ回路１１２，１２２にそれぞれフィードバックされ、これによって位相のずれが補正される。
【００２５】
位相判定回路１１１は、内部クロック信号ＲＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＲＰＤを生成する回路である。ここで、内部クロック信号ＲＣＬＫ０の立ち上がりエッジは、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号ＣＫＢの立ち下がりエッジ）とタイミングが一致する信号であり、レプリカクロック信号ＲｅｐＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相判定回路１１１は、外部クロック信号ＣＫの立ち上がりエッジとリードデータＤＱの位相を間接的に比較していることになる。
【００２６】
比較の結果、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＲＣＬＫ０に対して遅れていれば、位相判定回路１１１は位相判定信号ＲＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路１１２はカウントダウンされ、これによりディレイライン１１０の遅延量が減少する。逆に、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＲＣＬＫ０に対して進んでいれば、位相判定回路１１１は位相判定信号ＲＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路１１２はカウントアップされ、これによりディレイライン１１０の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号ＲＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫの立ち上がりエッジが一致することになる。
【００２７】
同様に、位相判定回路１２１は、内部クロック信号ＦＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＦＰＤを生成する回路である。ここで、内部クロック信号ＦＣＬＫ０の立ち上がりエッジは、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号ＣＫＢの立ち上がりエッジ）とタイミングが一致する信号であり、レプリカクロック信号ＲｅｐＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相判定回路１２１は、外部クロック信号ＣＫの立ち下がりエッジとリードデータＤＱの位相を間接的に比較していることになる。
【００２８】
比較の結果、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＦＣＬＫ０に対して遅れていれば、位相判定回路１２１は位相判定信号ＦＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路１２２はカウントダウンされ、これによりディレイライン１２０の遅延量が減少する。逆に、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＦＣＬＫ０に対して進んでいれば、位相判定回路１２１は位相判定信号ＦＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路１２２はカウントアップされ、これによりディレイライン１２０の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号ＦＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫの立ち下がりエッジが一致することになる。
【００２９】
図３は、ディレイライン１１０の構成を示すブロック図である。
【００３０】
図３に示すように、ディレイライン１１０は入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続されたｎ個のワンショットパルス生成回路２０１〜２０ｎからなる。入力ノード１１０ａとは内部クロック信号ＲＣＬＫ０が供給されるノードであり、出力ノード１１０ｂとは内部クロック信号ＲＣＬＫ１が出力されるノードである。ワンショットパルス生成回路２０１〜２０ｎにはそれぞれ対応するカウント値ＲＣＮＴ１〜ＲＣＮＴｎが供給されており、その値によって生成されるワンショットパルスのパルス幅が制御される。図示しないが、ディレイライン１２０も同様の構成を有している。つまり、ｎ個のワンショットパルス生成回路が直列接続され、それぞれ対応するカウント値ＦＣＮＴ１〜ＦＣＮＴｎによって、ワンショットパルスのパルス幅が制御される。
【００３１】
図４は、ワンショットパルス生成回路２０１〜２０ｎの回路図である。
【００３２】
図４に示すように、ワンショットパルス生成回路２０１〜２０ｎは、入力クロック信号ＩＮを遅延させることによってクロック信号ＩＮａを生成する可変遅延回路２１１と、クロック信号ＩＮａを反転させてクロック信号ＩＮｂを生成するインバータ２１２と、入力クロック信号ＩＮ，ＩＮｂを受けて出力クロック信号ＯＵＴを生成するＮＡＮＤゲート回路２１３からなる。入力クロック信号ＩＮは、初段のワンショットパルス生成回路２０１であれば内部クロック信号ＲＣＬＫ０に相当し、２段目以降のワンショットパルス生成回路２０２〜２０ｎであれば前段のワンショットパルス生成回路２０１〜２０（ｎ−１）からの出力クロック信号ＯＵＴに相当する。また、出力クロック信号ＯＵＴは、最終段のワンショットパルス生成回路２０ｎであれば内部クロック信号ＲＣＬＫ１に相当し、最終段より前のワンショットパルス生成回路２０１〜２０（ｎ−１）であれば後段のワンショットパルス生成回路２０２〜２０ｎに供給する入力クロック信号ＩＮに相当する。
【００３３】
図５は、ワンショットパルス生成回路２０１〜２０ｎの動作を説明するためのタイミング図である。
【００３４】
図５に示す符号ＩＮｉは、ｉ段目のワンショットパルス生成回路２０ｉに供給される入力クロック信号ＩＮの波形を示し、符号ＩＮｂｉは、ｉ段目のワンショットパルス生成回路２０ｉ内のクロック信号ＩＮｂの波形を示している。図５に示す例では、時刻ｔ１においてクロック信号ＩＮｉの立ち上がりエッジが現れており、時刻ｔ２においてクロック信号ＩＮｂｉの立ち下がりエッジが現れている。このことは、インバータ２１２による遅延時間を無視すると、時刻ｔ１から時刻ｔ２までの期間Ｄｉは可変遅延回路２１１の遅延量に相当することを意味する。
【００３５】
これにより得られる出力クロック信号ＯＵＴｉは、時刻ｔ１から時刻ｔ２までの期間においてローレベルとなるワンショットパルスとなる。そのパルス幅は、期間Ｄｉに相当する。出力クロック信号ＯＵＴｉは、次段のワンショットパルス生成回路２０（ｉ＋１）に供給される入力クロック信号ＩＮｉ＋１として用いられる。これにより、次段のワンショットパルス生成回路２０（ｉ＋１）から出力される出力クロック信号ＯＵＴｉ＋１は、時刻ｔ２から時刻ｔ３までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Ｄｉ＋１である。
【００３６】
さらに、出力クロック信号ＯＵＴｉ＋１は、次段のワンショットパルス生成回路２０（ｉ＋２）に供給される入力クロック信号ＩＮｉ＋２として用いられる。これにより、次段のワンショットパルス生成回路２０（ｉ＋２）から出力される出力クロック信号ＯＵＴｉ＋２は、時刻ｔ３から時刻ｔ４までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Ｄｉ＋２である。
【００３７】
このように、内部クロック信号ＲＣＬＫ０がワンショットパルス生成回路２０１〜２０ｎを進むにつれて、ワンショットパルスのパルス位置が徐々にシフトすることになる。そのシフト量はワンショットパルスのパルス幅によって定義される。
【００３８】
ここで、生成されるワンショットパルスの立ち下がりエッジ（開始エッジ）と、立ち上がりエッジ（終了エッジ）は、いずれも入力クロック信号ＩＮの立ち上がりエッジを起点としていることが重要である。換言すれば、入力クロック信号ＩＮの立ち下がりエッジは、生成されるワンショットパルスの波形とは無関係である。その結果、ワンショットパルスのパルスの立ち上がりエッジ（終了エッジ）から、次のワンショットパルスの立ち下がりエッジ（開始エッジ）までの期間が十分に確保されるため、ワンショットパルスのパルス幅を長く設定しても、パルスが消失することがない。この点については、追ってより詳しく説明する。
【００３９】
図６は、可変遅延回路２１１の回路図である。
【００４０】
図６に示すように、可変遅延回路２１１は、入力クロック信号ＩＮｉをバッファリングする２段のインバータ３０１，３０２と、インバータ３０２の出力をゲート電極に受けるＰチャンネル型ＭＯＳトランジスタ３１０及びＮチャンネル型ＭＯＳトランジスタ３２１〜３２５と、それぞれトランジスタ３２１〜３２５に直列接続されたＮチャンネル型ＭＯＳトランジスタ３３１〜３３５を備える。トランジスタ３１０のソースは高位側の電源電位ＶＰＥＲＩに接続され、トランジスタ３２１〜３２５ソースは低位側の電源電位ＶＳＳに接続されている。また、トランジスタ３１０のドレインとトランジスタ３３１〜３３５のドレインは共通接続され、クロック信号ＩＮａｉの出力ノードとして機能する。
【００４１】
並列接続されたトランジスタ３３１〜３３５のゲート電極には、カウント値ＲＣＮＴｉの対応するビットがそれぞれ供給される。本例ではカウント値ＲＣＮＴｉが５ビットのバイナリ信号からなり、このうち最下位ビットＲＣＮＴｉ１はトランジスタ３３１のゲート電極に供給される。同様に、ビットＲＣＮＴｉ２はトランジスタ３３２のゲート電極に供給され、ビットＲＣＮＴｉ４はトランジスタ３３３のゲート電極に供給され、ビットＲＣＮＴｉ８はトランジスタ３３４のゲート電極に供給され、最上位ビットＲＣＮＴｉ１６はトランジスタ３３５のゲート電極に供給される。本発明においては、それぞれのトランジスタ３３１〜３３５を「ドライバ回路」と呼ぶことがある。トランジスタ３３１〜３３５のチャネル幅は互いに相違しており、バイナリ信号の重み付けに対応している。すなわち、トランジスタ３３１のチャネル幅をＷとした場合、トランジスタ３３２〜３３５のチャネル幅はそれぞれ２Ｗ，４Ｗ，８Ｗ，１６Ｗに設計されている。
【００４２】
各トランジスタ３３１〜３３５の駆動能力は、チャネル幅に比例する。これにより、クロック信号ＩＮａｉがローレベルに変化するスピードは、１又は２以上のトランジスタ３３１〜３３５を選択することにより、３１段階に調節することができる。最も高速に変化させる場合にはカウント値ＲＣＮＴｉを最大値（ビットＲＣＮＴｉ１〜ビットＲＣＮＴｉ１６を全てハイレベル）とすれば良く、この場合、全ての電流パスが有効となる。また、最も低速に変化させる場合にはカウント値ＲＣＮＴｉを最小値（ビットＲＣＮＴｉ１のみをハイレベルとし、他のビットＲＣＮＴｉ２〜ＲＣＮＴｉ１６を全てローレベル）とすれば良く、この場合、トランジスタ３３１，３２１からなる電流パスのみが有効となる。
【００４３】
図７はディレイライン１１０の動作を説明するためのタイミングであり、（ａ）は遅延量を最小に設定した場合を示し、（ｂ）は遅延量を最大に設定した場合を示している。図７においては、ディレイライン１１０が８個のワンショットパルス生成回路２０１〜２０８によって構成されている場合を例示している。
【００４４】
図７（ａ）に示すように、遅延量を最小に設定すると、各ワンショットパルス生成回路２０１〜２０８から出力されるワンショットパルスのパルス幅は最小となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号ＲＣＬＫ１の遅延は、入力された内部クロック信号ＲＣＬＫ０に対して最小となる。遅延量を最小とするためには、各ワンショットパルス生成回路に供給するカウント値ＲＣＮＴｉを上述の通り最小値とすればよい。図７（ａ）に示す例では、得られる遅延量は３．２７ｎｓである。
【００４５】
一方、図７（ｂ）に示すように、遅延量を最大に設定すると、各ワンショットパルス生成回路２０１〜２０８から出力されるワンショットパルスのパルス幅は最大となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号ＲＣＬＫ１の遅延は、入力された内部クロック信号ＲＣＬＫ０に対して最大となる。遅延量を最大とするためには、各ワンショットパルス生成回路に供給するカウント値ＲＣＮＴｉを上述の通り最大値とすればよい。図７（ｂ）に示す例では、得られる遅延量は５．７８ｎｓである。つまり、図７（ａ）に示す例に比べて２．５１ｎｓだけ遅延量が増大している。
【００４６】
もちろん、カウント値ＲＣＮＴｉを種々の値に設定することによって、遅延量は最小値から最大値までの範囲で多段階に調整することができる。その調整可能範囲は、１個のワンショットパルス生成回路２０ｉにおいて３１段階であることから、かなり広範囲な調整が可能であることが理解できる。しかも、インバーターチェーンからなる通常のディレイラインと比べ、調整ピッチは非常に細かい。
【００４７】
以上、ディレイライン１１０に関して説明したが、もう一方のディレイライン１２０についても同様である。ディレイライン１１０，１２０から出力される内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１は、いずれもワンショットパルスが連続する波形を有しているが、ミキサ回路１３０によって立ち上がりエッジ（又は立ち下がりエッジ）のみが抽出され、合成される。その結果、デューティがほぼ５０％である内部クロック信号ＬＣＬＫを得ることが可能となる。
【００４８】
以上説明したように、本実施形態によれば、簡単な回路構成によってディレイライン１１０，１２０の遅延量の調整範囲を十分に確保しつつ、調整ピッチを細かくすることが可能となる。これにより、粗調整遅延回路と微調整遅延回路を併用する必要が無くなる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。
【００４９】
ここで、ディレイライン１１０，１２０にワンショットパルス生成回路を用いる利点について説明する。
【００５０】
図８は、通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。通常のディレイラインとは、入力信号の立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせる回路を指す。
【００５１】
図８の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。図８に示すように、信号Ａの立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせると、信号Ｂが三角波状となる。このため、遅延量を増大させると、つまり、信号Ｂの鈍りを大きくすると、パルスが容易に消失してしまう。遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限される。一例として、信号Ａの周期を２ｎｓ、信号Ａのデューティを４０％、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベルとすると、遅延量の最大値Ｄｍａｘは、
（２ｎｓ×４０％−２００ｐｓ）×５０％＝３００ｐｓ
となる。つまり、３００ｐｓを超える遅延を持たせようとするとパルスが消失してしまうため、遅延量を３００ｐｓ以下に設定しなければならない。
【００５２】
図９は、ワンショットパルス生成回路を使用した場合の波形の変化を説明するためのタイミング図である。
【００５３】
図９の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。ワンショットパルス生成回路を使用しているため、信号Ｂの立ち上がりエッジについては信号Ａに対して鈍っている一方、信号Ｂの立ち下がりエッジについては信号Ａに対して実質的に鈍っていない。このため、信号Ｂはノコギリ波状となる。本例においても、遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限されるが、一例として、信号Ａの周期を２ｎｓ、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベル、信号Ａのワンショットパルス幅を１００ｐｓとすると、遅延量の最大値は、
｛２ｎｓ−（２００ｐｓ＋１００ｐｓ）−２００ｐｓ｝×５０％＝７５０ｐｓ
となる。つまり、図８に示す信号Ａと図９に示す信号Ａは同じ周期を有しているにもかかわらず、ワンショットパルス生成回路を使用することにより遅延量の最大値Ｄｍａｘを７５０ｐｓまで拡大できることを意味する。
【００５４】
しかもこの最大値Ｄｍａｘ（＝７５０ｐｓ）は、１個のワンショットパルス生成回路あたりの値であることから、複数のワンショットパルス生成回路を直列に接続することにより、合計の遅延量はより大きくなる。また、ワンショットパルス生成回路を使用した場合、上記の数式からも明らかなように、遅延量の最大値が入力信号のデューティの影響を受けない。このため、入力信号のデューティが変化しても遅延量の最大値が変化することはない。
【００５５】
尚、カウンタ回路１１２，１２２を用いたワンショットパルス生成回路２０１〜２０ｎの制御方法については特に限定されず、各ワンショットパルス生成回路２０１〜２０ｎの遅延量がほぼ均一化されるよう制御しても構わないし、あるワンショットパルス生成回路の遅延量が最大値又は最小値に達したら別のワンショットパルス生成回路の遅延量を変化させるといった制御を行っても構わない。前者の制御方法によれば、各ワンショットパルス生成回路２０１〜２０ｎから出力されるパルスの鈍りがほぼ平均化されることから、極端に鈍りの大きい波形が存在しなくなる。その結果、ノイズへの耐性が向上するというメリットが得られる。これに対し、後者の制御方法によれば、制御を単純化することが可能となる。
【００５６】
図１０は、変形例によるＤＬＬ回路１００ａの回路図である。
【００５７】
図１０に示すＤＬＬ回路１００ａは二相式ではなく、ＤＣＣ（デューティ補正回路）１４０を用いて内部クロック信号ＬＣＬＫの立ち下がりエッジを調整するタイプのＤＬＬ回路である。内部クロック信号ＬＣＬＫの立ち上がりエッジは、図２に示したＤＬＬ回路１００と同様、ディレイライン１１０によって制御される。
【００５８】
図１０に示すＤＬＬ回路１００ａにおいては、レプリカクロック信号ＲｅｐＣＬＫがＤＣＤ（デューティサイクル検出回路）１４１にも供給される。ＤＣＤ１４１は、レプリカクロック信号ＲｅｐＣＬＫのデューティがターゲットである５０％からどの程度ずれているのかを検出するための回路であり、その検出結果であるデューティ判定信号ＤＤはカウンタ回路１４２に供給される。カウンタ回路１４２は、デューティ判定信号ＤＤに基づいてアップカウント又はダウンカウントされ、そのカウント値ＤＣＮＴに基づいてＤＣＣ１４０を制御する。ＤＣＣ１４０は、カウント値ＤＣＮＴに基づいて内部クロック信号ＲＣＬＫ１の立ち下がりエッジの位置を調整する回路であり、上記のフィードバックが行われることによって、内部クロック信号ＬＣＬＫのデューティが５０％に安定化される。
【００５９】
このような回路構成を有するＤＬＬ回路１００ａにおいても、ディレイライン１１０を上記実施形態にて説明した構成とすれば、上記実施形態と同じ効果を得ることが可能となる。ディレイライン１１０から出力される内部クロック信号ＲＣＬＫ１は、上述の通り、ワンショットパルスが連続する波形でありデューティは５０％から大きくずれているが、このずれはＤＣＣ１４０によって５０％に補正される。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、上記実施形態では、ドライバ回路を構成するトランジスタ３３１〜３３５のチャネル幅を互いに相違させることによって駆動動力に差を設けているが、駆動動力に差を設ける他の方法として、チャネル長を相違させたり、ファンアウトを相違させたりすることも可能である。さらに、各ドライバ回路の駆動動力に差を設けることも必須でなく、各ドライバ回路の駆動能力が同じであっても構わない。但し、各ドライバ回路の駆動動力に差を設けることにより（特に、２のべき乗の重み付けを与えることにより）、調整ピッチを細かくしつつ、調整範囲を拡大することが可能となる。
【符号の説明】
【００６２】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１〜２４ 端子
３０ データ入出力回路
３０ａ 出力バッファ回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
１００，１００ａ ＤＬＬ回路
１０１，１０２ 入力初段回路
１１０，１２０ ディレイライン
１１０ａ 入力ノード
１１０ｂ 出力ノード
１１１，１２１ 位相判定回路
１１２，１２２ カウンタ回路
１３０ ミキサ回路
１３１ バッファ回路
１３２ レプリカ回路
１４０ ＤＣＣ（デューティ補正回路）
１４１ ＤＣＤ（デューティサイクル検出回路）
１４２ カウンタ回路
２０１〜２０ｎ ワンショットパルス生成回路
２１１ 可変遅延回路
２１２ インバータ
２１３ ＮＡＮＤゲート回路
３３１〜３３５ トランジスタ（ドライバ回路）
ＣＫ，ＣＫＢ 外部クロック信号
ＦＣＬＫ０，ＦＣＬＫ１ 内部クロック信号
ＩＮ，ＩＮａ，ＩＮｂ 入力クロック信号
ＬＣＬＫ，ＬＣＬＫ０ 内部クロック信号
ＯＵＴ 出力クロック信号
ＲＣＬＫ０，ＲＣＬＫ１ 内部クロック信号
ＲｅｐＣＬＫ レプリカクロック信号
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ディレイラインを備える半導体装置に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、主にＤＬＬ（Delay Locked Loop）回路によって生成される（特許文献１参照）。ＤＬＬ回路には、内部クロック信号を遅延させるディレイラインが含まれており、その遅延量はカウンタ回路から出力されるカウント値よって定められる。
【０００３】
特許文献１に記載されたＤＬＬ回路においては、遅延量の調整ピッチが粗い粗調整遅延回路と、遅延量の調整ピッチが細かい微調整遅延回路が直列接続されている。これにより、遅延量の調整範囲を十分に確保しつつ、遅延量の微調整を可能としている。尚、ＤＬＬ回路に関するものではないが、特許文献２，３にはワンショットパルス生成回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４２６６号公報
【特許文献２】特開平１０−１４４０７４号公報
【特許文献３】特開昭６２−２９９１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、一般的な微調整遅延回路はアナログ電圧を使用するインタポレータ回路であるため、アナログ電圧を生成するための電圧生成回路が必要になる。また、アナログ電圧が意図せず変動すると遅延量も変化してしまうため、アナログ電圧の安定性を十分に確保しなければ所望の遅延量が得られないという問題もあった。このような問題は、ＤＬＬ回路に使用するディレイラインに限らず、クロック信号の遅延量を高精度に制御する必要のある全てのディレイラインにおいて生じる問題である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変であることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の内部クロック信号を遅延させることによって第２の内部クロック信号を生成するディレイラインと、前記第２の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、前記第１の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】ディレイライン１１０の構成を示すブロック図である。
【図４】ワンショットパルス生成回路２０１〜２０ｎの回路図である。
【図５】ワンショットパルス生成回路２０１〜２０ｎの動作を説明するためのタイミング図である。
【図６】可変遅延回路２１１の回路図である。
【図７】ディレイライン１１０の動作を説明するためのタイミングであり、（ａ）は遅延量を最小に設定した場合を示し、（ｂ）は遅延量を最大に設定した場合を示している。
【図８】通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。
【図９】ワンショットパルス生成回路を使用した場合の波形の変化を説明するためのタイミング図である。
【図１０】変形例によるＤＬＬ回路１００ａの回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１３】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１４】
具体的には、コマンド信号ＣＭＤがアクティブコマンドＡＣＴである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１５】
一方、コマンド信号ＣＭＤがリードコマンドＲＤ又はライトコマンドＷＴである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１６】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力バッファ回路３０ａに供給される。これにより、メモリセルアレイ１１から読み出されたリードデータＤＱは、内部クロック信号ＬＣＬＫに同期してデータ端子３１から出力される。
【００１７】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１８】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１９】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２０】
図２に示すＤＬＬ回路１００は、２つのディレイライン１１０，１２０を備えたいわゆる二相式のＤＬＬ回路である。このうち、ディレイライン１１０は、内部クロック信号ＲＣＬＫ０を遅延させることによって内部クロック信号ＲＣＬＫ１を生成する回路であり、その遅延量はカウンタ回路１１２のカウント値ＲＣＮＴによって定められる。本発明においては、内部クロック信号ＲＣＬＫ０を「第１の内部クロック信号」と呼ぶことがある。同様に、ディレイライン１２０は、内部クロック信号ＦＣＬＫ０を遅延させることによって内部クロック信号ＦＣＬＫ１を生成する回路であり、その遅延量はカウンタ回路１２２のカウント値ＦＣＮＴによって定められる。
【００２１】
内部クロック信号ＲＣＬＫ０は、端子２３に供給される外部クロック信号ＣＫを入力初段回路１０１によってバッファリングした信号であり、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号ＣＫＢの立ち下がりエッジ）をモニタするために使用される。一方、内部クロック信号ＦＣＬＫ０は、端子２４に供給される外部クロック信号ＣＫＢを入力初段回路１０２によってバッファリングした信号であり、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号ＣＫＢの立ち上がりエッジ）をモニタするために使用される。
【００２２】
ディレイライン１１０，１２０から出力される内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１は、ミキサ回路１３０に供給される。ミキサ回路１３０は、内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１を合成することによって、内部クロック信号ＬＣＬＫ０を生成する回路である。本発明においては、内部クロック信号ＬＣＬＫ０を「第２の内部クロック信号」と呼ぶことがある。
【００２３】
ここで、内部クロック信号ＬＣＬＫ０の立ち上がりエッジは、内部クロック信号ＲＣＬＫ１の立ち上がりエッジと一致し、内部クロック信号ＬＣＬＫ０の立ち下がりエッジは、内部クロック信号ＦＣＬＫ１の立ち上がりエッジと一致する。このようにして生成された内部クロック信号ＬＣＬＫ０は、バッファ回路１３１を介して内部クロック信号ＬＣＬＫとして出力される。上述の通り、内部クロック信号ＬＣＬＫは、図１に示した出力バッファ回路３０ａに供給され、リードデータＤＱの出力タイミングを規定する信号として用いられる。
【００２４】
内部クロック信号ＬＣＬＫは、レプリカ回路１３２にも供給される。レプリカ回路１３２は、出力バッファ回路３０ａと実質的に同じ特性を有する回路であり、その出力はレプリカクロック信号ＲｅｐＣＬＫとして用いられる。出力バッファ回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ回路１３２から出力されるレプリカクロック信号ＲｅｐＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１１１，１２１によって行われ、判定の結果は位相判定信号ＲＰＤ，ＦＰＤとして出力される。位相判定信号ＲＰＤ，ＦＰＤは、カウンタ回路１１２，１２２にそれぞれフィードバックされ、これによって位相のずれが補正される。
【００２５】
位相判定回路１１１は、内部クロック信号ＲＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＲＰＤを生成する回路である。ここで、内部クロック信号ＲＣＬＫ０の立ち上がりエッジは、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号ＣＫＢの立ち下がりエッジ）とタイミングが一致する信号であり、レプリカクロック信号ＲｅｐＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相判定回路１１１は、外部クロック信号ＣＫの立ち上がりエッジとリードデータＤＱの位相を間接的に比較していることになる。
【００２６】
比較の結果、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＲＣＬＫ０に対して遅れていれば、位相判定回路１１１は位相判定信号ＲＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路１１２はカウントダウンされ、これによりディレイライン１１０の遅延量が減少する。逆に、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＲＣＬＫ０に対して進んでいれば、位相判定回路１１１は位相判定信号ＲＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路１１２はカウントアップされ、これによりディレイライン１１０の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号ＲＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫの立ち上がりエッジが一致することになる。
【００２７】
同様に、位相判定回路１２１は、内部クロック信号ＦＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＦＰＤを生成する回路である。ここで、内部クロック信号ＦＣＬＫ０の立ち上がりエッジは、外部クロック信号ＣＫの立ち下がりエッジ（外部クロック信号ＣＫＢの立ち上がりエッジ）とタイミングが一致する信号であり、レプリカクロック信号ＲｅｐＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相判定回路１２１は、外部クロック信号ＣＫの立ち下がりエッジとリードデータＤＱの位相を間接的に比較していることになる。
【００２８】
比較の結果、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＦＣＬＫ０に対して遅れていれば、位相判定回路１２１は位相判定信号ＦＰＤを一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路１２２はカウントダウンされ、これによりディレイライン１２０の遅延量が減少する。逆に、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＦＣＬＫ０に対して進んでいれば、位相判定回路１２１は位相判定信号ＦＰＤを他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路１２２はカウントアップされ、これによりディレイライン１２０の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号ＦＣＬＫ０とレプリカクロック信号ＲｅｐＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫの立ち下がりエッジが一致することになる。
【００２９】
図３は、ディレイライン１１０の構成を示すブロック図である。
【００３０】
図３に示すように、ディレイライン１１０は入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続されたｎ個のワンショットパルス生成回路２０１〜２０ｎからなる。入力ノード１１０ａとは内部クロック信号ＲＣＬＫ０が供給されるノードであり、出力ノード１１０ｂとは内部クロック信号ＲＣＬＫ１が出力されるノードである。ワンショットパルス生成回路２０１〜２０ｎにはそれぞれ対応するカウント値ＲＣＮＴ１〜ＲＣＮＴｎが供給されており、その値によって生成されるワンショットパルスのパルス幅が制御される。図示しないが、ディレイライン１２０も同様の構成を有している。つまり、ｎ個のワンショットパルス生成回路が直列接続され、それぞれ対応するカウント値ＦＣＮＴ１〜ＦＣＮＴｎによって、ワンショットパルスのパルス幅が制御される。
【００３１】
図４は、ワンショットパルス生成回路２０１〜２０ｎの回路図である。
【００３２】
図４に示すように、ワンショットパルス生成回路２０１〜２０ｎは、入力クロック信号ＩＮを遅延させることによってクロック信号ＩＮａを生成する可変遅延回路２１１と、クロック信号ＩＮａを反転させてクロック信号ＩＮｂを生成するインバータ２１２と、入力クロック信号ＩＮ，ＩＮｂを受けて出力クロック信号ＯＵＴを生成するＮＡＮＤゲート回路２１３からなる。入力クロック信号ＩＮは、初段のワンショットパルス生成回路２０１であれば内部クロック信号ＲＣＬＫ０に相当し、２段目以降のワンショットパルス生成回路２０２〜２０ｎであれば前段のワンショットパルス生成回路２０１〜２０（ｎ−１）からの出力クロック信号ＯＵＴに相当する。また、出力クロック信号ＯＵＴは、最終段のワンショットパルス生成回路２０ｎであれば内部クロック信号ＲＣＬＫ１に相当し、最終段より前のワンショットパルス生成回路２０１〜２０（ｎ−１）であれば後段のワンショットパルス生成回路２０２〜２０ｎに供給する入力クロック信号ＩＮに相当する。
【００３３】
図５は、ワンショットパルス生成回路２０１〜２０ｎの動作を説明するためのタイミング図である。
【００３４】
図５に示す符号ＩＮｉは、ｉ段目のワンショットパルス生成回路２０ｉに供給される入力クロック信号ＩＮの波形を示し、符号ＩＮｂｉは、ｉ段目のワンショットパルス生成回路２０ｉ内のクロック信号ＩＮｂの波形を示している。図５に示す例では、時刻ｔ１においてクロック信号ＩＮｉの立ち上がりエッジが現れており、時刻ｔ２においてクロック信号ＩＮｂｉの立ち下がりエッジが現れている。このことは、インバータ２１２による遅延時間を無視すると、時刻ｔ１から時刻ｔ２までの期間Ｄｉは可変遅延回路２１１の遅延量に相当することを意味する。
【００３５】
これにより得られる出力クロック信号ＯＵＴｉは、時刻ｔ１から時刻ｔ２までの期間においてローレベルとなるワンショットパルスとなる。そのパルス幅は、期間Ｄｉに相当する。出力クロック信号ＯＵＴｉは、次段のワンショットパルス生成回路２０（ｉ＋１）に供給される入力クロック信号ＩＮｉ＋１として用いられる。これにより、次段のワンショットパルス生成回路２０（ｉ＋１）から出力される出力クロック信号ＯＵＴｉ＋１は、時刻ｔ２から時刻ｔ３までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Ｄｉ＋１である。
【００３６】
さらに、出力クロック信号ＯＵＴｉ＋１は、次段のワンショットパルス生成回路２０（ｉ＋２）に供給される入力クロック信号ＩＮｉ＋２として用いられる。これにより、次段のワンショットパルス生成回路２０（ｉ＋２）から出力される出力クロック信号ＯＵＴｉ＋２は、時刻ｔ３から時刻ｔ４までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Ｄｉ＋２である。
【００３７】
このように、内部クロック信号ＲＣＬＫ０がワンショットパルス生成回路２０１〜２０ｎを進むにつれて、ワンショットパルスのパルス位置が徐々にシフトすることになる。そのシフト量はワンショットパルスのパルス幅によって定義される。
【００３８】
ここで、生成されるワンショットパルスの立ち下がりエッジ（開始エッジ）と、立ち上がりエッジ（終了エッジ）は、いずれも入力クロック信号ＩＮの立ち上がりエッジを起点としていることが重要である。換言すれば、入力クロック信号ＩＮの立ち下がりエッジは、生成されるワンショットパルスの波形とは無関係である。その結果、ワンショットパルスのパルスの立ち上がりエッジ（終了エッジ）から、次のワンショットパルスの立ち下がりエッジ（開始エッジ）までの期間が十分に確保されるため、ワンショットパルスのパルス幅を長く設定しても、パルスが消失することがない。この点については、追ってより詳しく説明する。
【００３９】
図６は、可変遅延回路２１１の回路図である。
【００４０】
図６に示すように、可変遅延回路２１１は、入力クロック信号ＩＮｉをバッファリングする２段のインバータ３０１，３０２と、インバータ３０２の出力をゲート電極に受けるＰチャンネル型ＭＯＳトランジスタ３１０及びＮチャンネル型ＭＯＳトランジスタ３２１〜３２５と、それぞれトランジスタ３２１〜３２５に直列接続されたＮチャンネル型ＭＯＳトランジスタ３３１〜３３５を備える。トランジスタ３１０のソースは高位側の電源電位ＶＰＥＲＩに接続され、トランジスタ３２１〜３２５ソースは低位側の電源電位ＶＳＳに接続されている。また、トランジスタ３１０のドレインとトランジスタ３３１〜３３５のドレインは共通接続され、クロック信号ＩＮａｉの出力ノードとして機能する。
【００４１】
並列接続されたトランジスタ３３１〜３３５のゲート電極には、カウント値ＲＣＮＴｉの対応するビットがそれぞれ供給される。本例ではカウント値ＲＣＮＴｉが５ビットのバイナリ信号からなり、このうち最下位ビットＲＣＮＴｉ１はトランジスタ３３１のゲート電極に供給される。同様に、ビットＲＣＮＴｉ２はトランジスタ３３２のゲート電極に供給され、ビットＲＣＮＴｉ４はトランジスタ３３３のゲート電極に供給され、ビットＲＣＮＴｉ８はトランジスタ３３４のゲート電極に供給され、最上位ビットＲＣＮＴｉ１６はトランジスタ３３５のゲート電極に供給される。本発明においては、それぞれのトランジスタ３３１〜３３５を「ドライバ回路」と呼ぶことがある。トランジスタ３３１〜３３５のチャネル幅は互いに相違しており、バイナリ信号の重み付けに対応している。すなわち、トランジスタ３３１のチャネル幅をＷとした場合、トランジスタ３３２〜３３５のチャネル幅はそれぞれ２Ｗ，４Ｗ，８Ｗ，１６Ｗに設計されている。
【００４２】
各トランジスタ３３１〜３３５の駆動能力は、チャネル幅に比例する。これにより、クロック信号ＩＮａｉがローレベルに変化するスピードは、１又は２以上のトランジスタ３３１〜３３５を選択することにより、３１段階に調節することができる。最も高速に変化させる場合にはカウント値ＲＣＮＴｉを最大値（ビットＲＣＮＴｉ１〜ビットＲＣＮＴｉ１６を全てハイレベル）とすれば良く、この場合、全ての電流パスが有効となる。また、最も低速に変化させる場合にはカウント値ＲＣＮＴｉを最小値（ビットＲＣＮＴｉ１のみをハイレベルとし、他のビットＲＣＮＴｉ２〜ＲＣＮＴｉ１６を全てローレベル）とすれば良く、この場合、トランジスタ３３１，３２１からなる電流パスのみが有効となる。
【００４３】
図７はディレイライン１１０の動作を説明するためのタイミングであり、（ａ）は遅延量を最小に設定した場合を示し、（ｂ）は遅延量を最大に設定した場合を示している。図７においては、ディレイライン１１０が８個のワンショットパルス生成回路２０１〜２０８によって構成されている場合を例示している。
【００４４】
図７（ａ）に示すように、遅延量を最小に設定すると、各ワンショットパルス生成回路２０１〜２０８から出力されるワンショットパルスのパルス幅は最小となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号ＲＣＬＫ１の遅延は、入力された内部クロック信号ＲＣＬＫ０に対して最小となる。遅延量を最小とするためには、各ワンショットパルス生成回路に供給するカウント値ＲＣＮＴｉを上述の通り最小値とすればよい。図７（ａ）に示す例では、得られる遅延量は３．２７ｎｓである。
【００４５】
一方、図７（ｂ）に示すように、遅延量を最大に設定すると、各ワンショットパルス生成回路２０１〜２０８から出力されるワンショットパルスのパルス幅は最大となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号ＲＣＬＫ１の遅延は、入力された内部クロック信号ＲＣＬＫ０に対して最大となる。遅延量を最大とするためには、各ワンショットパルス生成回路に供給するカウント値ＲＣＮＴｉを上述の通り最大値とすればよい。図７（ｂ）に示す例では、得られる遅延量は５．７８ｎｓである。つまり、図７（ａ）に示す例に比べて２．５１ｎｓだけ遅延量が増大している。
【００４６】
もちろん、カウント値ＲＣＮＴｉを種々の値に設定することによって、遅延量は最小値から最大値までの範囲で多段階に調整することができる。その調整可能範囲は、１個のワンショットパルス生成回路２０ｉにおいて３１段階であることから、かなり広範囲な調整が可能であることが理解できる。しかも、インバーターチェーンからなる通常のディレイラインと比べ、調整ピッチは非常に細かい。
【００４７】
以上、ディレイライン１１０に関して説明したが、もう一方のディレイライン１２０についても同様である。ディレイライン１１０，１２０から出力される内部クロック信号ＲＣＬＫ１，ＦＣＬＫ１は、いずれもワンショットパルスが連続する波形を有しているが、ミキサ回路１３０によって立ち上がりエッジ（又は立ち下がりエッジ）のみが抽出され、合成される。その結果、デューティがほぼ５０％である内部クロック信号ＬＣＬＫを得ることが可能となる。
【００４８】
以上説明したように、本実施形態によれば、簡単な回路構成によってディレイライン１１０，１２０の遅延量の調整範囲を十分に確保しつつ、調整ピッチを細かくすることが可能となる。これにより、粗調整遅延回路と微調整遅延回路を併用する必要が無くなる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。
【００４９】
ここで、ディレイライン１１０，１２０にワンショットパルス生成回路を用いる利点について説明する。
【００５０】
図８は、通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。通常のディレイラインとは、入力信号の立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせる回路を指す。
【００５１】
図８の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。図８に示すように、信号Ａの立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせると、信号Ｂが三角波状となる。このため、遅延量を増大させると、つまり、信号Ｂの鈍りを大きくすると、パルスが容易に消失してしまう。遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限される。一例として、信号Ａの周期を２ｎｓ、信号Ａのデューティを４０％、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベルとすると、遅延量の最大値Ｄｍａｘは、
（２ｎｓ×４０％−２００ｐｓ）×５０％＝３００ｐｓ
となる。つまり、３００ｐｓを超える遅延を持たせようとするとパルスが消失してしまうため、遅延量を３００ｐｓ以下に設定しなければならない。
【００５２】
図９は、ワンショットパルス生成回路を使用した場合の波形の変化を説明するためのタイミング図である。
【００５３】
図９の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。ワンショットパルス生成回路を使用しているため、信号Ｂの立ち上がりエッジについては信号Ａに対して鈍っている一方、信号Ｂの立ち下がりエッジについては信号Ａに対して実質的に鈍っていない。このため、信号Ｂはノコギリ波状となる。本例においても、遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限されるが、一例として、信号Ａの周期を２ｎｓ、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベル、信号Ａのワンショットパルス幅を１００ｐｓとすると、遅延量の最大値は、
｛２ｎｓ−（２００ｐｓ＋１００ｐｓ）−２００ｐｓ｝×５０％＝７５０ｐｓ
となる。つまり、図８に示す信号Ａと図９に示す信号Ａは同じ周期を有しているにもかかわらず、ワンショットパルス生成回路を使用することにより遅延量の最大値Ｄｍａｘを７５０ｐｓまで拡大できることを意味する。
【００５４】
しかもこの最大値Ｄｍａｘ（＝７５０ｐｓ）は、１個のワンショットパルス生成回路あたりの値であることから、複数のワンショットパルス生成回路を直列に接続することにより、合計の遅延量はより大きくなる。また、ワンショットパルス生成回路を使用した場合、上記の数式からも明らかなように、遅延量の最大値が入力信号のデューティの影響を受けない。このため、入力信号のデューティが変化しても遅延量の最大値が変化することはない。
【００５５】
尚、カウンタ回路１１２，１２２を用いたワンショットパルス生成回路２０１〜２０ｎの制御方法については特に限定されず、各ワンショットパルス生成回路２０１〜２０ｎの遅延量がほぼ均一化されるよう制御しても構わないし、あるワンショットパルス生成回路の遅延量が最大値又は最小値に達したら別のワンショットパルス生成回路の遅延量を変化させるといった制御を行っても構わない。前者の制御方法によれば、各ワンショットパルス生成回路２０１〜２０ｎから出力されるパルスの鈍りがほぼ平均化されることから、極端に鈍りの大きい波形が存在しなくなる。その結果、ノイズへの耐性が向上するというメリットが得られる。これに対し、後者の制御方法によれば、制御を単純化することが可能となる。
【００５６】
図１０は、変形例によるＤＬＬ回路１００ａの回路図である。
【００５７】
図１０に示すＤＬＬ回路１００ａは二相式ではなく、ＤＣＣ（デューティ補正回路）１４０を用いて内部クロック信号ＬＣＬＫの立ち下がりエッジを調整するタイプのＤＬＬ回路である。内部クロック信号ＬＣＬＫの立ち上がりエッジは、図２に示したＤＬＬ回路１００と同様、ディレイライン１１０によって制御される。
【００５８】
図１０に示すＤＬＬ回路１００ａにおいては、レプリカクロック信号ＲｅｐＣＬＫがＤＣＤ（デューティサイクル検出回路）１４１にも供給される。ＤＣＤ１４１は、レプリカクロック信号ＲｅｐＣＬＫのデューティがターゲットである５０％からどの程度ずれているのかを検出するための回路であり、その検出結果であるデューティ判定信号ＤＤはカウンタ回路１４２に供給される。カウンタ回路１４２は、デューティ判定信号ＤＤに基づいてアップカウント又はダウンカウントされ、そのカウント値ＤＣＮＴに基づいてＤＣＣ１４０を制御する。ＤＣＣ１４０は、カウント値ＤＣＮＴに基づいて内部クロック信号ＲＣＬＫ１の立ち下がりエッジの位置を調整する回路であり、上記のフィードバックが行われることによって、内部クロック信号ＬＣＬＫのデューティが５０％に安定化される。
【００５９】
このような回路構成を有するＤＬＬ回路１００ａにおいても、ディレイライン１１０を上記実施形態にて説明した構成とすれば、上記実施形態と同じ効果を得ることが可能となる。ディレイライン１１０から出力される内部クロック信号ＲＣＬＫ１は、上述の通り、ワンショットパルスが連続する波形でありデューティは５０％から大きくずれているが、このずれはＤＣＣ１４０によって５０％に補正される。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、上記実施形態では、ドライバ回路を構成するトランジスタ３３１〜３３５のチャネル幅を互いに相違させることによって駆動動力に差を設けているが、駆動動力に差を設ける他の方法として、チャネル長を相違させたり、ファンアウトを相違させたりすることも可能である。さらに、各ドライバ回路の駆動動力に差を設けることも必須でなく、各ドライバ回路の駆動能力が同じであっても構わない。但し、各ドライバ回路の駆動動力に差を設けることにより（特に、２のべき乗の重み付けを与えることにより）、調整ピッチを細かくしつつ、調整範囲を拡大することが可能となる。
【符号の説明】
【００６２】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１〜２４ 端子
３０ データ入出力回路
３０ａ 出力バッファ回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
１００，１００ａ ＤＬＬ回路
１０１，１０２ 入力初段回路
１１０，１２０ ディレイライン
１１０ａ 入力ノード
１１０ｂ 出力ノード
１１１，１２１ 位相判定回路
１１２，１２２ カウンタ回路
１３０ ミキサ回路
１３１ バッファ回路
１３２ レプリカ回路
１４０ ＤＣＣ（デューティ補正回路）
１４１ ＤＣＤ（デューティサイクル検出回路）
１４２ カウンタ回路
２０１〜２０ｎ ワンショットパルス生成回路
２１１ 可変遅延回路
２１２ インバータ
２１３ ＮＡＮＤゲート回路
３３１〜３３５ トランジスタ（ドライバ回路）
ＣＫ，ＣＫＢ 外部クロック信号
ＦＣＬＫ０，ＦＣＬＫ１ 内部クロック信号
ＩＮ，ＩＮａ，ＩＮｂ 入力クロック信号
ＬＣＬＫ，ＬＣＬＫ０ 内部クロック信号
ＯＵＴ 出力クロック信号
ＲＣＬＫ０，ＲＣＬＫ１ 内部クロック信号
ＲｅｐＣＬＫ レプリカクロック信号
【特許請求の範囲】
【請求項１】
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、
前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、
前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変である、ことを特徴とする半導体装置。
【請求項２】
前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、
前記可変遅延回路を通過していない前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方のタイミングを規定し、
前記可変遅延回路を通過した前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記他方のタイミングを規定する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変遅延回路は並列接続された複数のドライバ回路を含み、使用する１又は２以上のドライバ回路を選択することによって前記期間を可変とすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のドライバ回路に含まれる少なくとも２つのドライバ回路は、互いに駆動能力が異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力ノードから出力される前記出力クロック信号のデューティを５０％に調整するデューティ補正回路をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
第１の内部クロック信号を遅延させることによって第２の内部クロック信号を生成するディレイラインと、
前記第２の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、
前記第１の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、
前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、
前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする半導体装置。
【請求項７】
前記ディレイラインは第１及び第２のディレイラインを含み、
前記第１のディレイラインを構成する複数のワンショットパルス生成回路は、前記第１の内部クロック信号の立ち上がりエッジに応答してワンショットパルスを生成し、
前記第２のディレイラインを構成する複数のワンショットパルス生成回路は、前記第１の内部クロック信号の立ち下がりエッジに応答してワンショットパルスを生成し、
前記第１のディレイラインの出力と前記第２のディレイラインの出力を合成することよって前記第２の内部クロック信号を生成するミキサ回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ディレイラインから出力される前記第２の内部クロック信号のデューティを５０％に調整するデューティ補正回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、
前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過していないクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、ワンショットパルスの開始エッジを規定し、
前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過したクロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、ワンショットパルスの終了エッジを規定する、ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記出力クロック信号に同期してデータを外部に出力する出力バッファ回路をさらに備え、前記レプリカ回路は前記出力バッファ回路と同一の特性を有していることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
【請求項１】
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、
前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、
前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変である、ことを特徴とする半導体装置。
【請求項２】
前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、
前記可変遅延回路を通過していない前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方のタイミングを規定し、
前記可変遅延回路を通過した前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記他方のタイミングを規定する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変遅延回路は並列接続された複数のドライバ回路を含み、使用する１又は２以上のドライバ回路を選択することによって前記期間を可変とすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のドライバ回路に含まれる少なくとも２つのドライバ回路は、互いに駆動能力が異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力ノードから出力される前記出力クロック信号のデューティを５０％に調整するデューティ補正回路をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
第１の内部クロック信号を遅延させることによって第２の内部クロック信号を生成するディレイラインと、
前記第２の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、
前記第１の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、
前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、
前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする半導体装置。
【請求項７】
前記ディレイラインは第１及び第２のディレイラインを含み、
前記第１のディレイラインを構成する複数のワンショットパルス生成回路は、前記第１の内部クロック信号の立ち上がりエッジに応答してワンショットパルスを生成し、
前記第２のディレイラインを構成する複数のワンショットパルス生成回路は、前記第１の内部クロック信号の立ち下がりエッジに応答してワンショットパルスを生成し、
前記第１のディレイラインの出力と前記第２のディレイラインの出力を合成することよって前記第２の内部クロック信号を生成するミキサ回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ディレイラインから出力される前記第２の内部クロック信号のデューティを５０％に調整するデューティ補正回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、
前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過していないクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、ワンショットパルスの開始エッジを規定し、
前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過したクロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、ワンショットパルスの終了エッジを規定する、ことを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記出力クロック信号に同期してデータを外部に出力する出力バッファ回路をさらに備え、前記レプリカ回路は前記出力バッファ回路と同一の特性を有していることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−４２３５３（Ｐ２０１３−４２３５３Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７８０３（Ｐ２０１１−１７７８０３）
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]