【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】調整コードの変化に伴うジッタの発生が低減されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＥＣＬＫを受けるインバータ回路２１０〜２１７と、内部クロック信号ＯＣＬＫを受けるインバータ回路２２０〜２２７とを有し、調整コードＣ０〜Ｃ７を受けて選択されたインバータ回路の出力を合成することによって、内部クロック信号ＬＣＬＫの位相を１６段階に調整する。インバータ回路２１０，２２０は内部クロック信号ＬＣＬＫの位相を１段階変化させる能力を有し、インバータ回路２１１〜２１７，２２１〜２２７は内部クロック信号ＬＣＬＫの位相を２段階変化させる能力を有する。このように、内部クロック信号ＬＣＬＫの位相を調整するインバータ回路の最大能力が抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現する。
【解決手段】本発明に係る遅延ロックループ回路１は、遅延ライン３と、初期遅延モニタリング部４と、位相比較部５と、遅延制御部６と、ファイン遅延部７とを備え、初期遅延モニタリング部４は、基準クロックと複数の単位遅延部のうちの一部の単位遅延部が出力する単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について初期遅延モニタリングを行うものである。 （もっと読む）

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路を提供する。
【解決手段】ＳＳＣＧ１１からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路２１，２２及びクロック発生器２３からなるサンプリングクロック生成手段と、ＳＳＣＧ１１の出力クロック信号に基づいて生成されたＣＣＤ駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ２４と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路２０とを備えた。 （もっと読む）

【課題】分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を提供する。
【解決手段】フラクショナルＰＬＬ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ、電圧制御発振器４、位相コントローラ５、及び位相選択回路６を備える。位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量で変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。 （もっと読む）

【課題】トランジスタがアンバランスであってもチャージポンプ回路に最適なバイアス電圧を与えられる遅延制御回路を提供する。
【解決手段】所定の信号を受けて電流入出力端子から充放電を行うチャージポンプ回路と、電流入出力端子の端子電圧に基づく電圧が電源として供給される遅延回路と、チャージポンプ回路の充放電電流の基準となるバイアス電圧を生成するバイアス生成回路と、を備え、チャージポンプ回路及び遅延回路が、それぞれ、第１導電型トランジスタと、第２導電型トランジスタを含んで構成され、バイアス生成回路が、第１導電型トランジスタの相互コンダクタンスと第２導電型トランジスタの相互コンダクタンスの和に基づいて、バイアス電圧を生成する。チャージポンプ回路の充放電により遅延回路の電源電圧を制御し、これにより遅延回路の遅延時間を制御する。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】従来のＤＬＬ回路では、クロック信号の立ち上がりエッジと立ち下がりエッジとで遅延時間に差が生じる問題があった。
【解決手段】本発明のＤＬＬ回路は、入力クロック信号φｉｎに制御電圧Ｖｌｆに応じた遅延量を与える遅延バッファＢＵＦ１〜ＢＵＦ４と、入力クロック信号φｉｎを反転させるインバータとＩＮＶ１、ＩＮＶ２、を含み、入力クロック信号φｉｎを遅延させた出力クロック信号φｏｕｔを生成するディレイライン１０と、入力クロック信号φｉｎと前記出力クロック信号φｏｕｔとの位相差に基づいて制御電圧Ｖｌｆを生成する制御電圧生成部とを有し、ディレイライン１０は、インバータＩＮＶ１と遅延バッファＢＵＦ１、ＢＵＦ２とを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファ（ＩＮＶ２、ＢＵＦ３、ＢＵＦ４）を含む第２の遅延部と、を有する。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】Ｎ相クロックの相間スキューの検出を行なうための基準クロックを半導体集積回路内で生成する。
【解決手段】分周回路１４は、Ｎ相（４相）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４をＮ＋１個（６個）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周し、位相比較対象クロック生成回路１２は、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）から位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。そして、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する。 （もっと読む）

【課題】ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供する。
【解決手段】本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、第１の信号に対して遅延を与える遅延付与手段と、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。 （もっと読む）

【課題】ループ帯域より高い周波数のジッタを印加する。
【解決手段】指定された位相の出力信号を発生する信号発生装置であって、所定周期の基準信号と出力信号との位相差に応じた制御信号を出力する位相差検出部と、制御信号の高域成分を除去するループフィルタと、ループフィルタにより高域成分が除去された制御信号に応じた周波数の周期信号を発生する発振部と、指定された位相分、周期信号に対して位相がシフトされた出力信号を出力する位相シフト部と、を備える信号発生装置を提供する。 （もっと読む）

【課題】外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】周期の小さいジッタに対する低減効果を向上する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。 （もっと読む）