情報システムおよび半導体装置とその制御方法
【課題】周期の小さいジッタに対する低減効果を向上する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムクロックに同期してアドレス・コマンド情報やデータ情報の授受を行うインタフェースを有する情報システムに係り、特に、システムクロックで動作するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む半導体装置とその制御方法に係る。
【背景技術】
【０００２】
ＤＬＬ回路は、入力されるクロック信号ＣＬＫｉ（基準クロック）と、可変遅延回路（電圧制御遅延線など）が出力するクロック信号ＣＬＫｏをフィードバックした信号との位相が位相比較回路（ＰＤ）により比較され、比較結果を可変遅延回路の遅延時間に反映させる。そして、クロック信号ＣＬＫｏの位相を進ませ、又は遅らせる制御を行い、最終的にクロック信号ＣＬＫｏとクロック信号ＣＬＫｉの位相が一致（ロック）するように動作する。
【０００３】
通常、このようなＤＬＬ回路では、ロック完了後に消費電力低減のために動作を停止する。したがって、クロック信号ＣＬＫｉにジッタが含まれる場合、ロック後においてクロック信号ＣＬＫｏは、クロック信号ＣＬＫｉのジッタを反映したまま出力されてしまう。
【０００４】
そこで、クロック信号ＣＬＫｉにジッタが含まれる場合であっても、クロック信号ＣＬＫｏにおけるジッタを少なくするようなＤＬＬ回路が、特許文献１に記載されている。このＤＬＬ回路は、ラフ用の遅延単位とより小さいファイン用の遅延単位で位相調整可能なファイン用ＤＬＬ回路とを有する階層型のＤＬＬ回路を有し、先ずラフ用のＤＬＬ回路だけを作動し、ロックオンしたらラフ用のＤＬＬ回路の位相調整を停止し、該回路の遅延量を固定し、更に、ロックオン時、ファイン用ＤＬＬ回路を作動する。
【０００５】
このようなＤＬＬ回路によれば、電源ノイズ等の原因で位相が大きくずれてもタイミングクロックの位相はファイン用の遅延単位で位相調整が実施される。従って一時的なジッタ量をファイン用の遅延単位分を小量に抑制可能である。
【０００６】
【特許文献１】特開２０００−１２２７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明において与えられる。
【０００８】
特許文献１に記載のＤＬＬ回路によれば、クロック信号ＣＬＫｉにジッタが含まれる場合、ファイン用ＤＬＬ回路により、クロック信号ＣＬＫｏにおけるジッタを低減することができる。しかしながら、ファイン用ＤＬＬ回路においても位相のずれを検出して可変遅延回路の遅延時間に反映させるまでに遅れ時間が存在するため周期の小さいジッタに対しては全く低減効果がないという問題がある。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係る半導体装置は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を備える半導体装置であって、前記入力クロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備える。
【００１０】
本発明の他のアスペクト（側面）に係る情報処理システムは、システムクロック信号を送信する第１の半導体装置と前記システムクロック信号を受信する第２の半導体装置を含み、前記第２の半導体装置は、前記システムクロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、前記システムクロック信号と前記出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を有し、前記システムクロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記システムクロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記システムクロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備える。
【００１１】
本発明のさらに他のアスペクト（側面）に係る半導体装置の制御方法は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を含む半導体装置の制御方法であって、前記ＤＬＬ回路がロック状態にない場合に、前記入力クロック信号を前記可変遅延回路に与えるステップと、前記ＤＬＬ回路がロック状態にあって、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に与えるステップと、を含む。
【発明の効果】
【００１２】
本発明によれば、ジッタを少なくするために入力されるクロック信号のエッジの時間的位置をずらして可変遅延回路に与えるので、周期の小さいジッタに対する低減効果が向上する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係るＤＬＬ回路は、入力クロック信号（図１のＣＬＫｉ）を可変遅延回路（図１の１４）を介して出力クロック信号（図１のＣＬＫｏ）として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号および出力クロック信号を入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号および出力クロック信号の位相がずれた場合に、出力クロック信号の位相に基づいて入力クロック信号の位相に補正を加え、可変遅延回路に出力する位相補正回路（図１の２１）を備える。
【００１４】
ＤＬＬ回路において、位相補正回路は、入力クロック信号の位相と出力クロック信号の位相がずれた場合に、入力クロック信号の位相と出力クロック信号の位相との間の位相を有する信号を出力するようにしてもよい。
【００１５】
ＤＬＬ回路において、位相補正回路は、入力クロック信号の位相と出力クロック信号の位相がずれた場合に、入力クロック信号の位相と出力クロック信号の位相との間の中央より出力クロック信号寄りの位相を有する信号を出力するようにしてもよい。
【００１６】
ＤＬＬ回路において、位相補正回路は、入力クロック信号が入力された第１のインバータと出力クロック信号が入力された第２のインバータを含み、第１のインバータと第２のインバータの出力は共通接続されてもよい。
【００１７】
ＤＬＬ回路において、位相補正回路は、第１の電源と共通ノードとの間に設けられた負荷素子と共通ノードと第２の電源との間に並列に接続された第１および第２のＭＯＳ型トランジスタとを含み、第１のＭＯＳ型トランジスタは入力クロック信号で駆動され、第２のＭＯＳ型トランジスタは出力クロック信号で駆動されてもよい。
【００１８】
以上のようなＤＬＬ回路は、半導体装置として構成してもよい。また、このような半導体装置は、情報処理システムを構成するようにしてもよい。
【００１９】
以上のようなＤＬＬ回路によれば、入力クロック信号に短い周期のジッタが含まれている場合でも位相補正回路により所定の比率でジッタを低減した後に可変遅延回路に入力されるので、出力クロック信号のジッタを低減することができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力バッファ１１、位相補正回路２１、電圧制御遅延回路１４、出力バッファ１５、レプリカ出力バッファ１６、位相比較回路（ＰＤ）１７、カウンタ１８、Ｄ／Ａ変換回路１９を備える。また、位相補正回路２１は、インバータ１２、１３、クロックドインバータ２０を備える。
【００２２】
入力バッファ１１は、外部からクロック信号ＣＬＫｉを入力し、位相補正回路２１および位相比較回路１７の一方の入力端子に出力する。位相補正回路２１は、入力バッファ１１の出力信号（信号Ａ）とレプリカ出力バッファ１６の出力信号（信号Ｃ）とを入力し、ＤＬＬ回路がロック状態の場合にはロック判定信号Ｓｌが例えばＨレベル状態で、クロックドインバータ２０が活性となり、入力バッファ１１の出力信号（信号Ａ）の位相を、レプリカ出力バッファ１６の出力信号（信号Ｃ）の位相に基づき、所定の比率で補正をかけて電圧制御遅延回路１４に出力する。また、ＤＬＬ回路が非ロック状態の場合にはロック判定信号Ｓｌが例えばＬレベル状態で、クロックドインバータ２０が不活性となり、入力バッファ１１の出力信号（信号Ａ）の位相を補正をかけずに電圧制御遅延回路１４に出力する。
【００２３】
電圧制御遅延回路１４は、Ｄ／Ａ変換回路１９の出力信号に基づいて遅延量を制御する電圧制御遅延線（ＶＣＤＬ）などの可変遅延回路であって、位相補正回路２１の出力信号（信号Ｂ）を遅延し、出力バッファ１５、レプリカ出力バッファ１６にそれぞれ出力する。出力バッファ１５は、電圧制御遅延回路１４の出力信号をバッファリングし、クロック信号ＣＬＫｏとして外部に出力する。
【００２４】
レプリカ出力バッファ１６は、電圧制御遅延回路１４の出力信号をバッファリングし、クロック信号ＦｂＣＬＫとして位相補正回路２１および、位相比較回路１７の他方の入力端子に出力する。
【００２５】
位相比較回路１７は、入力バッファ１１の出力信号とレプリカ出力バッファ１６の出力信号（クロック信号ＦｂＣＬＫ）との位相を比較し、比較結果をカウンタ１８に出力する。カウンタ１８は、比較結果をカウントし、Ｄ／Ａ変換回路１９は、カウント結果をＤ／Ａ変換して電圧制御遅延回路１４における遅延量を制御するように電圧制御遅延回路１４に与える。
【００２６】
次に、位相補正回路２１について詳細に説明する。位相補正回路２１は、２つの入力信号である信号Ａおよび信号Ｃから出力信号である信号Ｂを生成する回路である。ロック判定信号ＳｌがＨレベルの場合には、信号Ａおよび信号Ｃのそれぞれの位相の中間の所定の比率の時間にシフトして補正した位相の信号Ｂを生成する。一方、ロック判定信号ＳｌがＬレベルの場合には、位相の補正は行わず、信号Ａをそのまま信号Ｂへ伝達する。
【００２７】
図２は、位相補正回路の一例を示す回路図である。図２において、位相補正回路２１は、ゲートに信号Ａが入力されたインバータ２２、およびクロックドインバータ２３、ゲートに信号Ｃが入力されたクロックドインバータ２４、およびインバータ１３からなる。インバータ２２、クロックドインバータ２３、およびクロックドインバータ２４の出力ノードＮ１は、共通接続され、インバータ１３に入力される。インバータ１３の出力は、位相補正回路２１の出力信号である信号Ｂとなる。
【００２８】
クロック判定信号ＳｌがＬレベルの場合には、クロックドインバータ２３が活性化され、クロックドインバータ２４は不活性となる。したがって、ノードＮ１は信号Ａのみに応答して並列接続されたインバータ２２、クロックドインバータ２３によって駆動される。一方、ロック判定信号ＳｌがＨレベルの場合には、クロックドインバータ２３が不活性とされ、クロックドインバータ２４は活性化される。したがって、ノードＮ１は、信号Ａに応答してインバータ２２により駆動されると共に、信号Ｃに応答してクロックドインバータ２４により駆動される。ここで、クロックドインバータ２３、クロックドインバータ２４は、負荷駆動能力等を同一特性であるようにしておくと、信号Ａと信号Ｃとの位相が一致している場合には信号Ｂの位相のシフト（補正）はない。
【００２９】
クロック信号ＣＬＫｉにジッタがあると信号Ａの位相がずれるため、信号Ａと信号Ｃとの位相がずれる。その結果、ノードＮ１における波形がなまるが、インバータ１３で波形成形され、信号Ａおよび信号Ｃのそれぞれの位相の中間の所定の比率の時間にシフトし、補正した位相の信号Ｂが得られる。ノードＮ１の波形のなまり具合で位相の補正量が決まるので、たとえば、インバータ２２とクロックドインバータ２４との負荷駆動能力を１：１とすると、信号Ｂの位相は、信号Ａおよび信号Ｃそれぞれの位相のちょうど中間の位相となる。このようにインバータ２２とクロックドインバータ２４との負荷駆動能力の比率を与えることで出力信号の位相補正量を設定することができる。
【００３０】
図３は、位相補正回路の他の例を示す回路図である。図３において、位相補正回路２１ａは、信号Ａおよび信号Ｃの立ち上がりの位相補正を担う、負荷ＭＯＳトランジスタＱｐ１、スイッチ用Ｎ型ＭＯＳトランジスタＱｎ２、Ｑｎ３、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎ、オアゲート２７、波形成形用インバータ２９、ワンショット信号生成回路３１、フリップフロップ駆動ＭＯＳトランジスタＱｐ４を備える。また、信号Ａおよび信号Ｃの立ち下がりの位相補正を担う、負荷ＭＯＳトランジスタＱｎ１、スイッチ用Ｐ型ＭＯＳトランジスタＱｐ２、Ｑｐ３、負荷駆動用定電流源Ｉｆｐ、Ｉｅｐ、ＡＮＤゲート２８、波形成形用インバータ３０、ワンショット信号生成回路３２、フリップフロップ駆動ＭＯＳトランジスタＱｎ４を備える。さらに、信号Ａおよび信号Ｃを分配するマルチプレクサ２５、２６、信号Ｂを出力するためのフリップフロップ３３および出力バッファ３４を備える。
【００３１】
位相補正回路２１ａは、信号Ａおよび信号Ｃの立ち上がりの位相補正と立下りの位相補正とを独立な回路で制御しているため、それぞれ独立に制御できるという特徴を有している。以下、信号Ａおよび信号Ｃの立ち上がりの位相補正について説明する。なお、立ち下がりの位相補正に関しては、各回路の信号レベルが立ち上がりの位相補正に対して反転していることを除けば同じであるので説明を省略する。
【００３２】
マルチプレクサ２５は、遅延時間を整合させるためのダミー回路でマルチプレクサ２６と同一回路同一特性を有する回路であり、常に信号Ａを選択するように構成されている。マルチプレクサ２５、２６は、信号Ａと信号Ｃの位相がずれている場合、それぞれの立ち上がりエッジでスイッチ用Ｎ型ＭＯＳトランジスタＱｎ２、Ｑｎ３を駆動する。したがって、位相ずれ量にしたがってノードＮ２の立下りスピードが変化し、波形成形用インバータ２９の出力信号の立ち上がりの位相補正が行われる。この時、位相補正量は、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎの電流比率を設定することで自由に設定可能である。また、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎの電流値を信号で制御するように設定することで補正量を調整可能である。
【００３３】
ワンショット信号生成回路３１は、波形成形用インバータ２９の出力信号の立ち上がりに対応してＬレベルとなるワンショットパルス信号でフリップフロップ駆動ＭＯＳトランジスタＱｐ４を駆動する。フリップフロップ駆動ＭＯＳトランジスタＱｐ４によって、フリップフロップ３３の出力は、Ｌレベルとなり、出力バッファ３４の出力である信号Ｂは、Ｈレベルとなる。
【００３４】
同様に、ワンショット信号生成回路３２は、波形成形用インバータ３０の出力信号の立ち下がりに対応してＨレベルとなるワンショットパルス信号でフリップフロップ駆動ＭＯＳトランジスタＱｎ４を駆動する。フリップフロップ駆動ＭＯＳトランジスタＱｎ４によって、フリップフロップ３３の出力は、Ｈレベルとなり、出力バッファ３４の出力である信号Ｂは、Ｌレベルとなる。
【００３５】
以上のような位相補正回路によれば、ワンショット信号生成回路３１、３２、フリップフロップ駆動ＭＯＳトランジスタＱｐ４、Ｑｎ４、フリップフロップ３３、出力バッファ３４により、独立に制御した信号Ａおよび信号Ｃの立ち上がりの位相補正と立下りの位相補正とを信号Ｂに統合するように反映することができる。
【００３６】
次に、ＤＬＬ回路の動作について説明する。図４は、本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。図４において、ロック判定信号Ｓｌがハイレベル、すなわちＤＬＬ回路がロックした後におけるクロック信号ＣＬＫｉのライズエッジのジッタに注目した動作波形を示す。なお、ＤＬＬ回路が動作を開始してから位相ロックが完了するまでは、ロック判定信号Ｓｌによってクロックドインバータ２０の動作を停止させて誤動作を防止する。
【００３７】
クロック信号ＣＬＫｉにおいて、理想エッジからΔＴｎ（ｎ＝１〜９）の時間ずれ（ジッタ）が発生したとする。この時間ずれΔＴｎは、サイクルごとに変動することもあるため、クロック信号ＣＬＫｉの波形のようになり、各ライズエッジにおいてΔＴｎのジッタを有する。入力バッファ１１の出力である節点Ａには、入力バッファ１１の遅延分だけ遅れたクロック信号ＣＬＫｉが現れる。
【００３８】
今、位相補正回路２１が機能しないとした場合、位相補正回路２１の出力信号、信号Ｂ’（仮想波形）は信号Ａに対して位相補正回路２１の遅延分だけ遅れた信号が現れる。また、レプリカ出力バッファ１６の出力には、信号Ｂ’が電圧制御遅延回路１４およびレプリカ出力バッファ１６によって遅延させられたクロック信号ＦｂＣｌｋ’が現れる。
【００３９】
位相補正回路２１が機能する場合、位相補正回路２１は、クロック信号ＣＬＫｉを受けた信号Ａの位相と過去のクロック信号ＣＬＫｉであるクロック信号ＦｂＣｌｋの位相との中間の位相を有する信号Ｂを出力する。このとき、位相補正分と信号Ａに対して位相補正回路２１の遅延分だけ遅れた信号として出力されている。
【００４０】
信号Ｂは、電圧制御遅延回路１４に入力され、出力バッファ１５を経てクロック信号ＣＬＫｏとなるとともにレプリカ出力バッファ１６を経てフィードバックＣＬＫであるクロック信号ＦｂＣｌｋとなる。
【００４１】
信号Ｂは、位相補正回路２１によって過去のクロック信号ＣＬＫｉであるクロック信号ＦｂＣｌｋの位相と現在のクロック信号ＣＬＫｉの位相の中間の位相を有する。このため、現在のクロック信号ＣＬＫｉのジッタをΔＴｎ、クロック信号ＦｂＣｌｋのジッタをΔＴｎ−ｎ’とすると、節点Ｂにおける信号の理想エッジからのずれΔＴｎは、（ΔＴｎ＋ΔＴｎ−ｎ’）／２となり、過去のクロック信号ＣＬＫｉのジッタと平均化されてΔＴｎよりも小さくなる。したがって、クロック信号ＣＬＫｏおよびクロック信号ＦｂＣｌｋのジッタは小さくなり、クロック信号ＣＬＫｏのピークジッタは、クロック信号ＣＬＫｉのピークジッタよりも小さくすることができる。
【００４２】
上記の説明では、クロック信号ＣＬＫｉの位相とクロック信号ＦｂＣｌｋの位相に基づいて信号Ｂの位相をそれらのちょうど中央に補正した場合について述べた。しかし、これに限定されることなく、信号Ｂをクロック信号ＣＬＫｉの位相とクロック信号ＦｂＣｌｋの位相に対して、Ｘ：１−Ｘ（ただし、０＜Ｘ＜１）で可変とするように補正してもよい。このように、位相補正回路２１は、補正量の調整機能を具備することで、クロック信号ＣＬＫｏのジッタ量を最適化することができる。
【００４３】
例えば、図３で説明したように位相補正回路２１ａにライズエッジ、フォールエッジ、それぞれに対して独立に位相補正機能を有する構成とした場合、それぞれに対応するジッタ量低減が可能となり、最適化することができる。
【００４４】
次に、以上で説明したＤＬＬ回路をシステムに適用した場合の例について説明する。図５は、携帯電話やコンピュータシステムなど情報処理システム３５の構成例を示す図である。情報処理システム３５は、ディジタルシグナルプロセッサ４３、シンクロナスＤＲＡＭ４１、キーボードや表示装置などの入出力装置（Ｉ／Ｏデバイス）４２、システムクロックジェネレータ３６を備える。ディジタルシグナルプロセッサ４３、シンクロナスＤＲＡＭ４１、入出力装置４２は、システムクロックジェネレータ３６で生成されてシステムクロック信号線３７により配信されるシステムクロックを基準クロックとして動作する。ディジタルシグナルプロセッサ４３と入出力装置４２との間はデータバス４４を介して、また、ディジタルシグナルプロセッサ４３とシンクロナスＤＲＡＭ４１との間はデータバス４５を介して情報の授受が行われる。
【００４５】
このような構成の情報処理システム３５において、大量の情報の授受を高速、かつ確実に行うため、情報の授受はシステムクロックに同期して制御される。システムクロックは、多くのデバイスに配信されており、配線間のノイズや、電源電位変動等が原因で、位相ずれやジッタが生じるために性能低下や誤動作を招きやすい。この位相ずれやジッタを除去もしくは軽減するために、システムを構成する半導体装置のおのおのにクロック同期遅延制御回路を搭載することがある。クロック同期遅延制御回路には、ＳＡＤ方式とＤＬＬ方式がある。ここでは、ＤＬＬ回路を搭載した例としてシンクロナスＤＲＡＭ４１の場合について例示する。
【００４６】
シンクロナスＤＲＡＭ４１は、システムクロックであるクロック信号ＣＬＫｉからクロック信号ＣＬＫｏを生成する前述のＤＬＬ回路３８と、ＤＬＬ回路３８の出力するクロック信号ＣＬＫｏを受けて、データバス４５を介してクロック信号ＣＬＫｉに同期して送信されるアドレス・コマンド情報やデータを送受信する入出力回路４０と、を備える。
【００４７】
図６は、情報処理システム３５ａの他の構成例を示す図である。図６において、図５と同一の符号は、同一物を表す。システムクロックジェネレータ３６で生成されたシステムクロックは、信号線４６を介して一旦、ディジタルシグナルプロセッサ４３ａに供給される。ディジタルシグナルプロセッサ４３ａは、システムクロックとなるクロック信号ＣＬＫｉをシステムクロック信号線３７ａから他のデバイス、入出力装置４２やシンクロナスＤＲＡＭ４１に配信する。
【００４８】
このような構成によれば、システムクロックにおける位相ずれやジッタが低減され、半導体装置間の情報の授受が高速、かつ安定して行うことができ、高性能な半導体装置を提供できるとともに、高性能な情報処理システムを提供することができる。
【００４９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施例に係る位相補正回路の一例を示す回路図である。
【図３】本発明の実施例に係る位相補正回路の他の例を示す回路図である。
【図４】本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。
【図５】本発明の実施例に係る情報処理システムの構成例を示す図である。
【図６】本発明の実施例に係る情報処理システムの他の構成例を示す図である。
【符号の説明】
【００５１】
１１ 入力バッファ
１２、１３、２２ インバータ
１４ 電圧制御遅延回路
１５、３４ 出力バッファ
１６ レプリカ出力バッファ
１７ 位相比較回路（ＰＤ）
１８ カウンタ
１９ Ｄ／Ａ変換回路
２０、２３、２４ クロックドインバータ
２１、２１ａ 位相補正回路
２５、２６ マルチプレクサ
２７ オアゲート
２８ ＡＮＤゲート
２９、３０ 波形成形用インバータ
３１、３２ ワンショット信号生成回路
３３ フリップフロップ
３５ 情報処理システム
３６ システムクロックジェネレータ
３７、３７ａ システムクロック信号線
３８ ＤＬＬ回路
４０ 入出力回路
４１ シンクロナスＤＲＡＭ
４２ 入出力装置（Ｉ／Ｏデバイス）
４３、４３ａ ディジタルシグナルプロセッサ（ＤＳＰ）
４４、４５ データバス
４６ 信号線
Ｉｆｎ、Ｉｅｎ、Ｉｆｐ、Ｉｅｐ 負荷駆動用定電流源
Ｑｎ２、Ｑｎ３ スイッチ用Ｎ型ＭＯＳトランジスタ
Ｑｐ１、Ｑｎ１ 負荷ＭＯＳトランジスタ
Ｑｐ２、Ｑｐ３ スイッチ用Ｐ型ＭＯＳトランジスタ
Ｑｐ４、Ｑｎ４ フリップフロップ駆動ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、システムクロックに同期してアドレス・コマンド情報やデータ情報の授受を行うインタフェースを有する情報システムに係り、特に、システムクロックで動作するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む半導体装置とその制御方法に係る。
【背景技術】
【０００２】
ＤＬＬ回路は、入力されるクロック信号ＣＬＫｉ（基準クロック）と、可変遅延回路（電圧制御遅延線など）が出力するクロック信号ＣＬＫｏをフィードバックした信号との位相が位相比較回路（ＰＤ）により比較され、比較結果を可変遅延回路の遅延時間に反映させる。そして、クロック信号ＣＬＫｏの位相を進ませ、又は遅らせる制御を行い、最終的にクロック信号ＣＬＫｏとクロック信号ＣＬＫｉの位相が一致（ロック）するように動作する。
【０００３】
通常、このようなＤＬＬ回路では、ロック完了後に消費電力低減のために動作を停止する。したがって、クロック信号ＣＬＫｉにジッタが含まれる場合、ロック後においてクロック信号ＣＬＫｏは、クロック信号ＣＬＫｉのジッタを反映したまま出力されてしまう。
【０００４】
そこで、クロック信号ＣＬＫｉにジッタが含まれる場合であっても、クロック信号ＣＬＫｏにおけるジッタを少なくするようなＤＬＬ回路が、特許文献１に記載されている。このＤＬＬ回路は、ラフ用の遅延単位とより小さいファイン用の遅延単位で位相調整可能なファイン用ＤＬＬ回路とを有する階層型のＤＬＬ回路を有し、先ずラフ用のＤＬＬ回路だけを作動し、ロックオンしたらラフ用のＤＬＬ回路の位相調整を停止し、該回路の遅延量を固定し、更に、ロックオン時、ファイン用ＤＬＬ回路を作動する。
【０００５】
このようなＤＬＬ回路によれば、電源ノイズ等の原因で位相が大きくずれてもタイミングクロックの位相はファイン用の遅延単位で位相調整が実施される。従って一時的なジッタ量をファイン用の遅延単位分を小量に抑制可能である。
【０００６】
【特許文献１】特開２０００−１２２７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明において与えられる。
【０００８】
特許文献１に記載のＤＬＬ回路によれば、クロック信号ＣＬＫｉにジッタが含まれる場合、ファイン用ＤＬＬ回路により、クロック信号ＣＬＫｏにおけるジッタを低減することができる。しかしながら、ファイン用ＤＬＬ回路においても位相のずれを検出して可変遅延回路の遅延時間に反映させるまでに遅れ時間が存在するため周期の小さいジッタに対しては全く低減効果がないという問題がある。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係る半導体装置は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を備える半導体装置であって、前記入力クロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備える。
【００１０】
本発明の他のアスペクト（側面）に係る情報処理システムは、システムクロック信号を送信する第１の半導体装置と前記システムクロック信号を受信する第２の半導体装置を含み、前記第２の半導体装置は、前記システムクロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、前記システムクロック信号と前記出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を有し、前記システムクロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記システムクロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記システムクロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備える。
【００１１】
本発明のさらに他のアスペクト（側面）に係る半導体装置の制御方法は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を含む半導体装置の制御方法であって、前記ＤＬＬ回路がロック状態にない場合に、前記入力クロック信号を前記可変遅延回路に与えるステップと、前記ＤＬＬ回路がロック状態にあって、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に与えるステップと、を含む。
【発明の効果】
【００１２】
本発明によれば、ジッタを少なくするために入力されるクロック信号のエッジの時間的位置をずらして可変遅延回路に与えるので、周期の小さいジッタに対する低減効果が向上する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係るＤＬＬ回路は、入力クロック信号（図１のＣＬＫｉ）を可変遅延回路（図１の１４）を介して出力クロック信号（図１のＣＬＫｏ）として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号および出力クロック信号を入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号および出力クロック信号の位相がずれた場合に、出力クロック信号の位相に基づいて入力クロック信号の位相に補正を加え、可変遅延回路に出力する位相補正回路（図１の２１）を備える。
【００１４】
ＤＬＬ回路において、位相補正回路は、入力クロック信号の位相と出力クロック信号の位相がずれた場合に、入力クロック信号の位相と出力クロック信号の位相との間の位相を有する信号を出力するようにしてもよい。
【００１５】
ＤＬＬ回路において、位相補正回路は、入力クロック信号の位相と出力クロック信号の位相がずれた場合に、入力クロック信号の位相と出力クロック信号の位相との間の中央より出力クロック信号寄りの位相を有する信号を出力するようにしてもよい。
【００１６】
ＤＬＬ回路において、位相補正回路は、入力クロック信号が入力された第１のインバータと出力クロック信号が入力された第２のインバータを含み、第１のインバータと第２のインバータの出力は共通接続されてもよい。
【００１７】
ＤＬＬ回路において、位相補正回路は、第１の電源と共通ノードとの間に設けられた負荷素子と共通ノードと第２の電源との間に並列に接続された第１および第２のＭＯＳ型トランジスタとを含み、第１のＭＯＳ型トランジスタは入力クロック信号で駆動され、第２のＭＯＳ型トランジスタは出力クロック信号で駆動されてもよい。
【００１８】
以上のようなＤＬＬ回路は、半導体装置として構成してもよい。また、このような半導体装置は、情報処理システムを構成するようにしてもよい。
【００１９】
以上のようなＤＬＬ回路によれば、入力クロック信号に短い周期のジッタが含まれている場合でも位相補正回路により所定の比率でジッタを低減した後に可変遅延回路に入力されるので、出力クロック信号のジッタを低減することができる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力バッファ１１、位相補正回路２１、電圧制御遅延回路１４、出力バッファ１５、レプリカ出力バッファ１６、位相比較回路（ＰＤ）１７、カウンタ１８、Ｄ／Ａ変換回路１９を備える。また、位相補正回路２１は、インバータ１２、１３、クロックドインバータ２０を備える。
【００２２】
入力バッファ１１は、外部からクロック信号ＣＬＫｉを入力し、位相補正回路２１および位相比較回路１７の一方の入力端子に出力する。位相補正回路２１は、入力バッファ１１の出力信号（信号Ａ）とレプリカ出力バッファ１６の出力信号（信号Ｃ）とを入力し、ＤＬＬ回路がロック状態の場合にはロック判定信号Ｓｌが例えばＨレベル状態で、クロックドインバータ２０が活性となり、入力バッファ１１の出力信号（信号Ａ）の位相を、レプリカ出力バッファ１６の出力信号（信号Ｃ）の位相に基づき、所定の比率で補正をかけて電圧制御遅延回路１４に出力する。また、ＤＬＬ回路が非ロック状態の場合にはロック判定信号Ｓｌが例えばＬレベル状態で、クロックドインバータ２０が不活性となり、入力バッファ１１の出力信号（信号Ａ）の位相を補正をかけずに電圧制御遅延回路１４に出力する。
【００２３】
電圧制御遅延回路１４は、Ｄ／Ａ変換回路１９の出力信号に基づいて遅延量を制御する電圧制御遅延線（ＶＣＤＬ）などの可変遅延回路であって、位相補正回路２１の出力信号（信号Ｂ）を遅延し、出力バッファ１５、レプリカ出力バッファ１６にそれぞれ出力する。出力バッファ１５は、電圧制御遅延回路１４の出力信号をバッファリングし、クロック信号ＣＬＫｏとして外部に出力する。
【００２４】
レプリカ出力バッファ１６は、電圧制御遅延回路１４の出力信号をバッファリングし、クロック信号ＦｂＣＬＫとして位相補正回路２１および、位相比較回路１７の他方の入力端子に出力する。
【００２５】
位相比較回路１７は、入力バッファ１１の出力信号とレプリカ出力バッファ１６の出力信号（クロック信号ＦｂＣＬＫ）との位相を比較し、比較結果をカウンタ１８に出力する。カウンタ１８は、比較結果をカウントし、Ｄ／Ａ変換回路１９は、カウント結果をＤ／Ａ変換して電圧制御遅延回路１４における遅延量を制御するように電圧制御遅延回路１４に与える。
【００２６】
次に、位相補正回路２１について詳細に説明する。位相補正回路２１は、２つの入力信号である信号Ａおよび信号Ｃから出力信号である信号Ｂを生成する回路である。ロック判定信号ＳｌがＨレベルの場合には、信号Ａおよび信号Ｃのそれぞれの位相の中間の所定の比率の時間にシフトして補正した位相の信号Ｂを生成する。一方、ロック判定信号ＳｌがＬレベルの場合には、位相の補正は行わず、信号Ａをそのまま信号Ｂへ伝達する。
【００２７】
図２は、位相補正回路の一例を示す回路図である。図２において、位相補正回路２１は、ゲートに信号Ａが入力されたインバータ２２、およびクロックドインバータ２３、ゲートに信号Ｃが入力されたクロックドインバータ２４、およびインバータ１３からなる。インバータ２２、クロックドインバータ２３、およびクロックドインバータ２４の出力ノードＮ１は、共通接続され、インバータ１３に入力される。インバータ１３の出力は、位相補正回路２１の出力信号である信号Ｂとなる。
【００２８】
クロック判定信号ＳｌがＬレベルの場合には、クロックドインバータ２３が活性化され、クロックドインバータ２４は不活性となる。したがって、ノードＮ１は信号Ａのみに応答して並列接続されたインバータ２２、クロックドインバータ２３によって駆動される。一方、ロック判定信号ＳｌがＨレベルの場合には、クロックドインバータ２３が不活性とされ、クロックドインバータ２４は活性化される。したがって、ノードＮ１は、信号Ａに応答してインバータ２２により駆動されると共に、信号Ｃに応答してクロックドインバータ２４により駆動される。ここで、クロックドインバータ２３、クロックドインバータ２４は、負荷駆動能力等を同一特性であるようにしておくと、信号Ａと信号Ｃとの位相が一致している場合には信号Ｂの位相のシフト（補正）はない。
【００２９】
クロック信号ＣＬＫｉにジッタがあると信号Ａの位相がずれるため、信号Ａと信号Ｃとの位相がずれる。その結果、ノードＮ１における波形がなまるが、インバータ１３で波形成形され、信号Ａおよび信号Ｃのそれぞれの位相の中間の所定の比率の時間にシフトし、補正した位相の信号Ｂが得られる。ノードＮ１の波形のなまり具合で位相の補正量が決まるので、たとえば、インバータ２２とクロックドインバータ２４との負荷駆動能力を１：１とすると、信号Ｂの位相は、信号Ａおよび信号Ｃそれぞれの位相のちょうど中間の位相となる。このようにインバータ２２とクロックドインバータ２４との負荷駆動能力の比率を与えることで出力信号の位相補正量を設定することができる。
【００３０】
図３は、位相補正回路の他の例を示す回路図である。図３において、位相補正回路２１ａは、信号Ａおよび信号Ｃの立ち上がりの位相補正を担う、負荷ＭＯＳトランジスタＱｐ１、スイッチ用Ｎ型ＭＯＳトランジスタＱｎ２、Ｑｎ３、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎ、オアゲート２７、波形成形用インバータ２９、ワンショット信号生成回路３１、フリップフロップ駆動ＭＯＳトランジスタＱｐ４を備える。また、信号Ａおよび信号Ｃの立ち下がりの位相補正を担う、負荷ＭＯＳトランジスタＱｎ１、スイッチ用Ｐ型ＭＯＳトランジスタＱｐ２、Ｑｐ３、負荷駆動用定電流源Ｉｆｐ、Ｉｅｐ、ＡＮＤゲート２８、波形成形用インバータ３０、ワンショット信号生成回路３２、フリップフロップ駆動ＭＯＳトランジスタＱｎ４を備える。さらに、信号Ａおよび信号Ｃを分配するマルチプレクサ２５、２６、信号Ｂを出力するためのフリップフロップ３３および出力バッファ３４を備える。
【００３１】
位相補正回路２１ａは、信号Ａおよび信号Ｃの立ち上がりの位相補正と立下りの位相補正とを独立な回路で制御しているため、それぞれ独立に制御できるという特徴を有している。以下、信号Ａおよび信号Ｃの立ち上がりの位相補正について説明する。なお、立ち下がりの位相補正に関しては、各回路の信号レベルが立ち上がりの位相補正に対して反転していることを除けば同じであるので説明を省略する。
【００３２】
マルチプレクサ２５は、遅延時間を整合させるためのダミー回路でマルチプレクサ２６と同一回路同一特性を有する回路であり、常に信号Ａを選択するように構成されている。マルチプレクサ２５、２６は、信号Ａと信号Ｃの位相がずれている場合、それぞれの立ち上がりエッジでスイッチ用Ｎ型ＭＯＳトランジスタＱｎ２、Ｑｎ３を駆動する。したがって、位相ずれ量にしたがってノードＮ２の立下りスピードが変化し、波形成形用インバータ２９の出力信号の立ち上がりの位相補正が行われる。この時、位相補正量は、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎの電流比率を設定することで自由に設定可能である。また、負荷駆動用定電流源Ｉｆｎ、Ｉｅｎの電流値を信号で制御するように設定することで補正量を調整可能である。
【００３３】
ワンショット信号生成回路３１は、波形成形用インバータ２９の出力信号の立ち上がりに対応してＬレベルとなるワンショットパルス信号でフリップフロップ駆動ＭＯＳトランジスタＱｐ４を駆動する。フリップフロップ駆動ＭＯＳトランジスタＱｐ４によって、フリップフロップ３３の出力は、Ｌレベルとなり、出力バッファ３４の出力である信号Ｂは、Ｈレベルとなる。
【００３４】
同様に、ワンショット信号生成回路３２は、波形成形用インバータ３０の出力信号の立ち下がりに対応してＨレベルとなるワンショットパルス信号でフリップフロップ駆動ＭＯＳトランジスタＱｎ４を駆動する。フリップフロップ駆動ＭＯＳトランジスタＱｎ４によって、フリップフロップ３３の出力は、Ｈレベルとなり、出力バッファ３４の出力である信号Ｂは、Ｌレベルとなる。
【００３５】
以上のような位相補正回路によれば、ワンショット信号生成回路３１、３２、フリップフロップ駆動ＭＯＳトランジスタＱｐ４、Ｑｎ４、フリップフロップ３３、出力バッファ３４により、独立に制御した信号Ａおよび信号Ｃの立ち上がりの位相補正と立下りの位相補正とを信号Ｂに統合するように反映することができる。
【００３６】
次に、ＤＬＬ回路の動作について説明する。図４は、本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。図４において、ロック判定信号Ｓｌがハイレベル、すなわちＤＬＬ回路がロックした後におけるクロック信号ＣＬＫｉのライズエッジのジッタに注目した動作波形を示す。なお、ＤＬＬ回路が動作を開始してから位相ロックが完了するまでは、ロック判定信号Ｓｌによってクロックドインバータ２０の動作を停止させて誤動作を防止する。
【００３７】
クロック信号ＣＬＫｉにおいて、理想エッジからΔＴｎ（ｎ＝１〜９）の時間ずれ（ジッタ）が発生したとする。この時間ずれΔＴｎは、サイクルごとに変動することもあるため、クロック信号ＣＬＫｉの波形のようになり、各ライズエッジにおいてΔＴｎのジッタを有する。入力バッファ１１の出力である節点Ａには、入力バッファ１１の遅延分だけ遅れたクロック信号ＣＬＫｉが現れる。
【００３８】
今、位相補正回路２１が機能しないとした場合、位相補正回路２１の出力信号、信号Ｂ’（仮想波形）は信号Ａに対して位相補正回路２１の遅延分だけ遅れた信号が現れる。また、レプリカ出力バッファ１６の出力には、信号Ｂ’が電圧制御遅延回路１４およびレプリカ出力バッファ１６によって遅延させられたクロック信号ＦｂＣｌｋ’が現れる。
【００３９】
位相補正回路２１が機能する場合、位相補正回路２１は、クロック信号ＣＬＫｉを受けた信号Ａの位相と過去のクロック信号ＣＬＫｉであるクロック信号ＦｂＣｌｋの位相との中間の位相を有する信号Ｂを出力する。このとき、位相補正分と信号Ａに対して位相補正回路２１の遅延分だけ遅れた信号として出力されている。
【００４０】
信号Ｂは、電圧制御遅延回路１４に入力され、出力バッファ１５を経てクロック信号ＣＬＫｏとなるとともにレプリカ出力バッファ１６を経てフィードバックＣＬＫであるクロック信号ＦｂＣｌｋとなる。
【００４１】
信号Ｂは、位相補正回路２１によって過去のクロック信号ＣＬＫｉであるクロック信号ＦｂＣｌｋの位相と現在のクロック信号ＣＬＫｉの位相の中間の位相を有する。このため、現在のクロック信号ＣＬＫｉのジッタをΔＴｎ、クロック信号ＦｂＣｌｋのジッタをΔＴｎ−ｎ’とすると、節点Ｂにおける信号の理想エッジからのずれΔＴｎは、（ΔＴｎ＋ΔＴｎ−ｎ’）／２となり、過去のクロック信号ＣＬＫｉのジッタと平均化されてΔＴｎよりも小さくなる。したがって、クロック信号ＣＬＫｏおよびクロック信号ＦｂＣｌｋのジッタは小さくなり、クロック信号ＣＬＫｏのピークジッタは、クロック信号ＣＬＫｉのピークジッタよりも小さくすることができる。
【００４２】
上記の説明では、クロック信号ＣＬＫｉの位相とクロック信号ＦｂＣｌｋの位相に基づいて信号Ｂの位相をそれらのちょうど中央に補正した場合について述べた。しかし、これに限定されることなく、信号Ｂをクロック信号ＣＬＫｉの位相とクロック信号ＦｂＣｌｋの位相に対して、Ｘ：１−Ｘ（ただし、０＜Ｘ＜１）で可変とするように補正してもよい。このように、位相補正回路２１は、補正量の調整機能を具備することで、クロック信号ＣＬＫｏのジッタ量を最適化することができる。
【００４３】
例えば、図３で説明したように位相補正回路２１ａにライズエッジ、フォールエッジ、それぞれに対して独立に位相補正機能を有する構成とした場合、それぞれに対応するジッタ量低減が可能となり、最適化することができる。
【００４４】
次に、以上で説明したＤＬＬ回路をシステムに適用した場合の例について説明する。図５は、携帯電話やコンピュータシステムなど情報処理システム３５の構成例を示す図である。情報処理システム３５は、ディジタルシグナルプロセッサ４３、シンクロナスＤＲＡＭ４１、キーボードや表示装置などの入出力装置（Ｉ／Ｏデバイス）４２、システムクロックジェネレータ３６を備える。ディジタルシグナルプロセッサ４３、シンクロナスＤＲＡＭ４１、入出力装置４２は、システムクロックジェネレータ３６で生成されてシステムクロック信号線３７により配信されるシステムクロックを基準クロックとして動作する。ディジタルシグナルプロセッサ４３と入出力装置４２との間はデータバス４４を介して、また、ディジタルシグナルプロセッサ４３とシンクロナスＤＲＡＭ４１との間はデータバス４５を介して情報の授受が行われる。
【００４５】
このような構成の情報処理システム３５において、大量の情報の授受を高速、かつ確実に行うため、情報の授受はシステムクロックに同期して制御される。システムクロックは、多くのデバイスに配信されており、配線間のノイズや、電源電位変動等が原因で、位相ずれやジッタが生じるために性能低下や誤動作を招きやすい。この位相ずれやジッタを除去もしくは軽減するために、システムを構成する半導体装置のおのおのにクロック同期遅延制御回路を搭載することがある。クロック同期遅延制御回路には、ＳＡＤ方式とＤＬＬ方式がある。ここでは、ＤＬＬ回路を搭載した例としてシンクロナスＤＲＡＭ４１の場合について例示する。
【００４６】
シンクロナスＤＲＡＭ４１は、システムクロックであるクロック信号ＣＬＫｉからクロック信号ＣＬＫｏを生成する前述のＤＬＬ回路３８と、ＤＬＬ回路３８の出力するクロック信号ＣＬＫｏを受けて、データバス４５を介してクロック信号ＣＬＫｉに同期して送信されるアドレス・コマンド情報やデータを送受信する入出力回路４０と、を備える。
【００４７】
図６は、情報処理システム３５ａの他の構成例を示す図である。図６において、図５と同一の符号は、同一物を表す。システムクロックジェネレータ３６で生成されたシステムクロックは、信号線４６を介して一旦、ディジタルシグナルプロセッサ４３ａに供給される。ディジタルシグナルプロセッサ４３ａは、システムクロックとなるクロック信号ＣＬＫｉをシステムクロック信号線３７ａから他のデバイス、入出力装置４２やシンクロナスＤＲＡＭ４１に配信する。
【００４８】
このような構成によれば、システムクロックにおける位相ずれやジッタが低減され、半導体装置間の情報の授受が高速、かつ安定して行うことができ、高性能な半導体装置を提供できるとともに、高性能な情報処理システムを提供することができる。
【００４９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施例に係る位相補正回路の一例を示す回路図である。
【図３】本発明の実施例に係る位相補正回路の他の例を示す回路図である。
【図４】本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。
【図５】本発明の実施例に係る情報処理システムの構成例を示す図である。
【図６】本発明の実施例に係る情報処理システムの他の構成例を示す図である。
【符号の説明】
【００５１】
１１ 入力バッファ
１２、１３、２２ インバータ
１４ 電圧制御遅延回路
１５、３４ 出力バッファ
１６ レプリカ出力バッファ
１７ 位相比較回路（ＰＤ）
１８ カウンタ
１９ Ｄ／Ａ変換回路
２０、２３、２４ クロックドインバータ
２１、２１ａ 位相補正回路
２５、２６ マルチプレクサ
２７ オアゲート
２８ ＡＮＤゲート
２９、３０ 波形成形用インバータ
３１、３２ ワンショット信号生成回路
３３ フリップフロップ
３５ 情報処理システム
３６ システムクロックジェネレータ
３７、３７ａ システムクロック信号線
３８ ＤＬＬ回路
４０ 入出力回路
４１ シンクロナスＤＲＡＭ
４２ 入出力装置（Ｉ／Ｏデバイス）
４３、４３ａ ディジタルシグナルプロセッサ（ＤＳＰ）
４４、４５ データバス
４６ 信号線
Ｉｆｎ、Ｉｅｎ、Ｉｆｐ、Ｉｅｐ 負荷駆動用定電流源
Ｑｎ２、Ｑｎ３ スイッチ用Ｎ型ＭＯＳトランジスタ
Ｑｐ１、Ｑｎ１ 負荷ＭＯＳトランジスタ
Ｑｐ２、Ｑｐ３ スイッチ用Ｐ型ＭＯＳトランジスタ
Ｑｐ４、Ｑｎ４ フリップフロップ駆動ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を備える半導体装置であって、
前記入力クロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備えることを特徴とする半導体装置。
【請求項２】
前記位相補正回路は、前記入力クロック信号の位相と前記出力クロック信号の位相がずれた場合に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の位相を有する信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記位相補正回路は、前記入力クロック信号の位相と前記出力クロック信号の位相がずれた場合に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の中央より前記出力クロック信号寄りの位相を有する信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記位相補正回路は、前記入力クロック信号が入力された第１のインバータと前記出力クロック信号が入力された第２のインバータを含み、前記第１のインバータと前記第２のインバータの出力は共通接続されたことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記位相補正回路は、第１の電源と共通ノードとの間に設けられた負荷素子と前記共通ノードと第２の電源との間に並列に接続された第１および第２のＭＯＳ型トランジスタとを含み、前記第１のＭＯＳ型トランジスタは前記入力クロック信号で駆動され、前記第２のＭＯＳ型トランジスタは前記出力クロック信号で駆動されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項６】
システムクロック信号を送信する第１の半導体装置と前記システムクロック信号を受信する第２の半導体装置を含み、
前記第２の半導体装置は、前記システムクロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、前記システムクロック信号と前記出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を有し、
前記システムクロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記システムクロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記システムクロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備えることを特徴とする情報処理システム。
【請求項７】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を含む半導体装置の制御方法であって、
前記ＤＬＬ回路がロック状態にない場合に、前記入力クロック信号を前記可変遅延回路に与えるステップと、
前記ＤＬＬ回路がロック状態にあって、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に与えるステップと、
を含むことを特徴とする半導体装置の制御方法。
【請求項１】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を備える半導体装置であって、
前記入力クロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備えることを特徴とする半導体装置。
【請求項２】
前記位相補正回路は、前記入力クロック信号の位相と前記出力クロック信号の位相がずれた場合に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の位相を有する信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記位相補正回路は、前記入力クロック信号の位相と前記出力クロック信号の位相がずれた場合に、前記入力クロック信号の位相と前記出力クロック信号の位相との間の中央より前記出力クロック信号寄りの位相を有する信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記位相補正回路は、前記入力クロック信号が入力された第１のインバータと前記出力クロック信号が入力された第２のインバータを含み、前記第１のインバータと前記第２のインバータの出力は共通接続されたことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記位相補正回路は、第１の電源と共通ノードとの間に設けられた負荷素子と前記共通ノードと第２の電源との間に並列に接続された第１および第２のＭＯＳ型トランジスタとを含み、前記第１のＭＯＳ型トランジスタは前記入力クロック信号で駆動され、前記第２のＭＯＳ型トランジスタは前記出力クロック信号で駆動されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項６】
システムクロック信号を送信する第１の半導体装置と前記システムクロック信号を受信する第２の半導体装置を含み、
前記第２の半導体装置は、前記システムクロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、前記システムクロック信号と前記出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を有し、
前記システムクロック信号および前記出力クロック信号を入力とし、前記ＤＬＬ回路がロック状態に入った後に、前記システムクロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記システムクロック信号の位相に補正を加え、前記可変遅延回路に出力する位相補正回路を備えることを特徴とする情報処理システム。
【請求項７】
入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路を含む半導体装置の制御方法であって、
前記ＤＬＬ回路がロック状態にない場合に、前記入力クロック信号を前記可変遅延回路に与えるステップと、
前記ＤＬＬ回路がロック状態にあって、前記入力クロック信号および前記出力クロック信号の位相がずれた場合に、前記出力クロック信号の位相に基づいて前記入力クロック信号の位相に補正を加え、前記可変遅延回路に与えるステップと、
を含むことを特徴とする半導体装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１１９０５６（Ｐ２０１０−１１９０５６Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２９２５８３（Ｐ２００８−２９２５８３）
【出願日】平成２０年１１月１４日（２００８．１１．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１４日（２００８．１１．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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