【課題】周波数の可変幅を容易に変更することができ、また周波数を高精度に調整することができる発振器を提供すること。
【解決手段】第１のレジスタ３により公称周波数に対応するディジタル値を出力する。第２のレジスタ４１により、公称周波数に対して周波数比率で表した周波数の調整量を出力する。一方前記周波数調整量であるディジタル値の可変範囲（フルレンジ）と周波数比率で表わした周波数の可変幅とを対応させるようにゲインを決め、このゲインを第２のレジスタ４１からのディジタル値に乗算し、この乗算値と公称周波数に対応するディジタル値とを加算して周波数設定信号とする。 （もっと読む）

【課題】少ない分周数を用いた小数点以下の分周における位相の同期を精度良く行う位相同期回路及び位相同期回路制御方法を提供する。
【解決手段】位相比較器３は、基準クロックと比較クロックとの位相差を電流に変換して出力する。キャパシタ４は、位相比較器３から入力された電流に応じて電圧を出力する。ＶＣＯ６は、キャパシタ４から入力された電圧によって出力周波数を制御し、当該出力周波数を有する信号を出力する。可変分周器７は、ＶＣＯ６から出力された信号を所定の周期で異なる値に分周することで、小数点以下の値を有する分周を行なった比較クロックを生成する。パルスカウンタ８は、可変分周器７から出力された比較クロックの数をカウントする。補償係数計算部９は、パルスカウンタ８のカウント数を基に、キャパシタ４に対する電流及び電圧の補償値を取得する。ＤＡＣ１１は、前記補償値を基に、キャパシタ４に対して電流を流し補償を行う。 （もっと読む）

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。 （もっと読む）

【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】任意のジッタが付加された良好な信号波形を有する信号を容易に生成することができる信号生成装置を提供する。
【解決手段】基準クロックを基に制御データに応じた周波数の出力クロックを生成し出力するダイレクトデジタルシンセサイザ（ＤＤＳ）と、ジッタ設定に応じてＤＤＳの出力周波数を制御するための一連の設定データが格納されたジッタ制御テーブルを有し、基準クロックに同期させてＤＤＳに制御データを供給する制御部とを備え、基準クロックに同期したタイミングで制御データをジッタ制御テーブルに格納されている設定データで順次書き替えることで、短時間かつ一定の時間間隔で制御データの切り替えを行い、周期的に周波数が変化する、すなわちジッタが付加された出力クロックをＤＤＳにより生成できるようにする。 （もっと読む）

【課題】本発明は、Ｃ／Ｎの向上及び高速な周波数の切り替えを両立するＰＬＬ回路を提供することを目的とする。
【解決手段】本発明は、基準信号ＦＲＥＦと出力信号ＣＫＶの間の位相差が０になるような出力信号ＣＫＶを出力するＤＣＯ１と、位相差を示すデジタル信号を出力する位相検出器１０と、位相差を示すアナログ信号を出力し、デジタル信号の少なくとも最下位１ビットに相当し位相差として０を含む位相差の範囲内で、位相差とアナログ信号の間の線形特性を有するＥＸＯＲ型位相比較器２１と、デジタル信号が示す位相差が、デジタル信号の最下位１ビットに相当し位相差として０を含む位相差の範囲内に入ったとき、位相比較の主体を位相検出器１０からＥＸＯＲ型位相比較器２１へ切り替える切替制御部Ｓと、を備えることを特徴とするＰＬＬ回路Ｐである。 （もっと読む）

【課題】局部発振器の位相雑音性能の改善により、送信信号に含まれる隣接チャネル漏洩信号を大幅に低減することができる無線送信機を提供する。
【解決手段】ディジタルデータ信号を出力するデータ信号生成回路と、ディジタルデータ信号をディジタル／アナログ変換し、中間周波数のＩＦ信号を出力するディジタル／アナログ変換回路と、ＩＦ信号と局部発振器から出力されるローカル信号とをミキシングし、無線周波数のＲＦ送信信号を出力する直交ミキサ回路とを備えた無線送信機において、データ信号生成回路は、ディジタル／アナログ変換回路から出力されるＩＦ信号の周波数が送信チャネルに応じて切り替わるディジタルデータ信号を出力する構成であり、局部発振器は、ＲＦ送信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成である。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。更に前記温度検出値に基づいて、ＯＣＸＯの設定周波数を補正し、雰囲気温度が基準温度からずれたことによる周波数の変動分を補償するようにする。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。 （もっと読む）

【課題】帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮する。
【解決手段】実施形態によれば、周波数調整回路２００は、レジスタ２１３と、デジタルアナログ変換器２２０と、帯域制限フィルタ２５０と、バッファアンプ２４０とを含む。レジスタ２１３は、第１の動作モードの終了時にデジタル制御コード１２を保存し、第３の動作モードの開始時に出力する。第１の動作モードにおいて、制御電圧１５を持つアナログ制御信号１４が電圧制御発振器１１０の制御端子に供給される。第２の動作モードにおいて、アナログ制御信号１４がバッファアンプ２４０に供給され、バッファアンプ２４０は帯域制限フィルタ２５０を駆動し、帯域制限フィルタ２５０は制御電圧１５を生成する。第３の動作モードにおいて、アナログ制御信号１４が帯域制限フィルタ２５０に供給され、帯域制限フィルタ２５０は制御電圧１５を生成する。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】ディジタル処理を用いたＰＬＬにより周波数シンセサイザを構成するにあたって、Ａ／Ｄ変換部を不要とすること。
【解決手段】設定周波数に応じたディジタル値を積分することにより、位相信号となる鋸波を生成する。一方電圧制御発振器から出力される周波数信号を分周回路を介してエッジ検出部に入力し、前記周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた矩形波信号を生成する。そしてラッチ回路にて、前記矩形波信号により鋸波の値をラッチし、この値をループフィルタにて積分し、電圧制御発振器の制御電圧とする。 （もっと読む）

【課題】回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供する。
【解決手段】水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器（ＴＤＣ）と、同期クロックをカウントして参照クロックを生成する参照クロック生成部と、ＴＤＣによるデジタルデータと参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、デジタル位相比較器の位相差情報に応じて上記参照クロックとＴＤＣによる水平同期信号のデジタルデータの位相が一致するように周波数が制御される同期クロックを生成する同期クロック生成装置と、を有する。 （もっと読む）

【課題】スペクトラム拡散クロックを画像データにより変調した信号を用いて画像を描画する場合に、スペクトラム拡散クロックの生成に用いる変調信号の周期性が画像に与える影響を小さくする。
【解決手段】画像形成装置は水平同期信号として機能するＢＤ信号を生成するＢＤ信号生成部と、スペクトラム拡散クロックＣＬＫ２を生成するクロック生成部３０１とを備える。クロック生成部３０１はＰＬＬ回路に変調信号生成部４１を加えた構成を有する。変調信号生成部４１は変調信号ＳＧ１の周期Ｔ１とＢＤ信号の周期Ｔ２とが下記式を満たす変調信号ＳＧ１を生成する。
Ｔ２＝Ｔ１×(ｎ＋０．５)
ｎは正の整数 （もっと読む）

【課題】改良された電圧制御発振器を提供する。
【解決手段】電圧制御発振器（１６）は複数の直列に接続された合成利得段（４２、４４、４６）を含む。合成利得段はトランスコンダクタンス段（４８）及びトランスインピーダンス段（５０）を含む。トランスコンダクタンス段は第１電源電圧端子から第２電源電圧端子への第１電流経路（５２、５６、６４）及び第２電流経路（５４、５８、６６）を有する。第１可変抵抗（６２）は第１電流経路と第２電流経路との間に接続される。トランスインピーダンス段は、第１電流経路の出力に接続された入力端子と、出力端子とを有する第１インバータ（６８、７２）及び第２電流経路の出力に接続された入力端子と、出力端子とを有する第２インバータ（７０、７４）を有する。第２可変抵抗（７６）は第１インバータの入力端子と出力端子との間に、第３可変抵抗（７８）は第２インバータの入力端子と出力端子との間に接続される。 （もっと読む）

【課題】冗長構成を有するとともにクロックの同期が確実に行えるクロック生成装置、及び、クロック同期方法を提供する。
【解決手段】クロック生成装置は、クロックＣ１、クロックＣ２をそれぞれ出力するＶＣＸＯ１４、２４と、クロックＣ１又はクロックＣ２が供給されるとともに主たる機能に使用される主機能部３１に設けられ、クロックＣ１及びクロックＣ２の位相を比較し、クロックＣ１及びクロックＣ２の位相ずれの情報を含む位相差情報を生成する位相比較器３３と、この位相差情報に基づいてＶＣＸＯ２４に出力する制御電圧を調整し、クロックＣ１の位相にクロックＣ２の位相を同期させる第２制御部２２と、を有する。 （もっと読む）

【課題】位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供する。
【解決手段】デジタルＰＬＬ回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器１０と、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を範囲に限定されない位相値に補正する補正部１１と、補正部の出力する位相値に応じてスレーブクロックを生成するスレーブクロック生成部１５とを含む。 （もっと読む）

【課題】分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むＳＳＣＧ回路であって、出力クロック信号のジッタを低減する。
【解決手段】ＳＳＣＧ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ、電圧制御発振器４、位相コントローラ５、及び位相選択回路６を備える。位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた第１の移相量で変化させるように、さらに、所定の範囲内で周期的に変化する第２の移相量を第１の移相量に加算するように、位相選択回路６を制御する。 （もっと読む）

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）