遅延回路、ＤＬＬ回路、および半導体装置
【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路、ＤＬＬ回路、および遅延回路やＤＬＬ回路を備える半導体装置に関する。
【背景技術】
【０００２】
遅延回路は、ディレイロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を構成する要素回路のひとつである。近年の高度情報化社会では、情報の大容量化から高速なデータ転送技術が必須であり、例えばＤＬＬ回路が使用されるＤＤＲメモリのインタフェースにおいても高速化が進んでいる。
【０００３】
遅延回路の基本的な構成のひとつに、段数切替型の遅延回路がある。段数切替型の遅延回路は、ゲートの段数を切替えることで遅延の量を調整する方式であり、遅延の量と段数が比例関係になるという利点がある。しかしながら、段数切替時にハザードが発生する場合がある。
【０００４】
特許文献１では、段数切替時のハザードの発生に対し、ハザードの期間を最小限に抑えるために２ホットによる段数制御を行っている。具体的には、折返段と次段を制御することで、ハザードの発生が段数切替により新たに通過するディレイ素子分のみに抑制できる技術が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２９２９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
段数切替型の遅延回路では、段数切替時にハザードが発生する場合がある。段数切替えでハザードが発生するのは、段数切替により内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映されるためである。特許文献１の技術では、段数切替時のハザードの期間を短くすることはできるが、ハザードは発生する。
【０００７】
さらには、ハザードの影響を除去するための回路を備えることで、ＤＬＬ回路や半導体装置の論理規模が大きくなり、また、ハザードの影響が収束するのを待つ時間のために半導体装置の処理速度において不利になる。それに対して、例えば、ＤＤＲメモリのインタフェースにおいては、高速化に伴い段数切替時に発生するハザードの影響が無視できなくなっている。
【０００８】
本発明は、以上の課題に鑑みられたものであり、遅延回路の段数切替によるハザードの発生を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【００１０】
本発明の遅延回路は、段数切替型の遅延回路であって、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続される。
【発明の効果】
【００１１】
遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の実施例を示す図である。
【図２】本発明のＤＬＬ回路の実施例を示す図である。
【図３】本発明の遅延回路の実施例を示す図である。
【図４】本発明の遅延回路の各段の構成例である。
【図５】本発明の遅延回路に用いるインバータの例を示す図である。
【図６】本発明の遅延回路の実施例の段数切替前の状態を示す図である。
【図７】本発明の遅延回路の実施例の段数切替後の状態を示す図である。
【図８】本発明の遅延回路の実施例の比較対象の段数切替前の状態を示す図である。
【図９】本発明の遅延回路の実施例の比較対象の段数切替後の状態を示す図である。
【図１０】本発明の遅延回路の実施例を示す図である。
【図１１】本発明の遅延回路の実施例を示す図である。
【図１２】基準電流生成回路の実施形態の例を示す図である。
【図１３】簡易遅延テスト回路の実施形態の例を示す図である。
【図１４】簡易遅延テスト回路のテスト方法の理解を助けるための図である。
【発明を実施するための形態】
【実施例１】
【００１３】
図１に、本発明の実施例として半導体装置１０１を示す。半導体装置１０１は、ＤＤＲメモリ１０２と、大規模集積回路（ＬＳＩ）１０３とを有する。また、ＬＳＩ１０３はＤＤＲメモリのインタフェース（ＩＦ）１０４を有し、ＩＦ１０４はＤＤＲメモリ１０２とデータ線１０５およびクロック線１０６で接続されている。
【００１４】
図２に、ＩＦ１０４でデータ信号からデータを読み出すためのクロック調整に使用されるＤＬＬ回路２０１を示す。ＤＬＬ回路２０１は基準電流生成回路２０２に接続されている。ＤＬＬ回路２０１は、デジタルアナログ変換回路（ＤＡＣ）２０３と、アップ／ダウンカウンタ２０４と、段数制御回路２０５と、位相比較回路２０６と、遅延回路２０７とを備える。ＤＬＬ回路２０１によって設定される電流Ｉもしくはカウンタ値といった制御値は、図２に示すようにＤＬＬ回路２０１の外の遅延回路１０７に利用される。
【００１５】
図３に、遅延回路１０７の実施例として、段数切替型の遅延回路である遅延回路３０１を示す。遅延回路３０１には、入力ＩＮから信号が入力され、出力ＯＵＴから遅延回路３０１によって遅延された信号が出力される。また、入力ＩＮと出力ＯＵＴの反対側には、出力部ＢＡＣＫ＿ＯＵＴと入力部ＢＡＣＫ＿ＩＮが設けられている。遅延回路３０１の段数は３段であり、最初の段３０２、２番目の段３０３、３番目の段３０４が設けられている。
【００１６】
図４に、段３０２乃至３０４に用いられる段４０１を示す。段４０１は遅延部４０２とセレクタ部４０３とを有する。段３０２乃至３０４が連続して接続されているので、遅延回路３０１では、セレクタ部４０３に挟まれて、遅延部４０２が配置される。
【００１７】
遅延部４０２は、遅延要素として、インバータ４０４とインバータ４０５とを有する。遅延部４０２では、遅延部第１入力４０６から入力された信号が、インバータ４０４を介して、遅延部第１出力４０７から出力される。また、遅延部４０２では、遅延部第２入力４０８から入力された信号が、インバータ４０５を介して、遅延部第２出力４０９から出力される。インバータ４０４および４０５は、例えば図５のインバータ５０１により実現できる。インバータ５０１は、ＤＬＬ回路２０１によって設定される制御値である電流Ｉにより制御が可能である。
【００１８】
セレクタ部４０３のセレクタ部第１入力４１０には、遅延部第１出力４０７が接続されている。セレクタ部４０３のセレクタ部第２出力４１１は、遅延部第２入力４０８と接続されている。また、セレクタ部４０３は、セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３およびセレクタ部第１出力４１２の間の接続と、セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続と、を切換えるセレクタを有する。セレクタ部４０３のセレクタは、セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続、セレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続、セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続、およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続のそれぞれに設けられているスイッチが、後述の選択信号Ｓｘにより連動して制御されることにより実現される。
【００１９】
セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続が選択されれば、信号は次の段に送られる。セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続が選択されれば、信号は折り返される。セレクタ部４０３には、折り返し段数を制御するための選択信号Ｓｘが入力されている。本実施例では段数は３段なのでｘ＝１，２，３である。Ｓｘが低電位の状態である”ロー”の場合には、信号は次の段に送られる。Ｓｘが高電位の状態である”ハイ”の場合には、信号は折り返される。
【００２０】
遅延回路３０１はさらに、最終段３０４の次に遅延部４０２を有する。さらに、遅延回路３０１は、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間に、バッファ３０５を介した接続３０６を有している。
【００２１】
遅延回路３０１の動作を図６および図７を用いて説明する。図６は、Ｓ１が”ハイ”で、Ｓ２とＳ３が”ロー”の状態の遅延回路３０１の動作の様子を示す図である。入力ＩＮが高電位の”Ｈ”の状態であるときには、入力部ＢＡＣＫ＿ＩＮ側からも”Ｈ”が入力される。したがって、インバータを境として、高電位の”Ｈ”と低電位の”Ｌ”とが切り替わり、図６のような電位の状態、すなわち論理状態になる。ここで、Ｓ１に”ハイ”が入力されている段３０２のセレクタ部の電位は低電位の”Ｌ”となっている。すなわち、段３０２でセレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態である低電位の”Ｌ”となっている。
【００２２】
図７は、図６に示した状態から、Ｓ１とＳ２が”ロー”でＳ３が”ハイ”になった状態である。すなわち、折り返し位置が段３０２から段３０４に移った状態である。このとき、折り返し位置が移る前（図６）と移った後（図７）とで、高電位の状態である”Ｈ”と低電位の状態である”Ｌ”のパターンに変化は無い。したがって、遅延回路３０１では、段数切り替え前後で高電位”Ｈ”と低電位”Ｌ”との間の遷移は発生しない、すなわち遅延回路３０１の内部ノードに論理状態の変化は無いので、ハザードが発生しない。ハザードの発生が抑制されるのは、遅延回路３０１が、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間にバッファ３０５を介した接続３０６を有しているので、段数切替前の折り返しの段で、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態になっており、段数切替に伴う遅延回路３０１の内部ノードの論理状態の変化が生じないからである。
【００２３】
このように、遅延回路３０１は、段数切替型の遅延回路であって、段数切替前後で内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路３０１の入力ＩＮが接続される。したがって、ハザードの発生が抑制される。
【００２４】
図８および図９に本発明の比較対象として、遅延回路８０１を示す。遅延回路８０１は、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のバッファ３０５を介した接続３０６が無い代わりに、入力部ＢＡＣＫ＿ＩＮに電源ＶＳＳ、すなわち低電位の状態の”Ｌ”を接続している。電源ＶＳＳを接続するのは、遅延回路８０１の入力から出力の間の経路から外れる回路部分が不定となるのを防ぐためである。不定を防ぐために回路を電源ＶＳＳへ接続するのは一般的に取られる手法である。
【００２５】
図８には、Ｓ１を”ハイ”として、Ｓ２とＳ３を”ロー”とした状態を示した。すなわち、信号は段３０２で折り返される。ここで、入力部ＢＡＣＫ＿ＩＮ側に電源ＶＳＳが接続されているために、段３０２では、セレクタ部第１出力４１２、セレクタ部第２入力４１３が、高電位の状態である”Ｈ”で固定される。したがって、段数切り替えのタイミングが、図８に示したようにセレクタ部第１入力４１０およびセレクタ部第２出力４１１が低電位の状態である”Ｌ”の状態の場合には、図９に示したように段数切り替えをした際に、内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映され、結果的に遅延素子２段分のハザードが発生する。この場合、図９に示したように、高電位である”Ｈ”から低電位である”Ｌ”に遷移し高電位である”Ｈ”に戻る出力としてハザードが発生する。
【００２６】
以上のように、本実施例の遅延回路３０１の内の一の段のセレクタで、セレクタ部第１入力４１０とセレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続を選択した場合に、選択をした段の、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１の電位の状態が揃うように、最終の段３０４のセレクタ部第２入力４１３と遅延回路３０１の入力ＩＮとがバッファ３０５およびインバータ４０５を介して接続されているので、遅延回路３０１はハザードの発生を抑制することができる。ひいては、遅延回路３０１を備えるＤＬＬ回路２０１や半導体装置１０１にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置１０１の処理速度を速めることができる。
【実施例２】
【００２７】
実施例１では、奇数段の場合を示したが、実施例２では、偶数段の場合の実施例を示す。図１０に、実施例として、偶数段の段数切替型の遅延回路１００１を示す。遅延回路１００１は、遅延回路３０１とは、段数が３段から４段に変わっている点と、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のバッファ３０５を介した接続３０６の代わりに、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のインバータ１００２を介した接続１００３を有している点が異なる。
【００２８】
図４に示したように、例えば、Ｓ１を”ハイ”として、Ｓ２、Ｓ３、Ｓ４を”ロー”とした場合、すなわち最初の段で折り返す場合に、最初の段でセレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態である低電位の”Ｌ”となる。
【００２９】
このように、バッファ３０５の代わりにインバータ１００２を設けることで、折り返しの段で、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態になる。したがって、実施例１と同様に、遅延回路１００１ではハザードの発生が抑制される。ひいては、遅延回路１００１を備えるＤＬＬ回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。
【実施例３】
【００３０】
実施例１および実施例２では、遅延要素としてインバータを用いた遅延回路としたが、実施例３では、遅延要素としてバッファを用いた例を示す。図１１は、インバータの代わりにバッファを用いた実施例として、遅延回路１１０１を示す。
【００３１】
遅延回路１１０１は、遅延回路３０１とは、遅延部４０２の２つのインバータを一つのバッファに置き換えた点が異なる。これにより、遅延回路１１０１の全体で電位の状態、すなわち論理状態が揃うので、ハザードの発生を抑制できる。ひいては、遅延回路１１０１を備えるＤＬＬ回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。
【実施例４】
【００３２】
図１２は、基準電流生成回路２０２の実施形態の例である。一次電流源ＭＯＳ１２０１から生成される基準電流Ｉ１から、二次電流源ＭＯＳ１２０２から生成される基準電流Ｉ２を引き抜くことで、出力される基準電流はＩｒｅｆ＝Ｉ１−Ｉ２となる。Ｉ１が電圧温度変動に対し一次の依存性を有することに対し、Ｉ２は２次の依存性を有するため、依存性の高い２次の電流を引き抜くことで、基準電流Ｉｒｅｆは、電圧温度変動に対し逆特性を持たせることができる。この特性を利用することで、電圧温度変動に対する基準電流Ｉｒｅｆの変動を抑制することができる。
【実施例５】
【００３３】
図１３は、簡易遅延テスト回路の実施形態の例である。特性が同じ二つの遅延回路を用いたデータパス１３０１とクロックパス１３０２と、それらを比較する位相比較回路１３０３を備える。テスト方法は、データパス１３０１とクロックパス１３０２の遅延回路の段数設定に差をつけて、起動信号ＡＣＴＥＳＴ＿ＩＮを入力する。位相比較回路１３０３に取り込まれるデータは、設定した遅延回路の段数に応じて決まるので、取り込まれたデータが期待値と一致するか否かで、遅延回路の遅延異常を判定できる（図１４参照）。また、遅延回路の遅延素子だけでなく、段数を設定するデコーダ等の異常も検出できる。テスト精度は、位相比較回路の特性と分岐点（Ａ）から位相比較回路（Ｃ１、Ｃ２）までのパスの対称性により依存する。
【符号の説明】
【００３４】
１０１…半導体装置、１０２…ＤＤＲメモリ、１０３…大規模集積回路（ＬＳＩ）、１０４…ＤＤＲメモリのインタフェース（ＩＦ）、１０５…データ線、１０６…クロック線、２０１…ＤＬＬ回路、２０２…基準電流生成回路、２０３…デジタルアナログ変換回路（ＤＡＣ）、２０４…アップ／ダウンカウンタ、２０５…段数制御回路、２０６…位相比較回路、２０７…遅延回路、３０１…遅延回路、３０２…最初の段、３０３…２番目の段、３０４…３番目の段、３０５…バッファ、３０６…接続、４０２…遅延部、４０３…セレクタ部、４０４…インバータ、４０５…インバータ、４０６…遅延部第１入力、４０７…遅延部第１出力、４０８…遅延部第２入力、４０９…遅延部第２出力、４１０…セレクタ部第１入力、４１１…セレクタ部第２出力、４１２…セレクタ部第１出力、４１３…セレクタ部第２入力。
【技術分野】
【０００１】
本発明は、遅延回路、ＤＬＬ回路、および遅延回路やＤＬＬ回路を備える半導体装置に関する。
【背景技術】
【０００２】
遅延回路は、ディレイロックループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を構成する要素回路のひとつである。近年の高度情報化社会では、情報の大容量化から高速なデータ転送技術が必須であり、例えばＤＬＬ回路が使用されるＤＤＲメモリのインタフェースにおいても高速化が進んでいる。
【０００３】
遅延回路の基本的な構成のひとつに、段数切替型の遅延回路がある。段数切替型の遅延回路は、ゲートの段数を切替えることで遅延の量を調整する方式であり、遅延の量と段数が比例関係になるという利点がある。しかしながら、段数切替時にハザードが発生する場合がある。
【０００４】
特許文献１では、段数切替時のハザードの発生に対し、ハザードの期間を最小限に抑えるために２ホットによる段数制御を行っている。具体的には、折返段と次段を制御することで、ハザードの発生が段数切替により新たに通過するディレイ素子分のみに抑制できる技術が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２９２９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
段数切替型の遅延回路では、段数切替時にハザードが発生する場合がある。段数切替えでハザードが発生するのは、段数切替により内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映されるためである。特許文献１の技術では、段数切替時のハザードの期間を短くすることはできるが、ハザードは発生する。
【０００７】
さらには、ハザードの影響を除去するための回路を備えることで、ＤＬＬ回路や半導体装置の論理規模が大きくなり、また、ハザードの影響が収束するのを待つ時間のために半導体装置の処理速度において不利になる。それに対して、例えば、ＤＤＲメモリのインタフェースにおいては、高速化に伴い段数切替時に発生するハザードの影響が無視できなくなっている。
【０００８】
本発明は、以上の課題に鑑みられたものであり、遅延回路の段数切替によるハザードの発生を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【００１０】
本発明の遅延回路は、段数切替型の遅延回路であって、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続される。
【発明の効果】
【００１１】
遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の実施例を示す図である。
【図２】本発明のＤＬＬ回路の実施例を示す図である。
【図３】本発明の遅延回路の実施例を示す図である。
【図４】本発明の遅延回路の各段の構成例である。
【図５】本発明の遅延回路に用いるインバータの例を示す図である。
【図６】本発明の遅延回路の実施例の段数切替前の状態を示す図である。
【図７】本発明の遅延回路の実施例の段数切替後の状態を示す図である。
【図８】本発明の遅延回路の実施例の比較対象の段数切替前の状態を示す図である。
【図９】本発明の遅延回路の実施例の比較対象の段数切替後の状態を示す図である。
【図１０】本発明の遅延回路の実施例を示す図である。
【図１１】本発明の遅延回路の実施例を示す図である。
【図１２】基準電流生成回路の実施形態の例を示す図である。
【図１３】簡易遅延テスト回路の実施形態の例を示す図である。
【図１４】簡易遅延テスト回路のテスト方法の理解を助けるための図である。
【発明を実施するための形態】
【実施例１】
【００１３】
図１に、本発明の実施例として半導体装置１０１を示す。半導体装置１０１は、ＤＤＲメモリ１０２と、大規模集積回路（ＬＳＩ）１０３とを有する。また、ＬＳＩ１０３はＤＤＲメモリのインタフェース（ＩＦ）１０４を有し、ＩＦ１０４はＤＤＲメモリ１０２とデータ線１０５およびクロック線１０６で接続されている。
【００１４】
図２に、ＩＦ１０４でデータ信号からデータを読み出すためのクロック調整に使用されるＤＬＬ回路２０１を示す。ＤＬＬ回路２０１は基準電流生成回路２０２に接続されている。ＤＬＬ回路２０１は、デジタルアナログ変換回路（ＤＡＣ）２０３と、アップ／ダウンカウンタ２０４と、段数制御回路２０５と、位相比較回路２０６と、遅延回路２０７とを備える。ＤＬＬ回路２０１によって設定される電流Ｉもしくはカウンタ値といった制御値は、図２に示すようにＤＬＬ回路２０１の外の遅延回路１０７に利用される。
【００１５】
図３に、遅延回路１０７の実施例として、段数切替型の遅延回路である遅延回路３０１を示す。遅延回路３０１には、入力ＩＮから信号が入力され、出力ＯＵＴから遅延回路３０１によって遅延された信号が出力される。また、入力ＩＮと出力ＯＵＴの反対側には、出力部ＢＡＣＫ＿ＯＵＴと入力部ＢＡＣＫ＿ＩＮが設けられている。遅延回路３０１の段数は３段であり、最初の段３０２、２番目の段３０３、３番目の段３０４が設けられている。
【００１６】
図４に、段３０２乃至３０４に用いられる段４０１を示す。段４０１は遅延部４０２とセレクタ部４０３とを有する。段３０２乃至３０４が連続して接続されているので、遅延回路３０１では、セレクタ部４０３に挟まれて、遅延部４０２が配置される。
【００１７】
遅延部４０２は、遅延要素として、インバータ４０４とインバータ４０５とを有する。遅延部４０２では、遅延部第１入力４０６から入力された信号が、インバータ４０４を介して、遅延部第１出力４０７から出力される。また、遅延部４０２では、遅延部第２入力４０８から入力された信号が、インバータ４０５を介して、遅延部第２出力４０９から出力される。インバータ４０４および４０５は、例えば図５のインバータ５０１により実現できる。インバータ５０１は、ＤＬＬ回路２０１によって設定される制御値である電流Ｉにより制御が可能である。
【００１８】
セレクタ部４０３のセレクタ部第１入力４１０には、遅延部第１出力４０７が接続されている。セレクタ部４０３のセレクタ部第２出力４１１は、遅延部第２入力４０８と接続されている。また、セレクタ部４０３は、セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３およびセレクタ部第１出力４１２の間の接続と、セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続と、を切換えるセレクタを有する。セレクタ部４０３のセレクタは、セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続、セレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続、セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続、およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続のそれぞれに設けられているスイッチが、後述の選択信号Ｓｘにより連動して制御されることにより実現される。
【００１９】
セレクタ部第１入力４１０とセレクタ部第１出力４１２の間の接続およびセレクタ部第２入力４１３とセレクタ部第２出力４１１の間の接続が選択されれば、信号は次の段に送られる。セレクタ部第１入力４１０と前記セレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続が選択されれば、信号は折り返される。セレクタ部４０３には、折り返し段数を制御するための選択信号Ｓｘが入力されている。本実施例では段数は３段なのでｘ＝１，２，３である。Ｓｘが低電位の状態である”ロー”の場合には、信号は次の段に送られる。Ｓｘが高電位の状態である”ハイ”の場合には、信号は折り返される。
【００２０】
遅延回路３０１はさらに、最終段３０４の次に遅延部４０２を有する。さらに、遅延回路３０１は、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間に、バッファ３０５を介した接続３０６を有している。
【００２１】
遅延回路３０１の動作を図６および図７を用いて説明する。図６は、Ｓ１が”ハイ”で、Ｓ２とＳ３が”ロー”の状態の遅延回路３０１の動作の様子を示す図である。入力ＩＮが高電位の”Ｈ”の状態であるときには、入力部ＢＡＣＫ＿ＩＮ側からも”Ｈ”が入力される。したがって、インバータを境として、高電位の”Ｈ”と低電位の”Ｌ”とが切り替わり、図６のような電位の状態、すなわち論理状態になる。ここで、Ｓ１に”ハイ”が入力されている段３０２のセレクタ部の電位は低電位の”Ｌ”となっている。すなわち、段３０２でセレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態である低電位の”Ｌ”となっている。
【００２２】
図７は、図６に示した状態から、Ｓ１とＳ２が”ロー”でＳ３が”ハイ”になった状態である。すなわち、折り返し位置が段３０２から段３０４に移った状態である。このとき、折り返し位置が移る前（図６）と移った後（図７）とで、高電位の状態である”Ｈ”と低電位の状態である”Ｌ”のパターンに変化は無い。したがって、遅延回路３０１では、段数切り替え前後で高電位”Ｈ”と低電位”Ｌ”との間の遷移は発生しない、すなわち遅延回路３０１の内部ノードに論理状態の変化は無いので、ハザードが発生しない。ハザードの発生が抑制されるのは、遅延回路３０１が、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間にバッファ３０５を介した接続３０６を有しているので、段数切替前の折り返しの段で、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態になっており、段数切替に伴う遅延回路３０１の内部ノードの論理状態の変化が生じないからである。
【００２３】
このように、遅延回路３０１は、段数切替型の遅延回路であって、段数切替前後で内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路３０１の入力ＩＮが接続される。したがって、ハザードの発生が抑制される。
【００２４】
図８および図９に本発明の比較対象として、遅延回路８０１を示す。遅延回路８０１は、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のバッファ３０５を介した接続３０６が無い代わりに、入力部ＢＡＣＫ＿ＩＮに電源ＶＳＳ、すなわち低電位の状態の”Ｌ”を接続している。電源ＶＳＳを接続するのは、遅延回路８０１の入力から出力の間の経路から外れる回路部分が不定となるのを防ぐためである。不定を防ぐために回路を電源ＶＳＳへ接続するのは一般的に取られる手法である。
【００２５】
図８には、Ｓ１を”ハイ”として、Ｓ２とＳ３を”ロー”とした状態を示した。すなわち、信号は段３０２で折り返される。ここで、入力部ＢＡＣＫ＿ＩＮ側に電源ＶＳＳが接続されているために、段３０２では、セレクタ部第１出力４１２、セレクタ部第２入力４１３が、高電位の状態である”Ｈ”で固定される。したがって、段数切り替えのタイミングが、図８に示したようにセレクタ部第１入力４１０およびセレクタ部第２出力４１１が低電位の状態である”Ｌ”の状態の場合には、図９に示したように段数切り替えをした際に、内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映され、結果的に遅延素子２段分のハザードが発生する。この場合、図９に示したように、高電位である”Ｈ”から低電位である”Ｌ”に遷移し高電位である”Ｈ”に戻る出力としてハザードが発生する。
【００２６】
以上のように、本実施例の遅延回路３０１の内の一の段のセレクタで、セレクタ部第１入力４１０とセレクタ部第２出力４１１の間の接続およびセレクタ部第２入力４１３とセレクタ部第１出力４１２の間の接続を選択した場合に、選択をした段の、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１の電位の状態が揃うように、最終の段３０４のセレクタ部第２入力４１３と遅延回路３０１の入力ＩＮとがバッファ３０５およびインバータ４０５を介して接続されているので、遅延回路３０１はハザードの発生を抑制することができる。ひいては、遅延回路３０１を備えるＤＬＬ回路２０１や半導体装置１０１にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置１０１の処理速度を速めることができる。
【実施例２】
【００２７】
実施例１では、奇数段の場合を示したが、実施例２では、偶数段の場合の実施例を示す。図１０に、実施例として、偶数段の段数切替型の遅延回路１００１を示す。遅延回路１００１は、遅延回路３０１とは、段数が３段から４段に変わっている点と、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のバッファ３０５を介した接続３０６の代わりに、入力ＩＮと入力部ＢＡＣＫ＿ＩＮとの間のインバータ１００２を介した接続１００３を有している点が異なる。
【００２８】
図４に示したように、例えば、Ｓ１を”ハイ”として、Ｓ２、Ｓ３、Ｓ４を”ロー”とした場合、すなわち最初の段で折り返す場合に、最初の段でセレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態である低電位の”Ｌ”となる。
【００２９】
このように、バッファ３０５の代わりにインバータ１００２を設けることで、折り返しの段で、セレクタ部第１入力４１０、セレクタ部第１出力４１２、セレクタ部第２入力４１３、およびセレクタ部第２出力４１１が同じ電位の状態、すなわち同じ論理状態になる。したがって、実施例１と同様に、遅延回路１００１ではハザードの発生が抑制される。ひいては、遅延回路１００１を備えるＤＬＬ回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。
【実施例３】
【００３０】
実施例１および実施例２では、遅延要素としてインバータを用いた遅延回路としたが、実施例３では、遅延要素としてバッファを用いた例を示す。図１１は、インバータの代わりにバッファを用いた実施例として、遅延回路１１０１を示す。
【００３１】
遅延回路１１０１は、遅延回路３０１とは、遅延部４０２の２つのインバータを一つのバッファに置き換えた点が異なる。これにより、遅延回路１１０１の全体で電位の状態、すなわち論理状態が揃うので、ハザードの発生を抑制できる。ひいては、遅延回路１１０１を備えるＤＬＬ回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。
【実施例４】
【００３２】
図１２は、基準電流生成回路２０２の実施形態の例である。一次電流源ＭＯＳ１２０１から生成される基準電流Ｉ１から、二次電流源ＭＯＳ１２０２から生成される基準電流Ｉ２を引き抜くことで、出力される基準電流はＩｒｅｆ＝Ｉ１−Ｉ２となる。Ｉ１が電圧温度変動に対し一次の依存性を有することに対し、Ｉ２は２次の依存性を有するため、依存性の高い２次の電流を引き抜くことで、基準電流Ｉｒｅｆは、電圧温度変動に対し逆特性を持たせることができる。この特性を利用することで、電圧温度変動に対する基準電流Ｉｒｅｆの変動を抑制することができる。
【実施例５】
【００３３】
図１３は、簡易遅延テスト回路の実施形態の例である。特性が同じ二つの遅延回路を用いたデータパス１３０１とクロックパス１３０２と、それらを比較する位相比較回路１３０３を備える。テスト方法は、データパス１３０１とクロックパス１３０２の遅延回路の段数設定に差をつけて、起動信号ＡＣＴＥＳＴ＿ＩＮを入力する。位相比較回路１３０３に取り込まれるデータは、設定した遅延回路の段数に応じて決まるので、取り込まれたデータが期待値と一致するか否かで、遅延回路の遅延異常を判定できる（図１４参照）。また、遅延回路の遅延素子だけでなく、段数を設定するデコーダ等の異常も検出できる。テスト精度は、位相比較回路の特性と分岐点（Ａ）から位相比較回路（Ｃ１、Ｃ２）までのパスの対称性により依存する。
【符号の説明】
【００３４】
１０１…半導体装置、１０２…ＤＤＲメモリ、１０３…大規模集積回路（ＬＳＩ）、１０４…ＤＤＲメモリのインタフェース（ＩＦ）、１０５…データ線、１０６…クロック線、２０１…ＤＬＬ回路、２０２…基準電流生成回路、２０３…デジタルアナログ変換回路（ＤＡＣ）、２０４…アップ／ダウンカウンタ、２０５…段数制御回路、２０６…位相比較回路、２０７…遅延回路、３０１…遅延回路、３０２…最初の段、３０３…２番目の段、３０４…３番目の段、３０５…バッファ、３０６…接続、４０２…遅延部、４０３…セレクタ部、４０４…インバータ、４０５…インバータ、４０６…遅延部第１入力、４０７…遅延部第１出力、４０８…遅延部第２入力、４０９…遅延部第２出力、４１０…セレクタ部第１入力、４１１…セレクタ部第２出力、４１２…セレクタ部第１出力、４１３…セレクタ部第２入力。
【特許請求の範囲】
【請求項１】
段数切替型の遅延回路であって、
各段は、
遅延部と、
セレクタ部とを有し、
前記遅延部は、
遅延部第１入力と、
前記遅延部第１入力に接続されている遅延部第１出力と、
遅延部第２入力と、
前記遅延部第２入力に接続されている遅延部第２出力と、
前記遅延部第１入力と前記遅延部第１出力との間または前記遅延部第２入力と前記遅延部第２出力との間の少なくともいずれかに設けられている遅延要素とを有し、
前記セレクタ部は、
前記遅延部第１出力と接続されているセレクタ部第１入力と、
セレクタ部第１出力と、
セレクタ部第２入力と、
前記遅延部第２入力と接続されているセレクタ部第２出力と、
前記セレクタ部第１入力と前記セレクタ部第２出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第１出力の間の接続と、前記セレクタ部第１入力と前記セレクタ部第１出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第２出力の間の接続と、を切換えるセレクタとを有し、
前記遅延回路の入力は、最初の段の前記遅延部第１入力に対応し、
前記遅延回路の出力は、最初の段の前記遅延部第２出力に対応し、
各段の前記セレクタ部第１出力と次の段の前記遅延部第１入力とが接続され、
各段の前記セレクタ部第２入力と次の段の前記遅延部第２出力とが接続され、
前記遅延回路の内の一の段の前記セレクタで、前記セレクタ部第１入力と前記セレクタ部第２出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第１出力の間の接続を選択した場合に、前記一の段の、前記セレクタ部第１入力、前記セレクタ部第１出力、前記セレクタ部第２入力、および前記セレクタ部第２出力の論理状態が揃うように、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記遅延要素として、第１インバータが前記遅延部第１入力と前記遅延部第１出力の間に、第２インバータが前記遅延部第２入力と前記遅延部第２出力の間に、それぞれ設けられていることを特徴とする遅延回路。
【請求項３】
請求項２に記載の遅延回路において、
前記遅延回路の段数は奇数であり、
第３インバータを介して、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項４】
請求項２に記載の遅延回路において、
前記遅延回路の段数は偶数であり、
第３インバータおよび第４インバータを介して、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項５】
請求項１に記載の遅延回路において、
前記遅延要素はバッファであることを特徴とする遅延回路。
【請求項６】
請求項１に記載の遅延回路を備えるＤＬＬ回路。
【請求項７】
請求項６に記載のＤＬＬ回路を備える半導体装置。
【請求項８】
段数切替型の遅延回路であって、
各段は、
第１入力と第２出力の間の接続および第２入力と第１出力の間の接続と、第１入力と第１出力の間の接続および第２入力と第２出力の間の接続と、を切換えるセレクタを有し、
前記遅延回路の入力は、最初の段の前記第１入力に接続され、
前記遅延回路の出力は、最初の段の前記第２出力に接続され、
各段の前記第１出力と次の段の前記第１入力とが接続され、
各段の前記第２入力と次の段の前記第２出力とが接続され、
前記各段の前記第１出力と次の段の前記第１入力との接続、または前記各段の前記第２入力と次の段の前記第２出力との接続の少なくともいずれかは、遅延要素を介しており、
前記遅延回路の内の一の段の前記セレクタで、前記第１入力と前記第２出力の間の接続および前記第２入力と前記第１出力の間の接続を選択した場合に、前記一の段の、前記第１入力、前記第１出力、前記第２入力、および前記第２出力の間で論理状態が揃うように、最終の段の前記第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項９】
請求項８に記載の遅延回路を備えるＤＬＬ回路。
【請求項１０】
請求項９に記載のＤＬＬ回路を備える半導体装置。
【請求項１１】
段数切替型の遅延回路であって、
段数切替前後で前記遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に前記遅延回路の入力が接続されることを特徴とする遅延回路。
【請求項１２】
請求項１１に記載の遅延回路を備えるＤＬＬ回路。
【請求項１３】
請求項１２に記載のＤＬＬ回路を備える半導体装置。
【請求項１】
段数切替型の遅延回路であって、
各段は、
遅延部と、
セレクタ部とを有し、
前記遅延部は、
遅延部第１入力と、
前記遅延部第１入力に接続されている遅延部第１出力と、
遅延部第２入力と、
前記遅延部第２入力に接続されている遅延部第２出力と、
前記遅延部第１入力と前記遅延部第１出力との間または前記遅延部第２入力と前記遅延部第２出力との間の少なくともいずれかに設けられている遅延要素とを有し、
前記セレクタ部は、
前記遅延部第１出力と接続されているセレクタ部第１入力と、
セレクタ部第１出力と、
セレクタ部第２入力と、
前記遅延部第２入力と接続されているセレクタ部第２出力と、
前記セレクタ部第１入力と前記セレクタ部第２出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第１出力の間の接続と、前記セレクタ部第１入力と前記セレクタ部第１出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第２出力の間の接続と、を切換えるセレクタとを有し、
前記遅延回路の入力は、最初の段の前記遅延部第１入力に対応し、
前記遅延回路の出力は、最初の段の前記遅延部第２出力に対応し、
各段の前記セレクタ部第１出力と次の段の前記遅延部第１入力とが接続され、
各段の前記セレクタ部第２入力と次の段の前記遅延部第２出力とが接続され、
前記遅延回路の内の一の段の前記セレクタで、前記セレクタ部第１入力と前記セレクタ部第２出力の間の接続および前記セレクタ部第２入力と前記セレクタ部第１出力の間の接続を選択した場合に、前記一の段の、前記セレクタ部第１入力、前記セレクタ部第１出力、前記セレクタ部第２入力、および前記セレクタ部第２出力の論理状態が揃うように、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記遅延要素として、第１インバータが前記遅延部第１入力と前記遅延部第１出力の間に、第２インバータが前記遅延部第２入力と前記遅延部第２出力の間に、それぞれ設けられていることを特徴とする遅延回路。
【請求項３】
請求項２に記載の遅延回路において、
前記遅延回路の段数は奇数であり、
第３インバータを介して、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項４】
請求項２に記載の遅延回路において、
前記遅延回路の段数は偶数であり、
第３インバータおよび第４インバータを介して、最終の段の前記セレクタ部第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項５】
請求項１に記載の遅延回路において、
前記遅延要素はバッファであることを特徴とする遅延回路。
【請求項６】
請求項１に記載の遅延回路を備えるＤＬＬ回路。
【請求項７】
請求項６に記載のＤＬＬ回路を備える半導体装置。
【請求項８】
段数切替型の遅延回路であって、
各段は、
第１入力と第２出力の間の接続および第２入力と第１出力の間の接続と、第１入力と第１出力の間の接続および第２入力と第２出力の間の接続と、を切換えるセレクタを有し、
前記遅延回路の入力は、最初の段の前記第１入力に接続され、
前記遅延回路の出力は、最初の段の前記第２出力に接続され、
各段の前記第１出力と次の段の前記第１入力とが接続され、
各段の前記第２入力と次の段の前記第２出力とが接続され、
前記各段の前記第１出力と次の段の前記第１入力との接続、または前記各段の前記第２入力と次の段の前記第２出力との接続の少なくともいずれかは、遅延要素を介しており、
前記遅延回路の内の一の段の前記セレクタで、前記第１入力と前記第２出力の間の接続および前記第２入力と前記第１出力の間の接続を選択した場合に、前記一の段の、前記第１入力、前記第１出力、前記第２入力、および前記第２出力の間で論理状態が揃うように、最終の段の前記第２入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。
【請求項９】
請求項８に記載の遅延回路を備えるＤＬＬ回路。
【請求項１０】
請求項９に記載のＤＬＬ回路を備える半導体装置。
【請求項１１】
段数切替型の遅延回路であって、
段数切替前後で前記遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に前記遅延回路の入力が接続されることを特徴とする遅延回路。
【請求項１２】
請求項１１に記載の遅延回路を備えるＤＬＬ回路。
【請求項１３】
請求項１２に記載のＤＬＬ回路を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−４６３２１（Ｐ２０１３−４６３２１Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８４２６４（Ｐ２０１１−１８４２６４）
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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