【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）

【課題】使用する周波数帯域で、温度変化による送受信の振幅値の偏差を抑えることができる通信装置を提供すること。
【解決手段】送信信号の信号路に介在して設けられると共に制御電圧の印加により容量が変化する可変容量素子とインダクタンスとを含む共振回路を有し、この共振回路の共振点に応じて高周波の入力信号の振幅を調整する振幅調整回路と、前記信号路が置かれている雰囲気の温度を検出する温度検出部と、一のチャンネルにおける周波数帯域において、送信信号の振幅値が予め設定した値になるようにまたは近づくように、前記振幅調整回路の制御電圧値と温度検出値との関係データを記憶する記憶部と、前記温度検出部の温度検出値と前記関係データとに基づいて振幅調整回路の制御電圧を出力する制御電圧出力部と、を備えるように装置を構成する。 （もっと読む）

【課題】製造ばらつき・温度変動に依存することなく、受信状態又は送信状態を良好に保つ事が出来る通信システムを提供すること。
【解決手段】電圧制御発振部（１０６）の発振周波数を制御するように、位相同期回路（１００）からの周波数制御信号（ｃ１）を用いて、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】ＧＰＳ衛星電波が受信出来ない時も正確に同期タイミング信号を出力する時刻同期装置およびその時刻同期補正方法を提供する。
【解決手段】内蔵発振器１は、ＧＰＳ受信器Ｒからの１ｐｐｓ信号と出力するクロックと間の位相差信号を発振制御部３へ出力し、この位相差を無くす発振周波数制御信号が発振制御部３内蔵発振器１へ出力される。１ｐｐｓ信号が断となった場合、発振制御部３は、ログ部ＬＧのドリフト記録部５と信号断時間記録部６から、予め測定記録していた単位時間あたりの内蔵発振器１の周波数のドリフト量からドリフトを補正する発振周波数制御信号を生成して内蔵発振器１へ出力し、タイミング信号発生部２は、内蔵発振器１からのクロックにより生成した同期タイミング信号を外部へ出力する。 （もっと読む）

【課題】同期モードと追跡動作モードを有する位相同期ループ（ＰＬＬ）システム。
【解決手段】ＰＬＬは、所望の周波数で信号を出力する電圧制御発振器（ＶＣＯ）を含む。位相検波器がＶＣＯからの出力に結合されている。位相検波器は、ＶＣＯからの信号出力の位相を基準信号の位相と比較する。ループフィルタ６０１がＶＣＯと位相検波器とに結合されている。ループフィルタ６０１はスイッチ６０３を含む。スイッチ６０３が垂直な位置に設定されるとき、ＶＣＯ信号の位相を基準信号の位相に同期させるために、ループフィルタ６０１は同期動作モードとなる。スイッチ６０３を水平な位置に設定することにより、ループフィルタを追跡動作モードに置くことができ、追跡動作モードはＶＣＯ信号の位相を調整して、基準信号の位相を追跡する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】位相誤差および周波数精度等の性能に優れ、かつ低価格で、広い制御電圧入力範囲を持つ電圧制御発振器を利用したＰＬＬ回路を提供する。
【解決手段】位相比較器１１とチャージポンプ１２は、低電圧トランジスタで構成され、電源電圧ＶＬの可変電圧源１６と電源電圧ＶＤＣ（＝ＶＬ＋ＶＣＣ１）の可変電圧源１７から与えられる差の電圧ＶＣＣ１（例えば、５Ｖ）で動作する。チャージポンプ１２の出力電流をループフィルタ１４で積分して生成された制御電圧ＶＣは、０〜ＶＣＣ２（例えば、１６Ｖ）を制御電圧入力範囲とする電圧制御発振器１５に与えられる。このとき、制御電圧ＶＣの変化範囲は５Ｖ以下となるが、可変電圧源１６，１７の出力電圧ＶＬ，ＶＤＣを制御することで変化範囲を０〜１６Ｖに拡大し、電圧制御発振器１５から所望の周波数の出力信号ＯＵＴを出力させることができる。 （もっと読む）

【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、２つの遅延線間で異なる場合がある。遅延出力は、２つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 （もっと読む）

【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。 （もっと読む）

【課題】実装スペースとコストの更なる低減のため、電子機器内の水晶部品を１つに集約するためには、消費電流や周波数精度の問題があった。
【解決手段】本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。このような構成にすることにより、電子機器内で必要とされる全てのクロック信号を、精度良く提供することができる。 （もっと読む）

【課題】設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第１分周部と、基準周波数信号の各周期において第１累積加算値と第２累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。 （もっと読む）

【課題】遅延装置の回路規模を抑制する。
【解決手段】ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。遅延素子１４０は、遅延素子１２２と同一の構成を有し、外部からのストローブ信号Ｓ１を、第２の制御信号ＣＴＲ２に応じた遅延量の分だけ遅延させる。ストローブ遅延制御回路１３０は、第１の制御信号ＣＴＲ１と、遅延素子１４０による遅延量の期待値とから、遅延素子１４０に出力する第２の制御信号ＣＴＲ２を生成する。クロック供給回路１１０は、遅延素子１４０に入力されるストローブ信号Ｓ１の周波数より高い周波数を有する基準クロックをＤＬＬ回路に供する。 （もっと読む）

【課題】ＰＬＬゲインを自動制御してキャプチャ時間の短縮やエラーレートの改善を実現するに当たり、ロック判定の手法として種々の方法を提案する。
【解決手段】媒体再生時のＰＬＬ動作時に、ＰＬＬロック状態を示す情報を用いてＰＬＬゲインを切り替えることでロバストなＰＬＬを実現する。ＰＬＬロック状態の検出は、フレームシンクの検出結果、位相誤差の絶対値の積算量、の何れかを評価指標として測定し、一定区間での当該評価指標の大小を判定し、判定結果に基づき位相同期ループがロックしているか否かを示すＲＦ品質信号RQを生成する。フレーム同期信号の検出間隔を監視し、その監視結果に基づきＲＦ品質信号RQを生成するとよい。ＲＦ品質信号RQは、概ねＰＬＬがロック時はＨ、アンロック時はＬとなる。ＲＦ品質信号RQがＨレベルの区間では低倍率となり、ＲＦ品質信号RQがＬレベルの区間では高倍率となるように、ＰＬＬゲインを制御する。 （もっと読む）

【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。 （もっと読む）

【課題】 ＰＬＬおよびＶＣＯの発振特性を改善できる容量切り換え回路を提供する。
【解決手段】 端子Ｐ1と端子Ｐ2との間に、コンデンサＣ1k（ｋ＝０〜ｎ）と、ＦＥＴ（Ｑ1k）と、コンデンサＣ2kとを直列接続する。ＦＥＴ（Ｑ1k）のソースにＦＥＴ（Ｑ3k）のドレインを接続する。ＦＥＴ（Ｑ1k）のドレインにＦＥＴ（Ｑ4k）のドレインを接続する。ＦＥＴ（Ｑ3k、Ｑ4k）のゲートは互いに接続し、それらのソースも互いに接続する。ＦＥＴ（Ｑ1k）のゲートに、このＦＥＴ（Ｑ1k）をオンオフ制御する制御データｂkを供給する。ＦＥＴ（Ｑ4k）のソースに、少なくともＦＥＴ（Ｑ1k）がオフのときには、ＦＥＴ（Ｑ3k、Ｑ4k）をオフにするソースバイアス電圧ＶSkを供給する。 （もっと読む）

【課題】短いビット同期時間、クロックワンダー追随性能、高い高周波ジッタ耐性、を同時に満たすクロック再生回路を提供する。
【解決手段】入力データ信号１０１と再生クロック１０２との位相差を検出する位相差検出回路１０３、位相差検出回路１０３の出力を平均化する平均化回路１０４、位相差検出回路１０３の出力をサンプル／ホールドするリセット付サンプル／ホールド回路１０５、平均化回路１０４の出力の積分値とリセット付サンプル／ホールド回路１０５の出力値との和に相当する位相の再生クロック１０２を生成する再生クロック生成回路１０６を備える。リセット付サンプル／ホールド回路１０５は、バースト伝送開始信号１１０を受けて位相差検出回路１０３の出力をサンプル／ホールドし、バースト伝送終了信号１１１を受けてホールドしている値を初期値にリセットする。 （もっと読む）