位相同期回路、および通信装置
【課題】設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第１分周部と、基準周波数信号の各周期において第１累積加算値と第２累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第１分周部と、基準周波数信号の各周期において第１累積加算値と第２累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路、および通信装置に関する。
【背景技術】
【０００２】
例えば無線で外部装置と通信可能な携帯電話などの通信装置では、外部装置との通信に係る搬送波の搬送波周波数を正確な周波数に固定させるために、位相同期回路（ＰＬＬ（Phase Locked Loop）回路）が用いられている。また、近年、半導体プロセスの微細化に伴い、アナログ電圧で制御する電圧制御発振回路（Voltage Controlled Oscillator；ＶＣＯ）を、デジタル信号で制御するデジタル制御発振回路（Digital Controlled Oscillator；ＤＣＯ）に置き換えた位相同期回路が着目されている。
【０００３】
このような中、位相同期回路にデジタル制御発振回路を適用する技術が開発されている。位相同期回路にデジタル制御発振回路を適用する技術としては、例えば、非特許文献１が挙げられる。
【０００４】
【非特許文献１】R.B.Staszewski et al.,“All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS,ISSCC2004 Digest.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１は、位相同期回路にデジタル制御発振回路を適用する従来の技術に係る位相同期回路の構成を示す説明図である。ここで、図１は、デジタル信号により制御されるデジタル制御発振回路（以下、「ＤＣＯ」と記述する場合がある。）を用いたＡＤＰＬＬ（All-Digital Phase Locked Loop）回路（位相同期回路）を示している。図１に示す従来の位相同期回路は、時間-デジタル変換回路（Time-to-Digital Converter。以下「ＴＤＣ」と記述する場合がある。）１２、アキュムレータ１４、フリップフロップ１６などを備える。ここで、ＴＤＣ１２は、ＤＣＯ１０から出力される発振信号と基準信号ｆＲＥＦ周期内の発振信号のクロック数を検出する。よって、ＴＤＣ１２、アキュムレータ１４およびフリップフロップ１６を用いて、基準信号fＲＥＦ内の発振信号を基準とした位相の小数表示を可能とする。従来のＰＬＬ回路は、基準位相と上記位相との差を位相比較器で検出し、位相誤差に相当するデジタル値（デジタル信号）の積分値をフィードバックすることによって、ＤＣＯ１０をデジタル的に制御している。
【０００６】
ここで、ＤＣＯを備える位相同期回路（以下、「ＰＬＬ回路」と記述する場合がある。）が適用された携帯電話などの通信装置では、ＰＬＬ回路に対して複数の動作モードへの対応が要求される場合がある。ＰＬＬ回路に対する上記要求としては、例えば、ＰＬＬ回路を、搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させることや、複数の搬送波周波数への対応などが挙げられる。ＰＬＬ回路を搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させる場合、通信装置が搬送波の送信を行わない期間においてもＰＬＬ回路を動作させる必要がある。ここで、ＰＬＬ回路が内部で処理する信号の周波数が固定である場合、上記デジタル回路のクロックに対して搬送波の送信程の位相雑音特性が要求されないときには、ＰＬＬ回路は、要求される処理能力以上のオーバースペックな状態での動作が強いられることとなる。よって、上記の場合には、ＰＬＬ回路は、動作に必要な電力以上の電力を消費することとなるので、ＰＬＬ回路の消費電力の増大、ひいては通信装置の消費電力の増大へと繋がる恐れある。また、複数の搬送波周波数の生成へと対応させる場合においても、上記と同様に、消費電力の増大を招いてしまう。
【０００７】
しかしながら、位相同期回路にデジタル制御発振回路を適用する従来の技術（以下、単に「従来の技術」と記述する。）に係るＰＬＬ回路（以下、「従来のＰＬＬ回路」と記述する場合がある。）は、複数の動作モードに対応することについて、何らの考慮もされていない。より具体的には、従来のＰＬＬ回路は、動作モードが切り替わったとしても、内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替えることができない。よって、従来のＰＬＬ回路は、予め対象とするある動作モード以外の動作モードの処理を行う場合には、消費電力の増大を招く恐れがある。したがって、従来の技術を用いたとしても、位相同期回路（ＰＬＬ回路）における消費電力の低減は望むべくもない。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な、新規かつ改良された位相同期回路、および通信装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の観点によれば、デジタル値で表される発振制御信号が入力され、上記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、外部装置との通信に係る搬送波の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、上記分周比を上記制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、上記発振信号に基づく信号と上記制御信号とが入力され、上記制御信号に基づいて設定された整数値により上記発振信号に基づく信号を分周する第１分周部と、上記基準周波数信号の各周期において、上記第１ビットシフト部から出力される出力値が累積加算された第１累積加算値と、上記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および上記基準周波数信号のクロックと上記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と、上記位相比較信号を上記制御信号に基づく任意の収束値に収束させ、上記収束値に基づく発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。
【００１０】
かかる構成により、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００１１】
また、上記位相比較信号に基づいて上記発振回路の変換利得の理想値に対する誤差を補正するためのオフセット値を導出し、上記制御信号に基づいて、上記第１ビットシフト部から出力される出力値を上記オフセット値で選択的に補償するオフセット補償部をさらに備えてもよい。
【００１２】
また、上記第１分周部から出力される分周された発振信号に基づく信号と上記基準周波数信号とに基づいて、上記第２累積加算値と上記差分値とをそれぞれ出力する累積クロック導出部をさらに備え、上記累積クロック導出部は、上記制御信号に基づいて上記差分値を選択的に出力する時間-デジタル変換回路を有してもよい。
【００１３】
また、上記第１ビットシフト部には、周波数変調成分が加算された分周比が入力され、上記周波数変調成分を上記制御信号に基づいて設定された整数値で除算する第２ビットシフト部をさらに備え、上記データ変換部は、上記収束値と上記第２ビットシフト部から出力される除算された周波数変調成分との加算値に基づいて上記発振制御信号を出力してもよい。
【００１４】
上記目的を達成するために、本発明の第２の観点によれば、１または２以上の外部装置から送信される所定の搬送波周波数の受信信号を受信し、１または２以上の外部装置へ上記所定の搬送波周波数の送信信号を送信する通信アンテナと、位相同期回路を備え、上記通信アンテナが受信した上記受信信号を処理する受信部と、位相同期回路を備え、上記外部装置へ送信する上記送信信号を処理して上記通信アンテナへ伝達する送信部とを備え、上記受信部と上記送信部とが備える上記位相同期回路それぞれは、デジタル値で表される発振制御信号が入力され、上記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、上記所定の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、上記分周比を上記制御信号に基づいて設定された整数値で除算するビットシフト部と、上記発振信号に基づく信号と上記制御信号とが入力され、上記制御信号に基づいて設定された整数値により上記発振信号を分周する第１分周部と、上記基準周波数信号の各周期において、上記ビットシフト部から出力される出力値が累積加算された第１累積加算値と、上記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および上記基準周波数信号のクロックと上記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と、上記位相比較信号を上記制御信号に基づく任意の収束値に収束させ、上記収束値に基づく発振制御信号を出力するデータ変換部とを備える通信装置が提供される。
【００１５】
かかる構成により、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図りつつ、外部装置と通信を行うことが可能な通信装置が実現される。
【発明の効果】
【００１６】
本発明によれば、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
また、以下では、下記に示す順序で説明を行う。
１．本発明の実施形態に係る位相同期回路の基本的な構成の一例
２．本発明の第１の実施形態に係る位相同期回路
３．本発明の第２の実施形態に係る位相同期回路
４．本発明の第３の実施形態に係る位相同期回路
５．本発明の第４の実施形態に係る位相同期回路
６．本発明の実施形態に係る通信装置
【００１９】
（本発明の実施形態に係る位相同期回路の基本的な構成の一例）
本発明の第１〜第４の実施形態に係る位相同期回路について説明する前に、本発明の実施形態に係る位相同期回路の基本的な構成の一例を示す。以下では、位相同期回路を「ＰＬＬ回路」と記述する場合がある。図２は、本発明の実施形態に係るＰＬＬ回路１９０（位相同期回路）の基本的な構成の一例を示す説明図である。
【００２０】
ＰＬＬ回路１９０は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２’と、分周回路１１４とを備える。
【００２１】
基準周波数発振部１０２は、周波数がｆＲＥＦの基準周波数信号を生成して出力する。以下では、基準周波数信号の周波数ｆＲＥＦを基準周波数ｆＲＥＦと表記する。なお、図２では、ＰＬＬ回路１９０が基準周波数発振部１０２を備える構成を示しているが、本発明の実施形態に係る位相同期回路の基本的な構成は、上記に限られない。例えば、本発明の実施形態に係る位相同期回路は、基準周波数発振部１０２を備えず、外部において生成された基準周波数信号が本発明の実施形態に係る位相同期回路に入力される構成であってもよい。
【００２２】
アキュムレータ１０４には、分周比が入力され、基準周波数信号をトリガとして、基準周波数信号の各周期における分周比を累積加算する。そして、アキュムレータ１０４は、累積加算した分周比を位相比較部１１０へ出力する。
【００２３】
ここで、ＰＬＬ回路１９０に入力される分周比は、例えば、外部装置との通信に係る搬送波の搬送波周波数ｆＲＦを基準周波数ｆＲＥＦで除算した値（ｆＲＦ／ｆＲＥＦ）である。また、図２の例では、搬送波周波数ｆＲＦは、発振回路１０８から出力される発振信号が分周回路１１４においてＮ分周（Ｎは、正の整数。）された分周後の発振信号（発振信号に基づく信号）の発振周波数に相当する。ここで、分周回路１１４が分周を行う分周比Ｎは、例えば、固定であってもよいし、搬送波周波数の変化に応じて変化させることもできる（例えば、ＰＬＬ回路１９０を備える通信装置の制御部から伝達される分周制御信号に応じて分周比が切り替わる。）。なお、搬送波周波数ｆＲＦが、発振信号の発振周波数と等しい場合には、ＰＬＬ１９０は、分周回路１１４を備えなくてもよい。上記の場合には、本発明の実施形態に係る分周比は、発振回路１０８から送信される発振信号の発振周波数ｆＯＳＣを基準周波数ｆＲＥＦで除算した値（ｆＯＳＣ／ｆＲＥＦ）となる（すなわち、“発振周波数ｆＯＳＣ＝搬送波周波数ｆＲＦ”の場合。）。また、本発明の実施形態に係る分周比は、例えば、ＰＬＬ回路１９０が備えられた通信装置（後述する）の制御部（例えば、ＭＰＵなどで構成される。）などにおいて生成され、ＰＬＬ回路１９０に入力されるが、上記に限られない。例えば、本発明の実施形態に係る分周比は、上記通信装置が備えるＲＯＭ（Read Only Memory）などの記録媒体に予め記録され、上記制御部が当該記録媒体から適宜読み出してＰＬＬ回路１９０に入力することもできる。以下では、累積加算された分周比を「第１累積加算値」と記述する。
【００２４】
累積クロック導出部１０６は、基準周波数信号の各周期において、第２累積加算値を整数部、基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差をＮ分周した発振信号クロック周期で除して得られた値を小数部として、小数表示した累積加算値を出力する。
【００２５】
第２累積加算値とは、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号）のクロック数が累積加算されたデジタル値である。つまり、第２累積加算値は、分周された発振信号の周波数（図２では、搬送波周波数ｆＲＦに対応する。）クロックを基準とした位相を基準周波数ｆＲＥＦごとに加算した累積位相の整数成分に相当する。なお、本発明の実施形態に係る位相同期回路において、発振回路１０８の出力をＮ分周することなく、累積クロック導出部１０６に入力する場合には、第２累積加算値は、発振信号のクロック数が累積加算されたデジタル値となる。
【００２６】
また、基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差を検出し、さらに、Ｎ分周した発振信号周期で除した値を計算することにより、Ｎ分周した発振信号クロックを基準とした位相の小数部を検出することができる。つまり、第２累積加算値と基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差から、基準周波数の周期ごとの累積位相の小数表示が可能となる。なお、本発明の実施形態に係る位相同期回路において、発振回路１０８の出力をＮ分周することなく、累積クロック導出部１０６に入力する場合には、発振周波数クロックを基準とした位相の小数部が検出される。以下では、図２に示すように、発振回路１０８から出力された発振信号が分周回路１１４においてＮ分周される場合を例に挙げて説明する。
【００２７】
〔累積クロック導出部１０６の構成例〕
累積クロック導出部１０６は、アキュムレータ１５０と、フリップフロップ１５２、１５４（各図では、「ＦＦ」と略している。）と、ＴＤＣ１５６（時間-デジタル変換回路）とを備える。
【００２８】
アキュムレータ１５０は、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号に相当する。）に基づいて、分周された発振信号のクロックごとに“１”を累積加算し、加算結果をフリップフロップ１５４に伝達する。つまり、アキュムレータ１５０は、分周された発振信号のクロック数を累積加算し、累積加算されたクロック数をフリップフロップ１５４に伝達する。
う。
【００２９】
フリップフロップ１５２は、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号に相当する。）に基づいて、分周された発振信号のクロックごとに基準周波数ｆＲＥＦである基準周波数信号をリタイミングする。
【００３０】
フリップフロップ１５４は、フリップフロップ１５２においてリタイミングされた基準周波数信号をトリガとして、アキュムレータ１５０の出力を保持する。ここで、フリップフロップ１５４の出力は、第２累積加算値に相当する。
【００３１】
ＴＤＣ１５６は、基準周波数信号のクロックと分周された発振信号のクロックとにおける各エッジ間の相対時間差をデジタル変換する。さらに、ＴＤＣ１５６では、この相対時間差を基準周波数信号の周期で除した値を出力する。ここで、アキュムレータ１５０で累積加算したクロック数が、分周された発振信号周期を基準とした累積位相の整数部であるのに対して、ＴＤＣ１５６の出力は累積位相の小数部となる。ＴＤＣ１５６は、例えば、インバータ回路とフリップフロップで構成することができるが、上記に限られない。なお、本発明の実施形態に係るＴＤＣの構成例については、図６Ａ、図６Ｂを参照して後述する。
【００３２】
累積クロック導出部１０６は、例えば、図２に示す構成によって、基準周波数信号と分周された発振信号とに基づいて、第２累積加算値である累積位相の整数部と累積位相の小数部とを導出することができる。なお、第２累積加算値である累積位相の整数部と累積位相の小数部とを導出する本発明の実施形態に係る累積クロック導出部の構成が、図２に示す構成に限られないことは、言うまでもない。
【００３３】
発振回路１０８は、入力されるデジタル値で表される発振制御信号によって制御される。より具体的には、発振回路１０８は、入力される発振制御信号に基づく発振周波数の発振信号を出力する。つまり、発振回路１０８は、デジタル制御発振回路（ＤＣＯ）に相当する。
【００３４】
位相比較部１１０は、アキュムレータ１０４から出力される第１累積加算値（累積加算された分周比）から、累積クロック導出部１０６から出力される第２累積加算値である累積位相の整数部および累積位相の小数部を減算し、差分に相当する位相比較信号を出力する。ここで、位相比較部１１０は、加算器などで構成することができるが、上記に限られない。
【００３５】
データ変換部１１２’は、入力された位相比較信号を分周比に相当する値に収束させ、分周比に基づく発振制御信号を出力する。
【００３６】
〔データ変換部１１２’の構成例と動作〕
データ変換部１１２’は、可変利得増幅回路１６０と、加算器１６２と、可変利得増幅回路１６４と、加算器１６６と、乗算器１６８と、ビットシフト回路１７０’と、ビットシフト回路１７２’とを備える。なお、本発明の実施形態に係るＰＬＬ回路が、発振信号を分周する分周回路１１４を備えない場合には、ビットシフト回路１７０’と、ビットシフト回路１７２’とを備えていなくてもよい。
【００３７】
データ変換部１１２’は、利得制御信号Ｇ＿ＳＷに基づいて、可変利得増幅回路１６０、１６４それぞれの利得１／２ｍの乗数ｍを変化させることによって、ＰＬＬ回路１９０のループ利得を切り替える役目を果たす。ここで、利得制御信号Ｇ＿ＳＷは、例えば、図２に示す点Ｐにおける信号（加算器１６６の出力）と、分周比との比較結果に基づく信号である。利得制御信号Ｇ＿ＳＷに基づいて可変利得増幅回路１６０、１６４それぞれの利得を切り替えることによって、データ変換部１１２’は、加算器１６６の出力（すなわち、図２に示す点Ｐにおける信号）を分周比と等価な値、すなわち、ｆＲＦ／ｆＲＥＦに収束させるように動作させることができる（数式１、数式２を参照して後述する。）。利得制御信号Ｇ＿ＳＷは、例えば、図２に示す点Ｐにおける信号に基づいてＰＬＬ回路１９０を備える通信装置の制御部などが生成するが、上記に限られない。例えば、本発明の実施形態に係るＰＬＬ回路は、点Ｐにおける信号（加算器１６６の出力）と分周比とを比較して利得制御信号Ｇ＿ＳＷを生成する検出部（図示せず）をさらに備えることもできる。
【００３８】
ここで、データ変換部１１２’における動作について説明する。位相比較部１１０から出力される位相比較信号は、可変利得増幅回路１６０で１／２ｍ倍に増幅される。加算器１６２では、可変利得増幅回路１６０の出力と、ビットシフト回路１７０’においてｆＯＳＣ／ｆＲＥＦを分周回路１１４における分周比に対応する値（Ｎ）で除算した値（｛ｆＯＳＣ／ｆＲＥＦ｝／Ｎ）とを加算する。ここで、ビットシフト回路１７０’は、例えば除算器などで構成され、ｆＯＳＣ／ｆＲＥＦを分周回路１１４における分周比に対応する値（Ｎ）で除算する。可変利得増幅回路１６４は、入力された設定値Ａを１／２ｍ倍に増幅し、加算器１６６は、加算器１６２の出力から可変利得増幅回路１６４の出力を減算する。乗算器１６８は、加算器１６６の出力と、基準周波数ｆＲＥＦを発振回路１０８の変換利得ｋＤＣＯで除した値（ｆＲＥＦ／ｋＤＣＯ）をビットシフト回路１７２’において分周回路１１４における分周比に対応する値（Ｎ）倍に増幅した値とを乗算し、乗算結果を発振制御信号として出力する。
【００３９】
データ変換部１１２’における動作を整理すると、以下の通りである。発振回路１０８を発振させるための発振制御信号は、例えば、数式１で表される。ここで、数式１に示すｆＯＳＣは、発振回路１０８から出力される発振信号の発振周波数を示している。また、数式１に示すｋＤＣＯは、発振回路１０８の変換利得を示している。
【００４０】
【数１】
・・・（数式１）
【００４１】
データ変換部１１２’の乗算器１６８では、Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝が乗算されているので、乗算器１６８の入力は、数式１より以下の数式２で表される。
【００４２】
【数２】
・・・（数式２）
【００４３】
数式２に示すように、データ変換部１１２’は、乗算器１６８の入力、すなわち加算器１６６の出力を分周比に収束させることができる。
【００４４】
また、位相比較部１１０の可変範囲を、例えば、ｕｎｓｉｇｎｅｄ １０ｂｉｔ（符号なし１０ビット）と仮定し、データ変換部１１２’に入力される設定値Ａを位相比較部１１０の可変範囲の中点となる「５１２」とすると、ＰＬＬ回路１９０は、位相比較部１１０の出力を「５１２」に収束させることができる。つまり、データ変換部１１２’に設定値Ａが入力されることによって、ＰＬＬ回路１９０は、位相比較部１１０の出力を設定値Ａに応じた所定の値に収束させることができる。
【００４５】
したがって、ＰＬＬ回路１９０は、データ変換部１１２’を備えることによって、ループを安定に収束させるデータ変換方法を実現することができる。なお、データ変換部１１２’に入力される設定値Ａ、ｆＯＳＣ／ｆＲＥＦおよびｆＲＥＦ／ｋＤＣＯは、例えば、ＰＬＬ回路１９０を備える通信装置の制御部などが生成してデータ変換部１１２’に入力するが、上記に限られない。
【００４６】
ＰＬＬ回路１９０は、例えば、図２に示す構成によって、デジタル値で表される発振制御信号によって発振回路を制御し、ループを安定に収束させる。したがって、ＰＬＬ回路１９０は、デジタル制御発振回路を備えた位相同期回路として機能する。
【００４７】
ここで、ＰＬＬ回路１９０では、例えば、分周回路１１４において発振信号が分周された信号ｆＲＦ、入力される分周比、累積クロック導出部１０６が処理する信号、位相比較信号など、各構成要素において処理する信号が、内部で処理される処理信号に相当する。なお、例えば、本発明の実施形態に係る位相同期回路が、分周回路１１４を備えない構成である場合には、発振回路１０８から出力される発振信号を処理信号として捉えてもよい。
【００４８】
以下、図２に示すＰＬＬ回路１９０を本発明の実施形態に係る位相同期回路を基本的な構成として、本発明の第１〜第４の実施形態に係る位相同期回路（ＰＬＬ回路）について説明する。なお、本発明の実施形態に係る位相同期回路の基本的な構成が、図２に示すＰＬＬ回路１９０の構成に限られないことは、言うまでもない。以下では、図２に示すＰＬＬ回路１９０と同様に、第１〜第４の実施形態に係る位相同期回路の各構成要素が処理する信号を、総称して「処理信号」と表記する。また、以下では、処理信号の周波数を「処理クロック周波数」と記述する場合がある。
【００４９】
（第１の実施形態に係る位相同期回路）
［本発明の実施形態に係る消費電力低減アプローチ］
本発明の第１の実施形態に係る位相同期回路の構成について説明する前に、まず、本発明の実施形態に係る消費電力低減アプローチについて説明する。
【００５０】
上述したように、ＰＬＬ回路が通信装置などに適用された場合、ＰＬＬ回路に対しては、複数の動作モードへの対応が要求される場合がある。ＰＬＬ回路に対する上記要求としては、上述したように、例えば、ＰＬＬ回路を、搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させることや、複数の搬送波周波数への対応などが挙げられる。ここで、従来の技術が適用された従来のＰＬＬ回路のように、内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替えることができない場合には、消費電力の増加を招く恐れがある。
【００５１】
そこで、本発明の実施形態に係るＰＬＬ回路では、ＰＬＬ回路を動作させる動作モードに対応して内部で処理される処理信号の処理クロック周波数を、当該動作モードに対応する周波数へ切り替える。より具体的には、本発明の実施形態に係るＰＬＬ回路は、動作モードを規定する制御信号に基づいて、例えば、分周比や分周回路１１４から出力される分周された発振信号を調整する。上記によって、本発明の実施形態に係るＰＬＬ回路は、内部で処理する処理信号の処理クロック周波数を制御信号に基づいて制御することができる。よって、本発明の実施形態に係るＰＬＬ回路は、動作モードに対応する必要最小限の消費電力で動作することができる。したがって、本発明の実施形態に係るＰＬＬ回路は、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００５２】
［第１の実施形態に係る位相同期回路の構成例］
次に、本発明の実施形態に係る消費電力低減アプローチを実現することが可能な本発明の第１の実施形態に係る位相同期回路の構成について説明する。
【００５３】
図３は、本発明の第１の実施形態に係るＰＬＬ回路１００（位相同期回路）の構成の一例を示す説明図である。
【００５４】
ＰＬＬ回路１００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６（第１ビットシフト部／ビットシフト部）と、分周回路１１８（第１分周部）とを備える。ここで、図３に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、および分周回路１１４は、それぞれ図２に示すＰＬＬ回路１９０の各構成要素と同様の機能、構成を有する。図２および図３に示すように、第１の実施形態に係るＰＬＬ回路１００は、ＰＬＬ回路１９０と基本的に同様の構成を有する。つまり、ＰＬＬ回路１００は、デジタル値で表される発振制御信号によって発振回路を制御し、ループを安定に収束させることができる。以下では、ＰＬＬ回路１００の構成のうち、図２に示すＰＬＬ回路１９０と異なる構成について説明する。
【００５５】
ビットシフト回路１１６は、分周比をＭ（Ｍは、正の整数。）で除算し、除算された分周比（｛ｆＲＦ／ｆＲＥＦ｝／Ｍ）をアキュムレータ１０４へ出力する。ここで、ビットシフト回路１１６が分周比を除算する値Ｍは、入力される制御信号に基づいて設定される。つまり、ビットシフト回路１１６は、入力される制御信号に基づいてビットシフト量が制御される。
【００５６】
また、ＰＬＬ回路１００に入力される制御信号は、例えば、ＰＬＬ回路１００を備える通信装置の制御部が動作モードに応じて生成してＰＬＬ回路１００へ伝達するが、上記に限られない。ここで、ＰＬＬ回路１００には、例えば、位相雑音特性を緩和可能な動作モードであるほど、設定される値Ｍ（Ｍは、正の整数。）が大きくなる制御信号が入力される。
【００５７】
分周回路１１８は、例えばフリップフロップなどで構成され、分周回路１１４から出力されるＮ分周された発振信号を、ビットシフト回路１１６における分周比の除算と同期してＭ分周する。ここで、分周回路１１８がＮ分周された発振信号を分周する分周比Ｍは、ビットシフト回路１１６を制御する制御信号に基づいて設定される。分周回路１１８は、ビットシフト回路１１６を制御する制御信号と同じ制御信号に基づいて分周を行うことによって、ビットシフト回路１１６における分周比の除算と同期して処理を行うことができる。
【００５８】
データ変換部１１２は、図２に示すデータ変換部１１２’と同様の構成を有するが、ビットシフト回路１７０、１７２にビットシフト回路１１６を制御する制御信号が入力される点が異なる。データ変換部１１２にビットシフト回路１１６を制御する制御信号と同じ制御信号が入力されることによって、ビットシフト回路１７０、１７２それぞれの処理パラメータは、ビットシフト回路１１６における分周比の除算パラメータ（値Ｍ）と同期した値となる。より具体的には、ビットシフト回路１７０は、ｆＯＳＣ／ｆＲＥＦを値（Ｍ・Ｎ）で除算し、値（｛ｆＯＳＣ／ｆＲＥＦ｝／｛Ｍ・Ｎ｝）を加算器１６２へ伝達する。また、ビットシフト回路１７２は、ｆＲＥＦ／ｋＤＣＯを（Ｍ・Ｎ）倍に増幅し、値（Ｍ・Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝）を乗算器１６８へ伝達する。
【００５９】
ここで、データ変換部１１２における動作を整理すると、以下の通りである。発振器１０８を発振させるための発振制御信号は、図２に示すＰＬＬ回路１９０と同様に、例えば、上記数式１で表される。
【００６０】
データ変換部１１２の乗算器１６８では、Ｍ・Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝が乗算されているので、乗算器１６８の入力は、数式１より以下の数式３で表される。
【００６１】
【数３】
・・・（数式３）
【００６２】
数式３に示すように、データ変換部１１２は、図２に示すデータ変換部１１２’と同様に、乗算器１６８の入力、すなわち加算器１６６の出力を、ビットシフト回路１１６から出力される除算された分周比（｛ｆＲＦ／ｆＲＥＦ｝／Ｍ）に収束させることができる。ここで、ビットシフト回路１１６の出力は、分周比が動作モードを示す制御信号に応じた値Ｍで除算されたものであるので、入力される制御信号により制御される。よって、データ変換部１１２は、位相比較部１１０から出力される位相比較信号を制御信号に基づく任意の収束値に収束させることができる。また、データ変換部１１２は、制御信号に基づく収束値を乗算器１６８で増幅し、発振回路１０８を制御する発振制御信号として出力する。よって、データ変換部１１２は、収束値に基づく発振制御信号を出力することができる。
【００６３】
また、ＰＬＬ回路１００は、データ変換部１１２に設定値Ａが入力されることによって、図２に示すＰＬＬ回路１９０と同様に、位相比較部１１０の出力を設定値Ａに応じた所定の値に収束させることができる。
【００６４】
以上のように、本発明の第１の実施形態に係るＰＬＬ回路１００（位相同期回路）は、基本的に図２に示すＰＬＬ回路１９０と同様の構成を有し、さらにビットシフト回路１１６と分周回路１１８とを備える。ビットシフト回路１１６、およびデータ変換部１１２を構成するビットシフト回路１７０、１７２は、入力される制御信号に基づいてビットシフト量（Ｍ）が制御される。また、分周回路１１８は、入力される制御信号に基づいて入力される信号を分周する分周比（Ｍ）が制御され、入力される信号（ｆＲＦ）を分周する。よって、ＰＬＬ回路１００は、ＰＬＬ回路１００の内部で処理される処理信号の処理クロック周波数を制御信号に基づいて調整することができる。ここで、処理信号の処理クロック周波数は、制御信号により設定される値Ｍ（Ｍは、正の整数。）が大きくなるほど、より低くなる。つまり、ＰＬＬ回路１００は、例えば、制御信号が示す動作モードが位相雑音特性を緩和可能な動作モードである場合には、設定される値が大きな制御信号に基づいて処理信号の処理クロック周波数をより下げることができる。また、ＰＬＬ回路１００は、制御信号が示す動作モードが位相雑音特性を緩和可能な動作モードからより高い位相雑音特性が要求される動作モードへと変化した場合には、設定される値が小さな制御信号に基づいて処理信号の処理クロック周波数を上げることができる。さらに、ＰＬＬ回路１００は、数式３に示すように、処理信号を制御信号に基づいて設定される任意の収束値に収束させることができる。よって、ＰＬＬ回路１００は、入力される制御信号に基づいて、制御信号が示す動作モードが要求する必要最小限の処理クロック周波数の処理信号で動作を行うことができるので、各動作モードにおけるオーバースペックな状態での動作を防止することが可能となる。つまり、ＰＬＬ回路１００は、動作モードが切り替わったときには、切り替え後の動作モードの処理に必要とされる消費電力で正常に機能することができる。したがって、ＰＬＬ回路１００は、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００６５】
（第２の実施形態に係る位相同期回路）
上記では、入力される制御信号に基づいて処理信号の処理クロック周波数を切り替えることが可能なＰＬＬ回路１００（位相同期回路）について説明した。ここで、図３に示すＰＬＬ回路１００では、発振回路１０８の変換利得ｋＤＣＯが理想的な状態を示したが、発振回路１０８の変換利得ｋＤＣＯは、誤差を含む場合もありうる。そこで、次に、発振回路１０８の変換利得ｋＤＣＯが誤差を含む変換利得ｋ’ＤＣＯである場合に対応する、本発明の第２の実施形態に係る位相同期回路について説明する。
【００６６】
［発振回路１０８の変換利得が誤差を含む場合に生じうる問題の一例］
図４は、本発明の実施形態に係るＰＬＬ回路（位相同期回路）において、発振回路１０８の変換利得が誤差を含む場合に生じうる問題を説明するための説明図である。ここで、図４は、図３に示すＰＬＬ回路１００と同様の構成を有するＰＬＬ回路２９０を示しており、データ変換部１１２に誤差を含む変換利得ｋ’ＤＣＯに依存する値（ｆＲＥＦ／ｋ’ＤＣＯ）が入力された例を示している。
【００６７】
以下、発振回路１０８の変換利得ｋ’ＤＣＯをｋ’ＤＣＯ＝ｋＤＣＯ（１＋ａ）、制御信号により設定される値をＭ＝Ｍ１とした場合を例に挙げて、発振回路１０８の変換利得が誤差を含む場合に生じうる問題の一例を説明する。ここで、“ａ”は、発振回路１０８の変換利得の誤差を示している。
【００６８】
データ変換部１１２の乗算器１６８の入力、すなわち収束値は、例えば、数式４で表される。
【００６９】
【数４】
・・・（数式４）
【００７０】
また、位相比較部１１０の出力は、例えば、数式５で表される。ここで、数式５は、設定値Ａによって、位相比較部１１０の出力を「５１２」に収束させる場合を示している。
【００７１】
【数５】
・・・（数式５）
【００７２】
ここで、制御信号により設定される値がＭ＝Ｍ１からＭ＝Ｍ２へと変化すると、データ変換部１１２の乗算器１６８の入力、すなわち収束値は、例えば、数式４から数式６へと変化する。
【００７３】
【数６】
・・・（数式６）
【００７４】
このとき、データ変換部１１２において最終的に収束させる目標となる目標収束値は、数式１より数式７で表される。
【００７５】
【数７】
・・・（数式７）
【００７６】
数式６、数式７に示すように、発振回路１０８の変換利得が誤差を含む場合には、目標収束値と収束値とに差が生じることとなる。上記のように目標収束値と収束値とに差が生じた場合には、目標収束値と収束値との差分が不連続となって発振回路１０８の出力（発振信号）に表れてしまう。
【００７７】
上記のように、発振回路１０８の変換利得が誤差を含む場合には、例えば、目標収束値と収束値との差分が不連続となって発振回路１０８の出力に表れるため、ＰＬＬ回路２９０の収束時間が長くなる可能性がある。
【００７８】
［第２の実施形態に係る位相同期回路の構成例］
そこで次に、上記発振回路１０８の変換利得が誤差を含む場合に生じうる問題に対応することが可能な、本発明の第２の実施形態に係る位相同期回路の構成について説明する。
【００７９】
図５は、本発明の第２の実施形態に係るＰＬＬ回路２００（位相同期回路）の構成の一例を示す説明図である。
【００８０】
ＰＬＬ回路２００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８と、オフセット補償部２０２とを備える。ここで、図５に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、データ変換部１１２、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路２００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路２００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【００８１】
オフセット補償部２０２は、位相比較部１１０から出力される位相比較信号に基づいて目標収束値と収束値との誤差（オフセット値）を検出し、検出結果に基づいて、ビットシフト回路１１６から出力される制御信号に基づいて除算された分周比を、選択的に補正する。
【００８２】
〔オフセット補償部２０２の構成例〕
オフセット補償部２０２は、加算器２１０と、変換回路２１２と、エッジ検出回路２１４と、スイッチング回路２１８と、加算器２２０とを備える。
【００８３】
加算器２１０は、位相比較部１１０から出力される位相比較信号から設定値Ａを減算する。ここで、加算器２１０における処理は、例えば、数式５から“５１２”を減算し、誤差成分である（ｆＲＦ・ａ・２ｍ）／（Ｍ１・ｆＲＥＦ）を検出することに相当する。
【００８４】
変換回路２１２は、例えば、数式８に示す演算を行う。ここで、変換回路２１２は、制御信号により設定される値Ｍが、例えば、Ｍ＝Ｍ１からＭ＝Ｍ２（Ｍ２＞Ｍ１）へと切り替えられたとき、位相比較信号の誤差を（fＲＦ・ａ・２ｍ）／（Ｍ１・fＲＥＦ）から（fＲＦ・ａ・２ｍ）／（Ｍ２・ｆＲＥＦ）に瞬時に切り替える役目を果たす。
【００８５】
【数８】
・・・（数式８）
【００８６】
エッジ検出回路２１４は、制御信号に基づいて、値ＭがＭ＝Ｍ１からＭ＝Ｍ２（Ｍ２＞Ｍ１）へと切り替わるタイミング、すなわち、動作モードが切り替わるタイミングを検出する。エッジ検出回路２１４は、制御信号に基づく動作モードの切り替えの検出結果に応じた検出信号を、スイッチング回路２１８へ伝達する。ここで、エッジ検出回路２１４は、例えば、検出されたか否かが信号レベル（ローレベル／ハイレベル）で表された検出信号を出力するが、上記に限られない。
【００８７】
スイッチング回路２１８は、エッジ検出回路２１４から伝達される検出信号に基づいて、動作モードが切り替わるタイミングにおいて、変換回路２１２から伝達される位相比較信号の誤差補償を表す信号を選択的に出力する。ここで、スイッチング回路２１８は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor）などで構成されるが、上記に限られない。なお、スイッチング回路２１８は、例えば、エッジ検出回路２１４から検出されたことを示す検出信号が伝達されない場合には、“０”を表す信号を出力する。
【００８８】
加算器２２０は、ビットシフト回路１１６から出力される制御信号に基づいて除算された分周比から、スイッチング回路２１８から出力される信号を減算する。
【００８９】
オフセット補償部２０２は、例えば、上記の構成によって、制御信号に基づいて動作モードが切り替わるタイミングを検出し、当該タイミングにおいてビットシフト回路１１６の出力から、数式８に示す差分に相当する値を減算する。よって、オフセット補償部２０２は、位相比較部１１０から出力される位相比較信号に基づいて目標収束値と実際の収束値との誤差を検出し、検出結果に基づいて、ビットシフト回路１１６の出力を補正することができる。
【００９０】
なお、本発明の実施形態に係るオフセット補償部の構成は、図５に示す構成に限られない。例えば、本発明の実施形態に係るオフセット補償部は、加算器２１０の出力をある有限な期間における平均値を導出する平均値導出回路をさらに備え、変換回路２１２が当該平均値導出回路の出力を処理する構成をとることもできる。上記の構成によって、本発明の実施形態に係るオフセット補償部は、目標収束値と実際の収束値との誤差の検出精度をさらに高めることができる。
【００９１】
以上のように、本発明の第２の実施形態に係るＰＬＬ回路２００（位相同期回路）は、図５に示すように、第１の実施形態に係るＰＬＬ回路１００の構成に加えてさらにオフセット補償部２０２を備える。ここで、ＰＬＬ回路２００は、制御信号に基づいて動作モードの切り替えを検出し、動作モードの切り替えに応じて位相比較部１１０から出力される位相比較信号の誤差を（fＲＦ・ａ・２ｍ）／（Ｍ２・ｆＲＥＦ）へと瞬時に切り替えることができる。よって、ＰＬＬ回路２００は、安定した収束を可能とし、発振回路１０８から出力される発振信号の不連続を低減することができる。
【００９２】
また、ＰＬＬ回路２００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【００９３】
（第３の実施形態に係る位相同期回路）
上記では、本発明の実施形態に係る位相同期回路として、第１、第２の実施形態に係る位相同期回路を示した。しかしながら、本発明の実施形態に係る位相同期回路の構成は、上述した第１、第２の実施形態に係る位相同期回路に限られない。そこで、次に、第１、第２の実施形態に係る位相同期回路よりもさらに消費電力を低減することが可能な第３の実施形態に係る位相同期回路について説明する。
【００９４】
［第３の実施形態に係る位相同期回路の消費電力低減アプローチ］
本発明の第３の実施形態に係る位相同期回路の構成について説明する前に、第３の実施形態に係る位相同期回路における消費電力低減アプローチについて説明する。
【００９５】
本発明の実施形態に係る位相同期回路は、図２の基本構成で示したように、ＴＤＣ１５６を備える。図６Ａ、図６Ｂは、本発明の実施形態に係るＴＤＣ１５６（時間-デジタル変換回路）の構成の一例を示す説明図である。ここで、図６Ａは、分周回路１１４から出力される分周された発振信号が入力される例、すなわち図２に示すＰＬＬ回路１９０が備えるＴＤＣ１５６の構成を例として示している。
【００９６】
図６Ａ、図６Ｂに示すように、ＴＤＣ１５６は、例えば、インバータ回路を備え、当該インバータ回路の遅延時間を利用して基準周波数信号のクロックと分周された発振信号のクロックとにおける各エッジ間の相対時間差をデジタル変換する。ここで、図６Ｂに示す出力ＤＲが基準周波数信号の立ち上がりエッジおよび発振信号クロックの立ち上がりエッジ間の時間差のデジタル値、出力ＤＦが基準周波数信号の立ち上がりエッジおよび発振信号クロックの立ち下がりエッジ間の時間差のデジタル値を示している。
【００９７】
ここで、ＴＤＣ１５６の分解能は、ＴＤＣ１５６が備えるインバータ回路の遅延時間に支配される。ＴＤＣ１５６の分解能に起因する量子化誤差の発振回路１０８への影響を低減させるためには、本発明の実施形態に係る位相同期回路の処理信号の処理クロック周波数をより高速にする必要がある。しかしながら、上述したように、高い位相雑音特性が要求されない動作モードにおいて、処理信号の処理クロック周波数を高速にした場合には、消費電力の増大を招いてしまう。
【００９８】
上述した第１の実施形態に係るＰＬＬ回路１００では、ＴＤＣ１５６に入力する信号の周波数を、分周回路１１８でＭ分周（制御信号に基づく分周）することによって動作モードに応じて調整した。これに対して、本発明の第３の実施形態に係る位相同期回路は、制御信号に基づいてＴＤＣを動作させるか否かを選択的に切り替える。上記によって、第３の実施形態に係る位相同期回路は、設定される動作モードに応じてＴＤＣにおいて消費される消費電力を選択的に０（ゼロ）とすることができるので、より消費電力の低減を図ることができる。
【００９９】
［第３の実施形態に係る位相同期回路の構成例］
そこで次に、上記第３の実施形態に係る消費電力低減アプローチを実現することが可能な、本発明の第３の実施形態に係る位相同期回路の構成について説明する。
【０１００】
図７は、本発明の第３の実施形態に係るＰＬＬ回路３００（位相同期回路）の構成の一例を示す説明図である。
【０１０１】
ＰＬＬ回路３００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部３０２と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８とを備える。ここで、図７に示す基準周波数発振部１０２、アキュムレータ１０４、発振回路１０８、位相比較部１１０、データ変換部１１２、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路３００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路３００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【０１０２】
累積クロック導出部３０２は、図３に示す累積クロック導出部１０６と基本的に同様の構成を有するが、入力される制御信号に基づいてパワー・オン／ダウン制御されるＴＤＣ３０４を備える点が異なる。ここで、ＴＤＣ３０４は、例えば、制御信号に基づいてスイッチングを行うスイッチング素子を入力端子ごとに備える構成をとるが、上記に限られない。例えば、ＴＤＣ３０４は、制御信号に基づいてＴＤＣ３０４のパワー・オン／ダウン制御が可能な任意の構成をとることができる。
【０１０３】
上記の構成によって、累積クロック導出部３０２は、例えば、高い位相雑音特性が要求されない動作モードにおいてＴＤＣ３０４をパワーダウンさせることができるので、累積クロック導出部３０２で消費される消費電流、消費電力をより低減させることができる。
【０１０４】
以上のように、本発明の第３の実施形態に係るＰＬＬ回路３００（位相同期回路）は、制御信号に基づいてパワー・オン／ダウン制御されるＴＤＣ３０４を備える。したがって、ＰＬＬ回路３００は、設定される動作モードに基づいて選択的にＴＤＣ３０４をパワーダウンさせることができるので、第１、第２の実施形態に係る位相同期回路よりもより消費電力の低減を図ることができる。
【０１０５】
また、ＰＬＬ回路３００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【０１０６】
［第３の実施形態に係る位相同期回路の変形例］
上記では、本発明の第３の実施形態に係る位相同期回路として、図３に示す第１の実施形態に係るＰＬＬ回路１００と基本的に同様の構成を有するＰＬＬ回路３００を示した。しかしながら、本発明の第３の実施形態に係る位相同期回路の構成は、図７に示す構成に限られない。
【０１０７】
図８は、本発明の第３の実施形態の変形例に係るＰＬＬ回路３５０（位相同期回路）の構成の一例を示す説明図である。図８に示すように、第３の実施形態の変形例に係るＰＬＬ３５０は、図７に示すＰＬＬ回路３００の構成に加え、第２の実施形態に係るオフセット補償部２０２をさらに備える。
【０１０８】
オフセット補償部２０２を備えることによって、第３の実施形態の変形例に係るＰＬＬ回路３５０は、さらに第２の実施形態に係るＰＬＬ回路２００と同様の効果を奏することができる。
【０１０９】
（第４の実施形態に係る位相同期回路）
上記では、本発明の実施形態に係る位相同期回路として、第１〜第３の実施形態に係る位相同期回路を示した。しかしながら、本発明の実施形態に係る位相同期回路の構成は、上述した第１〜第３の実施形態に係る位相同期回路に限られない。そこで、次に、周波数変調成分がさらに入力される場合に対応することが可能な第４の実施形態に係る位相同期回路について説明する。
【０１１０】
図９は、本発明の第４の実施形態に係るＰＬＬ回路４００（位相同期回路）の構成の一例を示す説明図である。
【０１１１】
ＰＬＬ回路４００は、基準周波数発振部１０２と、加算器４０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、ビットシフト回路４０４（第２ビットシフト部）と、データ変換部４０６と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８とを備える。ここで、図９に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路４００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路４００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【０１１２】
加算器４０２は、入力される周波数変調成分と分周比とを加算し、加算結果をビットシフト回路１１６へ出力する。ここで、ＰＬＬ回路４００に入力される周波数変調成分は、例えば、ＰＬＬ回路４００を備える通信装置の制御部から入力されるが、上記に限られない。
【０１１３】
ビットシフト回路４０４は、ビットシフト回路１１６と同様の機能、構成を有し、制御信号に基づいて、入力される周波数変調成分を制御信号により設定される値Ｍで除算する。そして、ビットシフト回路４０４は、制御信号に基づいて除算された周波数変調成分をデータ変換部４０６へ出力する。ビットシフト回路４０４を備えることによって、ＰＬＬ回路４００は、入力される周波数変調成分を設定される動作モードに対応する処理信号に変換することができる。
【０１１４】
データ変換部４０６は、図３に示す第１の実施形態に係るデータ１１２と基本的に同様の構成を有するが、加算器１６６と乗算器１６８との間に、加算器１６６の出力（収束値）とビットシフト回路４０４の出力とを加算する加算器４０８をさらに備える。上記の構成によって、乗算器４０８の入力は、収束値に周波数変調成分が加算されたものとなる。よって、データ変換部４０６は、周波数変調成分が反映された発振制御信号を出力することができる。
【０１１５】
以上のように、本発明の第４の実施形態に係るＰＬＬ回路４００（位相同期回路）は、入力された周波数変調成分および制御信号に基づいて、周波数変調成分が反映された発振制御信号を発振回路１０８へ出力する。したがって、ＰＬＬ回路４００は、発振回路１０８に対して直接的に周波数変調を施すことができる。
【０１１６】
また、ＰＬＬ回路４００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【０１１７】
［第４の実施形態に係る位相同期回路の変形例］
上記では、本発明の第４の実施形態に係る位相同期回路として、図３に示す第１の実施形態に係るＰＬＬ回路３００と基本的に同様の構成を有するＰＬＬ回路４００を示した。しかしながら、本発明の第４の実施形態に係る位相同期回路の構成は、図９に示す構成に限られない。
【０１１８】
図１０は、本発明の第４の実施形態の変形例に係るＰＬＬ回路４５０（位相同期回路）の構成の一例を示す説明図である。図１０に示すように、第４の実施形態の変形例に係るＰＬＬ４５０は、図９に示すＰＬＬ回路４００の構成に加え、第２の実施形態に係るオフセット補償部２０２をさらに備える。
【０１１９】
オフセット補償部２０２を備えることによって、第４の実施形態の変形例に係るＰＬＬ回路４５０は、さらに第２の実施形態に係るＰＬＬ回路２００と同様の効果を奏することができる。
【０１２０】
また、本発明の第４の実施形態に係る位相同期回路は、図９に示すＰＬＬ回路４００の構成と、図７に示すＰＬＬ回路３００や、図８に示すＰＬＬ回路３５０などの構成とを組み合わせることもできる。
【０１２１】
以上、第１〜第４の実施形態に係る位相同期回路を例に挙げて、本発明の実施形態に係る位相同期回路について説明した。ここで、本発明の実施形態に係る位相同期回路は、例えば、携帯電話や、ＰＣ（Personal Computer）などのコンピュータ、プレイステーション（登録商標）シリーズなどのゲーム機など、様々な機器に適用することができる。そこで、次に、本発明の実施形態に係る位相同期回路の適用例として、本発明の実施形態に係る位相同期回路が通信装置に適用された場合について説明する。
【０１２２】
（本発明の実施形態に係る通信装置）
次に、本発明の実施形態に係る位相同期回路が適用された通信装置について説明する。図１１は、本発明の実施形態に係る通信装置５００の構成の一例を示す説明図である。なお、図１１に示す通信装置５００は、本発明の実施形態に係る通信装置の一実施形態であり、本発明の実施形態に係る通信装置の構成が、図１１の構成に限定されるものではないことは、言うまでもない。
【０１２３】
通信部５００は、信号処理部５０２と、送信部５０４と、受信部５０６と、アンテナ共用器５０８と、通信アンテナ５１０とを備える。また、通信部５００を、時分割多重のシステムに適応する場合には、アンテナ共用器５０８の代わりにアンテナ・スイッチを用いればよい。
【０１２４】
また、通信装置５００は、例えば、制御部（図示せず）や、ＲＯＭ（図示せず）、ＲＡＭ（Random Access Memory；図示せず）などを備えてもよい。通信装置５００は、例えば、データの伝送路としてのバス（bus）により各構成要素間を接続することができる。
【０１２５】
ここで、制御部（図示せず）は、例えば、ＭＰＵ（Micro Processing Unit）や各種処理回路が集積された集積回路などで構成され、通信装置５００全体を制御する。また、制御部（図示せず）は、後述するＰＬＬ回路５２０、５３０に対して、動作モードを規定する制御信号や、分周比など本発明の実施形態に係る位相同期回路に入力される各種入力値を入力する。なお、本発明の実施形態に係る通信装置では、信号処理部５０２が制御部（図示せず）の役目を果たすこともできる。以下では、信号処理部５０２が分周比をＰＬＬ回路５２０、５３０に入力する場合を例に挙げて説明する。
【０１２６】
ＲＯＭ（図示せず）は、制御部（図示せず）が使用するプログラムや演算パラメータなどの制御用データを記憶する。ＲＡＭ（図示せず）は、制御部（図示せず）により実行されるプログラムなどを一次記憶する。
【０１２７】
信号処理部５０２は、例えばベースバンド信号を処理する回路で構成され、送信部５０４および受信部５０６それぞれの間で信号の送受信に係る処理を行う。信号処理部５０２が行う処理としては、例えば、外部装置へ送信する送信信号の送信に係る処理や、受信部５０６から伝達される外部装置から送信され、通信アンテナ５１０が受信した受信信号の処理などが挙げられるが、上記に限られない。
【０１２８】
送信部５０４は、信号処理部５０２から伝達される信号に基づいて、外部装置へ送信する送信信号を処理し、アンテナ共用器５０８を介して処理した送信信号を通信アンテナ５１０へ伝達する。
【０１２９】
送信部５０４は、ＰＬＬ回路５２０と、増幅器５２２とを備える。ここで、ＰＬＬ回路５２０は、例えば、第１〜第４の実施形態に係る位相同期回路など本発明の実施形態に係る位相同期回路で構成される。よって、ＰＬＬ回路５２０は、消費電力の低減など本発明の実施形態に係る位相同期回路にかかる上述した効果を奏する。なお、図１１では、ＰＬＬ回路５２０の外部から基準クロックが入力される例を示しているが、上記に限られない。例えば、本発明の実施形態に係る通信装置は、ＰＬＬ回路５２０内部に本発明の実施形態に係る基準周波数発振部１０２を備えていてもよい。また、本発明の実施形態に係る通信装置が備える送信部の構成は、図１１の構成に限られない。
【０１３０】
受信部５０６は、アンテナ共用器５０８から伝達される受信信号を処理し、処理した受信信号を信号処理部５０２へ伝達する。
【０１３１】
受信部５０６は、ＰＬＬ回路５３０と、低雑音増幅器５３２と、ダウンコンバータ５３４と、ローパスフィルタ５３６と、可変利得増幅回路５３８とを備える。ここで、ＰＬＬ回路５３０は、例えば、第１〜第４の実施形態に係る位相同期回路など本発明の実施形態に係る位相同期回路で構成される。よって、ＰＬＬ回路５３０は、消費電力の低減など本発明の実施形態に係る位相同期回路にかかる上述した効果を奏する。なお、図１１では、ＰＬＬ回路５３０の外部から基準クロックが入力される例を示しているが、上記に限られない。例えば、本発明の実施形態に係る通信装置は、ＰＬＬ回路５３０内部に本発明の実施形態に係る基準周波数発振部１０２を備えていてもよい。また、本発明の実施形態に係る通信装置が備える受信部の構成は、図１１の構成に限られない。
【０１３２】
アンテナ共用器５０８は、送信部５０４と通信アンテナ５１０、および通信アンテナ５１０と受信部５０６との間での信号（送信信号／受信信号）の伝達を仲介する。なお、時分割多重方式に対応する際には、アンテナ共用器５０８の代わりに、アンテナ・スイッチを用いればよい。
【０１３３】
通信アンテナ５１０は、１または２以上の外部装置に対して送信信号を送信し、また、外部装置から送信される信号（受信信号）を受信する。
【０１３４】
通信装置５００は、例えば図１１に示す構成によって、外部装置と通信を行う。通信装置５００は、ＰＬＬ回路を備え、当該ＰＬＬ回路は、本発明の実施形態に係る位相同期回路で構成される。したがって、通信装置５００は、消費電力を低減することができ、また、適用される本発明の実施形態に係る位相同期回路に応じた効果を奏することができる。また、本発明の実施形態に係る通信装置は、ＰＬＬ５２０、５３０それぞれを制御することによって、送信信号に係る搬送波周波数と受信信号に係る搬送波周波数とが異なる場合に対応することもできる。
【０１３５】
なお、本発明の実施形態に係る通信装置の構成は、図１１に示す構成に限られない。例えば、本発明の実施形態に係る通信装置は、図１１に示す送信部５０４と受信部５０６とを１つの通信モジュール（送受信部）として備えることができる。
【０１３６】
以上、本発明の実施形態として通信装置５００を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、ＵＭＰＣ（Ultra Mobile Personal Computer）などのコンピュータや、携帯電話などの携帯型通信装置、ＰｌａｙＳｔａｔｉｏｎ Ｐｏｒｔａｂｌｅ（登録商標）などの携帯型ゲーム機など、通信機能を有する様々な機器に適用することができる。
【０１３７】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１３８】
例えば、上記では、図２に示すＰＬＬ回路１９０を基本的な構成として本発明の実施形態に係る位相同期回路を説明したが、かかる形態に限られない。例えば、本発明の実施形態に係る位相同期回路は、デジタル制御発振回路を備え、動作モードを規定する制御信号に基づいて処理信号の処理クロック周波数を調整可能な（ＰＬＬ回路として機能する）任意の構成をとることができる。上記の構成であっても、本発明の実施形態に係る位相同期回路は、設定される動作モードに応じて処理信号の処理クロックを調整することができるので、消費電力の低減を図ることができる。
【０１３９】
上述した構成は、本発明の実施形態の一例を示すものであり、当然に、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【０１４０】
【図１】位相同期回路にデジタル制御発振回路を適用する従来の技術に係る位相同期回路の構成を示す説明図である。
【図２】本発明の実施形態に係るＰＬＬ回路（位相同期回路）の基本的な構成の一例を示す説明図である。
【図３】本発明の第１の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図４】本発明の実施形態に係るＰＬＬ回路（位相同期回路）において、発振回路の変換利得が誤差を含む場合に生じうる問題を説明するための説明図である。
【図５】本発明の第２の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図６Ａ】本発明の実施形態に係るＴＤＣ（時間-デジタル変換回路）の構成の一例を示す説明図である。
【図６Ｂ】本発明の実施形態に係るＴＤＣ（時間-デジタル変換回路）の構成の一例を示す説明図である。
【図７】本発明の第３の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図８】本発明の第３の実施形態の変形例に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図９】本発明の第４の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図１０】本発明の第４の実施形態の変形例に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図１１】本発明の実施形態に係る通信装置の構成の一例を示す説明図である。
【符号の説明】
【０１４１】
１００、１９０、２００、２９０、３００、３５０、４００、４５０、５２０、５３０ ＰＬＬ回路
１０２ 基準周波数発振部
１０６、３０２ 累積クロック導出部
１０８ 発振回路
１１０ 位相比較部
１１２、１１２’、４０６ データ変換部
１１４、１１８ 分周回路
１１６、１７０、１７０’、１７２、１７２’、４０４ ビットシフト回路
１２、１５６、３０４ ＴＤＣ
２０２ オフセット補償部
５００ 通信装置
５０２ 信号処理部
５０４ 送信部
５０６ 受信部
５０８ アンテナ共用器
５１０ 通信アンテナ
５２２ 増幅器
５３２ 低雑音増幅回器
５３４ ダウンコンバータ
５３６ ローパスフィルタ
５３８ 可変利得増幅回路
【技術分野】
【０００１】
本発明は、位相同期回路、および通信装置に関する。
【背景技術】
【０００２】
例えば無線で外部装置と通信可能な携帯電話などの通信装置では、外部装置との通信に係る搬送波の搬送波周波数を正確な周波数に固定させるために、位相同期回路（ＰＬＬ（Phase Locked Loop）回路）が用いられている。また、近年、半導体プロセスの微細化に伴い、アナログ電圧で制御する電圧制御発振回路（Voltage Controlled Oscillator；ＶＣＯ）を、デジタル信号で制御するデジタル制御発振回路（Digital Controlled Oscillator；ＤＣＯ）に置き換えた位相同期回路が着目されている。
【０００３】
このような中、位相同期回路にデジタル制御発振回路を適用する技術が開発されている。位相同期回路にデジタル制御発振回路を適用する技術としては、例えば、非特許文献１が挙げられる。
【０００４】
【非特許文献１】R.B.Staszewski et al.,“All-Digital Phase-Domain TX Frequency Synthesizer for Bluetooth Radios in 0.13um CMOS,ISSCC2004 Digest.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１は、位相同期回路にデジタル制御発振回路を適用する従来の技術に係る位相同期回路の構成を示す説明図である。ここで、図１は、デジタル信号により制御されるデジタル制御発振回路（以下、「ＤＣＯ」と記述する場合がある。）を用いたＡＤＰＬＬ（All-Digital Phase Locked Loop）回路（位相同期回路）を示している。図１に示す従来の位相同期回路は、時間-デジタル変換回路（Time-to-Digital Converter。以下「ＴＤＣ」と記述する場合がある。）１２、アキュムレータ１４、フリップフロップ１６などを備える。ここで、ＴＤＣ１２は、ＤＣＯ１０から出力される発振信号と基準信号ｆＲＥＦ周期内の発振信号のクロック数を検出する。よって、ＴＤＣ１２、アキュムレータ１４およびフリップフロップ１６を用いて、基準信号fＲＥＦ内の発振信号を基準とした位相の小数表示を可能とする。従来のＰＬＬ回路は、基準位相と上記位相との差を位相比較器で検出し、位相誤差に相当するデジタル値（デジタル信号）の積分値をフィードバックすることによって、ＤＣＯ１０をデジタル的に制御している。
【０００６】
ここで、ＤＣＯを備える位相同期回路（以下、「ＰＬＬ回路」と記述する場合がある。）が適用された携帯電話などの通信装置では、ＰＬＬ回路に対して複数の動作モードへの対応が要求される場合がある。ＰＬＬ回路に対する上記要求としては、例えば、ＰＬＬ回路を、搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させることや、複数の搬送波周波数への対応などが挙げられる。ＰＬＬ回路を搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させる場合、通信装置が搬送波の送信を行わない期間においてもＰＬＬ回路を動作させる必要がある。ここで、ＰＬＬ回路が内部で処理する信号の周波数が固定である場合、上記デジタル回路のクロックに対して搬送波の送信程の位相雑音特性が要求されないときには、ＰＬＬ回路は、要求される処理能力以上のオーバースペックな状態での動作が強いられることとなる。よって、上記の場合には、ＰＬＬ回路は、動作に必要な電力以上の電力を消費することとなるので、ＰＬＬ回路の消費電力の増大、ひいては通信装置の消費電力の増大へと繋がる恐れある。また、複数の搬送波周波数の生成へと対応させる場合においても、上記と同様に、消費電力の増大を招いてしまう。
【０００７】
しかしながら、位相同期回路にデジタル制御発振回路を適用する従来の技術（以下、単に「従来の技術」と記述する。）に係るＰＬＬ回路（以下、「従来のＰＬＬ回路」と記述する場合がある。）は、複数の動作モードに対応することについて、何らの考慮もされていない。より具体的には、従来のＰＬＬ回路は、動作モードが切り替わったとしても、内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替えることができない。よって、従来のＰＬＬ回路は、予め対象とするある動作モード以外の動作モードの処理を行う場合には、消費電力の増大を招く恐れがある。したがって、従来の技術を用いたとしても、位相同期回路（ＰＬＬ回路）における消費電力の低減は望むべくもない。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な、新規かつ改良された位相同期回路、および通信装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の観点によれば、デジタル値で表される発振制御信号が入力され、上記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、外部装置との通信に係る搬送波の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、上記分周比を上記制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、上記発振信号に基づく信号と上記制御信号とが入力され、上記制御信号に基づいて設定された整数値により上記発振信号に基づく信号を分周する第１分周部と、上記基準周波数信号の各周期において、上記第１ビットシフト部から出力される出力値が累積加算された第１累積加算値と、上記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および上記基準周波数信号のクロックと上記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と、上記位相比較信号を上記制御信号に基づく任意の収束値に収束させ、上記収束値に基づく発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。
【００１０】
かかる構成により、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００１１】
また、上記位相比較信号に基づいて上記発振回路の変換利得の理想値に対する誤差を補正するためのオフセット値を導出し、上記制御信号に基づいて、上記第１ビットシフト部から出力される出力値を上記オフセット値で選択的に補償するオフセット補償部をさらに備えてもよい。
【００１２】
また、上記第１分周部から出力される分周された発振信号に基づく信号と上記基準周波数信号とに基づいて、上記第２累積加算値と上記差分値とをそれぞれ出力する累積クロック導出部をさらに備え、上記累積クロック導出部は、上記制御信号に基づいて上記差分値を選択的に出力する時間-デジタル変換回路を有してもよい。
【００１３】
また、上記第１ビットシフト部には、周波数変調成分が加算された分周比が入力され、上記周波数変調成分を上記制御信号に基づいて設定された整数値で除算する第２ビットシフト部をさらに備え、上記データ変換部は、上記収束値と上記第２ビットシフト部から出力される除算された周波数変調成分との加算値に基づいて上記発振制御信号を出力してもよい。
【００１４】
上記目的を達成するために、本発明の第２の観点によれば、１または２以上の外部装置から送信される所定の搬送波周波数の受信信号を受信し、１または２以上の外部装置へ上記所定の搬送波周波数の送信信号を送信する通信アンテナと、位相同期回路を備え、上記通信アンテナが受信した上記受信信号を処理する受信部と、位相同期回路を備え、上記外部装置へ送信する上記送信信号を処理して上記通信アンテナへ伝達する送信部とを備え、上記受信部と上記送信部とが備える上記位相同期回路それぞれは、デジタル値で表される発振制御信号が入力され、上記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、上記所定の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、上記分周比を上記制御信号に基づいて設定された整数値で除算するビットシフト部と、上記発振信号に基づく信号と上記制御信号とが入力され、上記制御信号に基づいて設定された整数値により上記発振信号を分周する第１分周部と、上記基準周波数信号の各周期において、上記ビットシフト部から出力される出力値が累積加算された第１累積加算値と、上記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および上記基準周波数信号のクロックと上記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と、上記位相比較信号を上記制御信号に基づく任意の収束値に収束させ、上記収束値に基づく発振制御信号を出力するデータ変換部とを備える通信装置が提供される。
【００１５】
かかる構成により、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図りつつ、外部装置と通信を行うことが可能な通信装置が実現される。
【発明の効果】
【００１６】
本発明によれば、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
また、以下では、下記に示す順序で説明を行う。
１．本発明の実施形態に係る位相同期回路の基本的な構成の一例
２．本発明の第１の実施形態に係る位相同期回路
３．本発明の第２の実施形態に係る位相同期回路
４．本発明の第３の実施形態に係る位相同期回路
５．本発明の第４の実施形態に係る位相同期回路
６．本発明の実施形態に係る通信装置
【００１９】
（本発明の実施形態に係る位相同期回路の基本的な構成の一例）
本発明の第１〜第４の実施形態に係る位相同期回路について説明する前に、本発明の実施形態に係る位相同期回路の基本的な構成の一例を示す。以下では、位相同期回路を「ＰＬＬ回路」と記述する場合がある。図２は、本発明の実施形態に係るＰＬＬ回路１９０（位相同期回路）の基本的な構成の一例を示す説明図である。
【００２０】
ＰＬＬ回路１９０は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２’と、分周回路１１４とを備える。
【００２１】
基準周波数発振部１０２は、周波数がｆＲＥＦの基準周波数信号を生成して出力する。以下では、基準周波数信号の周波数ｆＲＥＦを基準周波数ｆＲＥＦと表記する。なお、図２では、ＰＬＬ回路１９０が基準周波数発振部１０２を備える構成を示しているが、本発明の実施形態に係る位相同期回路の基本的な構成は、上記に限られない。例えば、本発明の実施形態に係る位相同期回路は、基準周波数発振部１０２を備えず、外部において生成された基準周波数信号が本発明の実施形態に係る位相同期回路に入力される構成であってもよい。
【００２２】
アキュムレータ１０４には、分周比が入力され、基準周波数信号をトリガとして、基準周波数信号の各周期における分周比を累積加算する。そして、アキュムレータ１０４は、累積加算した分周比を位相比較部１１０へ出力する。
【００２３】
ここで、ＰＬＬ回路１９０に入力される分周比は、例えば、外部装置との通信に係る搬送波の搬送波周波数ｆＲＦを基準周波数ｆＲＥＦで除算した値（ｆＲＦ／ｆＲＥＦ）である。また、図２の例では、搬送波周波数ｆＲＦは、発振回路１０８から出力される発振信号が分周回路１１４においてＮ分周（Ｎは、正の整数。）された分周後の発振信号（発振信号に基づく信号）の発振周波数に相当する。ここで、分周回路１１４が分周を行う分周比Ｎは、例えば、固定であってもよいし、搬送波周波数の変化に応じて変化させることもできる（例えば、ＰＬＬ回路１９０を備える通信装置の制御部から伝達される分周制御信号に応じて分周比が切り替わる。）。なお、搬送波周波数ｆＲＦが、発振信号の発振周波数と等しい場合には、ＰＬＬ１９０は、分周回路１１４を備えなくてもよい。上記の場合には、本発明の実施形態に係る分周比は、発振回路１０８から送信される発振信号の発振周波数ｆＯＳＣを基準周波数ｆＲＥＦで除算した値（ｆＯＳＣ／ｆＲＥＦ）となる（すなわち、“発振周波数ｆＯＳＣ＝搬送波周波数ｆＲＦ”の場合。）。また、本発明の実施形態に係る分周比は、例えば、ＰＬＬ回路１９０が備えられた通信装置（後述する）の制御部（例えば、ＭＰＵなどで構成される。）などにおいて生成され、ＰＬＬ回路１９０に入力されるが、上記に限られない。例えば、本発明の実施形態に係る分周比は、上記通信装置が備えるＲＯＭ（Read Only Memory）などの記録媒体に予め記録され、上記制御部が当該記録媒体から適宜読み出してＰＬＬ回路１９０に入力することもできる。以下では、累積加算された分周比を「第１累積加算値」と記述する。
【００２４】
累積クロック導出部１０６は、基準周波数信号の各周期において、第２累積加算値を整数部、基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差をＮ分周した発振信号クロック周期で除して得られた値を小数部として、小数表示した累積加算値を出力する。
【００２５】
第２累積加算値とは、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号）のクロック数が累積加算されたデジタル値である。つまり、第２累積加算値は、分周された発振信号の周波数（図２では、搬送波周波数ｆＲＦに対応する。）クロックを基準とした位相を基準周波数ｆＲＥＦごとに加算した累積位相の整数成分に相当する。なお、本発明の実施形態に係る位相同期回路において、発振回路１０８の出力をＮ分周することなく、累積クロック導出部１０６に入力する場合には、第２累積加算値は、発振信号のクロック数が累積加算されたデジタル値となる。
【００２６】
また、基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差を検出し、さらに、Ｎ分周した発振信号周期で除した値を計算することにより、Ｎ分周した発振信号クロックを基準とした位相の小数部を検出することができる。つまり、第２累積加算値と基準周波数と発振周波数をＮ分周した発振信号の各エッジ間の時間差から、基準周波数の周期ごとの累積位相の小数表示が可能となる。なお、本発明の実施形態に係る位相同期回路において、発振回路１０８の出力をＮ分周することなく、累積クロック導出部１０６に入力する場合には、発振周波数クロックを基準とした位相の小数部が検出される。以下では、図２に示すように、発振回路１０８から出力された発振信号が分周回路１１４においてＮ分周される場合を例に挙げて説明する。
【００２７】
〔累積クロック導出部１０６の構成例〕
累積クロック導出部１０６は、アキュムレータ１５０と、フリップフロップ１５２、１５４（各図では、「ＦＦ」と略している。）と、ＴＤＣ１５６（時間-デジタル変換回路）とを備える。
【００２８】
アキュムレータ１５０は、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号に相当する。）に基づいて、分周された発振信号のクロックごとに“１”を累積加算し、加算結果をフリップフロップ１５４に伝達する。つまり、アキュムレータ１５０は、分周された発振信号のクロック数を累積加算し、累積加算されたクロック数をフリップフロップ１５４に伝達する。
う。
【００２９】
フリップフロップ１５２は、分周された発振信号（図２では、周波数が搬送波周波数ｆＲＦである信号に相当する。）に基づいて、分周された発振信号のクロックごとに基準周波数ｆＲＥＦである基準周波数信号をリタイミングする。
【００３０】
フリップフロップ１５４は、フリップフロップ１５２においてリタイミングされた基準周波数信号をトリガとして、アキュムレータ１５０の出力を保持する。ここで、フリップフロップ１５４の出力は、第２累積加算値に相当する。
【００３１】
ＴＤＣ１５６は、基準周波数信号のクロックと分周された発振信号のクロックとにおける各エッジ間の相対時間差をデジタル変換する。さらに、ＴＤＣ１５６では、この相対時間差を基準周波数信号の周期で除した値を出力する。ここで、アキュムレータ１５０で累積加算したクロック数が、分周された発振信号周期を基準とした累積位相の整数部であるのに対して、ＴＤＣ１５６の出力は累積位相の小数部となる。ＴＤＣ１５６は、例えば、インバータ回路とフリップフロップで構成することができるが、上記に限られない。なお、本発明の実施形態に係るＴＤＣの構成例については、図６Ａ、図６Ｂを参照して後述する。
【００３２】
累積クロック導出部１０６は、例えば、図２に示す構成によって、基準周波数信号と分周された発振信号とに基づいて、第２累積加算値である累積位相の整数部と累積位相の小数部とを導出することができる。なお、第２累積加算値である累積位相の整数部と累積位相の小数部とを導出する本発明の実施形態に係る累積クロック導出部の構成が、図２に示す構成に限られないことは、言うまでもない。
【００３３】
発振回路１０８は、入力されるデジタル値で表される発振制御信号によって制御される。より具体的には、発振回路１０８は、入力される発振制御信号に基づく発振周波数の発振信号を出力する。つまり、発振回路１０８は、デジタル制御発振回路（ＤＣＯ）に相当する。
【００３４】
位相比較部１１０は、アキュムレータ１０４から出力される第１累積加算値（累積加算された分周比）から、累積クロック導出部１０６から出力される第２累積加算値である累積位相の整数部および累積位相の小数部を減算し、差分に相当する位相比較信号を出力する。ここで、位相比較部１１０は、加算器などで構成することができるが、上記に限られない。
【００３５】
データ変換部１１２’は、入力された位相比較信号を分周比に相当する値に収束させ、分周比に基づく発振制御信号を出力する。
【００３６】
〔データ変換部１１２’の構成例と動作〕
データ変換部１１２’は、可変利得増幅回路１６０と、加算器１６２と、可変利得増幅回路１６４と、加算器１６６と、乗算器１６８と、ビットシフト回路１７０’と、ビットシフト回路１７２’とを備える。なお、本発明の実施形態に係るＰＬＬ回路が、発振信号を分周する分周回路１１４を備えない場合には、ビットシフト回路１７０’と、ビットシフト回路１７２’とを備えていなくてもよい。
【００３７】
データ変換部１１２’は、利得制御信号Ｇ＿ＳＷに基づいて、可変利得増幅回路１６０、１６４それぞれの利得１／２ｍの乗数ｍを変化させることによって、ＰＬＬ回路１９０のループ利得を切り替える役目を果たす。ここで、利得制御信号Ｇ＿ＳＷは、例えば、図２に示す点Ｐにおける信号（加算器１６６の出力）と、分周比との比較結果に基づく信号である。利得制御信号Ｇ＿ＳＷに基づいて可変利得増幅回路１６０、１６４それぞれの利得を切り替えることによって、データ変換部１１２’は、加算器１６６の出力（すなわち、図２に示す点Ｐにおける信号）を分周比と等価な値、すなわち、ｆＲＦ／ｆＲＥＦに収束させるように動作させることができる（数式１、数式２を参照して後述する。）。利得制御信号Ｇ＿ＳＷは、例えば、図２に示す点Ｐにおける信号に基づいてＰＬＬ回路１９０を備える通信装置の制御部などが生成するが、上記に限られない。例えば、本発明の実施形態に係るＰＬＬ回路は、点Ｐにおける信号（加算器１６６の出力）と分周比とを比較して利得制御信号Ｇ＿ＳＷを生成する検出部（図示せず）をさらに備えることもできる。
【００３８】
ここで、データ変換部１１２’における動作について説明する。位相比較部１１０から出力される位相比較信号は、可変利得増幅回路１６０で１／２ｍ倍に増幅される。加算器１６２では、可変利得増幅回路１６０の出力と、ビットシフト回路１７０’においてｆＯＳＣ／ｆＲＥＦを分周回路１１４における分周比に対応する値（Ｎ）で除算した値（｛ｆＯＳＣ／ｆＲＥＦ｝／Ｎ）とを加算する。ここで、ビットシフト回路１７０’は、例えば除算器などで構成され、ｆＯＳＣ／ｆＲＥＦを分周回路１１４における分周比に対応する値（Ｎ）で除算する。可変利得増幅回路１６４は、入力された設定値Ａを１／２ｍ倍に増幅し、加算器１６６は、加算器１６２の出力から可変利得増幅回路１６４の出力を減算する。乗算器１６８は、加算器１６６の出力と、基準周波数ｆＲＥＦを発振回路１０８の変換利得ｋＤＣＯで除した値（ｆＲＥＦ／ｋＤＣＯ）をビットシフト回路１７２’において分周回路１１４における分周比に対応する値（Ｎ）倍に増幅した値とを乗算し、乗算結果を発振制御信号として出力する。
【００３９】
データ変換部１１２’における動作を整理すると、以下の通りである。発振回路１０８を発振させるための発振制御信号は、例えば、数式１で表される。ここで、数式１に示すｆＯＳＣは、発振回路１０８から出力される発振信号の発振周波数を示している。また、数式１に示すｋＤＣＯは、発振回路１０８の変換利得を示している。
【００４０】
【数１】
・・・（数式１）
【００４１】
データ変換部１１２’の乗算器１６８では、Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝が乗算されているので、乗算器１６８の入力は、数式１より以下の数式２で表される。
【００４２】
【数２】
・・・（数式２）
【００４３】
数式２に示すように、データ変換部１１２’は、乗算器１６８の入力、すなわち加算器１６６の出力を分周比に収束させることができる。
【００４４】
また、位相比較部１１０の可変範囲を、例えば、ｕｎｓｉｇｎｅｄ １０ｂｉｔ（符号なし１０ビット）と仮定し、データ変換部１１２’に入力される設定値Ａを位相比較部１１０の可変範囲の中点となる「５１２」とすると、ＰＬＬ回路１９０は、位相比較部１１０の出力を「５１２」に収束させることができる。つまり、データ変換部１１２’に設定値Ａが入力されることによって、ＰＬＬ回路１９０は、位相比較部１１０の出力を設定値Ａに応じた所定の値に収束させることができる。
【００４５】
したがって、ＰＬＬ回路１９０は、データ変換部１１２’を備えることによって、ループを安定に収束させるデータ変換方法を実現することができる。なお、データ変換部１１２’に入力される設定値Ａ、ｆＯＳＣ／ｆＲＥＦおよびｆＲＥＦ／ｋＤＣＯは、例えば、ＰＬＬ回路１９０を備える通信装置の制御部などが生成してデータ変換部１１２’に入力するが、上記に限られない。
【００４６】
ＰＬＬ回路１９０は、例えば、図２に示す構成によって、デジタル値で表される発振制御信号によって発振回路を制御し、ループを安定に収束させる。したがって、ＰＬＬ回路１９０は、デジタル制御発振回路を備えた位相同期回路として機能する。
【００４７】
ここで、ＰＬＬ回路１９０では、例えば、分周回路１１４において発振信号が分周された信号ｆＲＦ、入力される分周比、累積クロック導出部１０６が処理する信号、位相比較信号など、各構成要素において処理する信号が、内部で処理される処理信号に相当する。なお、例えば、本発明の実施形態に係る位相同期回路が、分周回路１１４を備えない構成である場合には、発振回路１０８から出力される発振信号を処理信号として捉えてもよい。
【００４８】
以下、図２に示すＰＬＬ回路１９０を本発明の実施形態に係る位相同期回路を基本的な構成として、本発明の第１〜第４の実施形態に係る位相同期回路（ＰＬＬ回路）について説明する。なお、本発明の実施形態に係る位相同期回路の基本的な構成が、図２に示すＰＬＬ回路１９０の構成に限られないことは、言うまでもない。以下では、図２に示すＰＬＬ回路１９０と同様に、第１〜第４の実施形態に係る位相同期回路の各構成要素が処理する信号を、総称して「処理信号」と表記する。また、以下では、処理信号の周波数を「処理クロック周波数」と記述する場合がある。
【００４９】
（第１の実施形態に係る位相同期回路）
［本発明の実施形態に係る消費電力低減アプローチ］
本発明の第１の実施形態に係る位相同期回路の構成について説明する前に、まず、本発明の実施形態に係る消費電力低減アプローチについて説明する。
【００５０】
上述したように、ＰＬＬ回路が通信装置などに適用された場合、ＰＬＬ回路に対しては、複数の動作モードへの対応が要求される場合がある。ＰＬＬ回路に対する上記要求としては、上述したように、例えば、ＰＬＬ回路を、搬送波周波数の生成と通信装置が備えるデジタル回路のクロック周波数生成とに共用させることや、複数の搬送波周波数への対応などが挙げられる。ここで、従来の技術が適用された従来のＰＬＬ回路のように、内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替えることができない場合には、消費電力の増加を招く恐れがある。
【００５１】
そこで、本発明の実施形態に係るＰＬＬ回路では、ＰＬＬ回路を動作させる動作モードに対応して内部で処理される処理信号の処理クロック周波数を、当該動作モードに対応する周波数へ切り替える。より具体的には、本発明の実施形態に係るＰＬＬ回路は、動作モードを規定する制御信号に基づいて、例えば、分周比や分周回路１１４から出力される分周された発振信号を調整する。上記によって、本発明の実施形態に係るＰＬＬ回路は、内部で処理する処理信号の処理クロック周波数を制御信号に基づいて制御することができる。よって、本発明の実施形態に係るＰＬＬ回路は、動作モードに対応する必要最小限の消費電力で動作することができる。したがって、本発明の実施形態に係るＰＬＬ回路は、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００５２】
［第１の実施形態に係る位相同期回路の構成例］
次に、本発明の実施形態に係る消費電力低減アプローチを実現することが可能な本発明の第１の実施形態に係る位相同期回路の構成について説明する。
【００５３】
図３は、本発明の第１の実施形態に係るＰＬＬ回路１００（位相同期回路）の構成の一例を示す説明図である。
【００５４】
ＰＬＬ回路１００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６（第１ビットシフト部／ビットシフト部）と、分周回路１１８（第１分周部）とを備える。ここで、図３に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、および分周回路１１４は、それぞれ図２に示すＰＬＬ回路１９０の各構成要素と同様の機能、構成を有する。図２および図３に示すように、第１の実施形態に係るＰＬＬ回路１００は、ＰＬＬ回路１９０と基本的に同様の構成を有する。つまり、ＰＬＬ回路１００は、デジタル値で表される発振制御信号によって発振回路を制御し、ループを安定に収束させることができる。以下では、ＰＬＬ回路１００の構成のうち、図２に示すＰＬＬ回路１９０と異なる構成について説明する。
【００５５】
ビットシフト回路１１６は、分周比をＭ（Ｍは、正の整数。）で除算し、除算された分周比（｛ｆＲＦ／ｆＲＥＦ｝／Ｍ）をアキュムレータ１０４へ出力する。ここで、ビットシフト回路１１６が分周比を除算する値Ｍは、入力される制御信号に基づいて設定される。つまり、ビットシフト回路１１６は、入力される制御信号に基づいてビットシフト量が制御される。
【００５６】
また、ＰＬＬ回路１００に入力される制御信号は、例えば、ＰＬＬ回路１００を備える通信装置の制御部が動作モードに応じて生成してＰＬＬ回路１００へ伝達するが、上記に限られない。ここで、ＰＬＬ回路１００には、例えば、位相雑音特性を緩和可能な動作モードであるほど、設定される値Ｍ（Ｍは、正の整数。）が大きくなる制御信号が入力される。
【００５７】
分周回路１１８は、例えばフリップフロップなどで構成され、分周回路１１４から出力されるＮ分周された発振信号を、ビットシフト回路１１６における分周比の除算と同期してＭ分周する。ここで、分周回路１１８がＮ分周された発振信号を分周する分周比Ｍは、ビットシフト回路１１６を制御する制御信号に基づいて設定される。分周回路１１８は、ビットシフト回路１１６を制御する制御信号と同じ制御信号に基づいて分周を行うことによって、ビットシフト回路１１６における分周比の除算と同期して処理を行うことができる。
【００５８】
データ変換部１１２は、図２に示すデータ変換部１１２’と同様の構成を有するが、ビットシフト回路１７０、１７２にビットシフト回路１１６を制御する制御信号が入力される点が異なる。データ変換部１１２にビットシフト回路１１６を制御する制御信号と同じ制御信号が入力されることによって、ビットシフト回路１７０、１７２それぞれの処理パラメータは、ビットシフト回路１１６における分周比の除算パラメータ（値Ｍ）と同期した値となる。より具体的には、ビットシフト回路１７０は、ｆＯＳＣ／ｆＲＥＦを値（Ｍ・Ｎ）で除算し、値（｛ｆＯＳＣ／ｆＲＥＦ｝／｛Ｍ・Ｎ｝）を加算器１６２へ伝達する。また、ビットシフト回路１７２は、ｆＲＥＦ／ｋＤＣＯを（Ｍ・Ｎ）倍に増幅し、値（Ｍ・Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝）を乗算器１６８へ伝達する。
【００５９】
ここで、データ変換部１１２における動作を整理すると、以下の通りである。発振器１０８を発振させるための発振制御信号は、図２に示すＰＬＬ回路１９０と同様に、例えば、上記数式１で表される。
【００６０】
データ変換部１１２の乗算器１６８では、Ｍ・Ｎ｛ｆＲＥＦ／ｋＤＣＯ｝が乗算されているので、乗算器１６８の入力は、数式１より以下の数式３で表される。
【００６１】
【数３】
・・・（数式３）
【００６２】
数式３に示すように、データ変換部１１２は、図２に示すデータ変換部１１２’と同様に、乗算器１６８の入力、すなわち加算器１６６の出力を、ビットシフト回路１１６から出力される除算された分周比（｛ｆＲＦ／ｆＲＥＦ｝／Ｍ）に収束させることができる。ここで、ビットシフト回路１１６の出力は、分周比が動作モードを示す制御信号に応じた値Ｍで除算されたものであるので、入力される制御信号により制御される。よって、データ変換部１１２は、位相比較部１１０から出力される位相比較信号を制御信号に基づく任意の収束値に収束させることができる。また、データ変換部１１２は、制御信号に基づく収束値を乗算器１６８で増幅し、発振回路１０８を制御する発振制御信号として出力する。よって、データ変換部１１２は、収束値に基づく発振制御信号を出力することができる。
【００６３】
また、ＰＬＬ回路１００は、データ変換部１１２に設定値Ａが入力されることによって、図２に示すＰＬＬ回路１９０と同様に、位相比較部１１０の出力を設定値Ａに応じた所定の値に収束させることができる。
【００６４】
以上のように、本発明の第１の実施形態に係るＰＬＬ回路１００（位相同期回路）は、基本的に図２に示すＰＬＬ回路１９０と同様の構成を有し、さらにビットシフト回路１１６と分周回路１１８とを備える。ビットシフト回路１１６、およびデータ変換部１１２を構成するビットシフト回路１７０、１７２は、入力される制御信号に基づいてビットシフト量（Ｍ）が制御される。また、分周回路１１８は、入力される制御信号に基づいて入力される信号を分周する分周比（Ｍ）が制御され、入力される信号（ｆＲＦ）を分周する。よって、ＰＬＬ回路１００は、ＰＬＬ回路１００の内部で処理される処理信号の処理クロック周波数を制御信号に基づいて調整することができる。ここで、処理信号の処理クロック周波数は、制御信号により設定される値Ｍ（Ｍは、正の整数。）が大きくなるほど、より低くなる。つまり、ＰＬＬ回路１００は、例えば、制御信号が示す動作モードが位相雑音特性を緩和可能な動作モードである場合には、設定される値が大きな制御信号に基づいて処理信号の処理クロック周波数をより下げることができる。また、ＰＬＬ回路１００は、制御信号が示す動作モードが位相雑音特性を緩和可能な動作モードからより高い位相雑音特性が要求される動作モードへと変化した場合には、設定される値が小さな制御信号に基づいて処理信号の処理クロック周波数を上げることができる。さらに、ＰＬＬ回路１００は、数式３に示すように、処理信号を制御信号に基づいて設定される任意の収束値に収束させることができる。よって、ＰＬＬ回路１００は、入力される制御信号に基づいて、制御信号が示す動作モードが要求する必要最小限の処理クロック周波数の処理信号で動作を行うことができるので、各動作モードにおけるオーバースペックな状態での動作を防止することが可能となる。つまり、ＰＬＬ回路１００は、動作モードが切り替わったときには、切り替え後の動作モードの処理に必要とされる消費電力で正常に機能することができる。したがって、ＰＬＬ回路１００は、設定される動作モードに基づいて内部において処理される処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることができる。
【００６５】
（第２の実施形態に係る位相同期回路）
上記では、入力される制御信号に基づいて処理信号の処理クロック周波数を切り替えることが可能なＰＬＬ回路１００（位相同期回路）について説明した。ここで、図３に示すＰＬＬ回路１００では、発振回路１０８の変換利得ｋＤＣＯが理想的な状態を示したが、発振回路１０８の変換利得ｋＤＣＯは、誤差を含む場合もありうる。そこで、次に、発振回路１０８の変換利得ｋＤＣＯが誤差を含む変換利得ｋ’ＤＣＯである場合に対応する、本発明の第２の実施形態に係る位相同期回路について説明する。
【００６６】
［発振回路１０８の変換利得が誤差を含む場合に生じうる問題の一例］
図４は、本発明の実施形態に係るＰＬＬ回路（位相同期回路）において、発振回路１０８の変換利得が誤差を含む場合に生じうる問題を説明するための説明図である。ここで、図４は、図３に示すＰＬＬ回路１００と同様の構成を有するＰＬＬ回路２９０を示しており、データ変換部１１２に誤差を含む変換利得ｋ’ＤＣＯに依存する値（ｆＲＥＦ／ｋ’ＤＣＯ）が入力された例を示している。
【００６７】
以下、発振回路１０８の変換利得ｋ’ＤＣＯをｋ’ＤＣＯ＝ｋＤＣＯ（１＋ａ）、制御信号により設定される値をＭ＝Ｍ１とした場合を例に挙げて、発振回路１０８の変換利得が誤差を含む場合に生じうる問題の一例を説明する。ここで、“ａ”は、発振回路１０８の変換利得の誤差を示している。
【００６８】
データ変換部１１２の乗算器１６８の入力、すなわち収束値は、例えば、数式４で表される。
【００６９】
【数４】
・・・（数式４）
【００７０】
また、位相比較部１１０の出力は、例えば、数式５で表される。ここで、数式５は、設定値Ａによって、位相比較部１１０の出力を「５１２」に収束させる場合を示している。
【００７１】
【数５】
・・・（数式５）
【００７２】
ここで、制御信号により設定される値がＭ＝Ｍ１からＭ＝Ｍ２へと変化すると、データ変換部１１２の乗算器１６８の入力、すなわち収束値は、例えば、数式４から数式６へと変化する。
【００７３】
【数６】
・・・（数式６）
【００７４】
このとき、データ変換部１１２において最終的に収束させる目標となる目標収束値は、数式１より数式７で表される。
【００７５】
【数７】
・・・（数式７）
【００７６】
数式６、数式７に示すように、発振回路１０８の変換利得が誤差を含む場合には、目標収束値と収束値とに差が生じることとなる。上記のように目標収束値と収束値とに差が生じた場合には、目標収束値と収束値との差分が不連続となって発振回路１０８の出力（発振信号）に表れてしまう。
【００７７】
上記のように、発振回路１０８の変換利得が誤差を含む場合には、例えば、目標収束値と収束値との差分が不連続となって発振回路１０８の出力に表れるため、ＰＬＬ回路２９０の収束時間が長くなる可能性がある。
【００７８】
［第２の実施形態に係る位相同期回路の構成例］
そこで次に、上記発振回路１０８の変換利得が誤差を含む場合に生じうる問題に対応することが可能な、本発明の第２の実施形態に係る位相同期回路の構成について説明する。
【００７９】
図５は、本発明の第２の実施形態に係るＰＬＬ回路２００（位相同期回路）の構成の一例を示す説明図である。
【００８０】
ＰＬＬ回路２００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８と、オフセット補償部２０２とを備える。ここで、図５に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、データ変換部１１２、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路２００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路２００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【００８１】
オフセット補償部２０２は、位相比較部１１０から出力される位相比較信号に基づいて目標収束値と収束値との誤差（オフセット値）を検出し、検出結果に基づいて、ビットシフト回路１１６から出力される制御信号に基づいて除算された分周比を、選択的に補正する。
【００８２】
〔オフセット補償部２０２の構成例〕
オフセット補償部２０２は、加算器２１０と、変換回路２１２と、エッジ検出回路２１４と、スイッチング回路２１８と、加算器２２０とを備える。
【００８３】
加算器２１０は、位相比較部１１０から出力される位相比較信号から設定値Ａを減算する。ここで、加算器２１０における処理は、例えば、数式５から“５１２”を減算し、誤差成分である（ｆＲＦ・ａ・２ｍ）／（Ｍ１・ｆＲＥＦ）を検出することに相当する。
【００８４】
変換回路２１２は、例えば、数式８に示す演算を行う。ここで、変換回路２１２は、制御信号により設定される値Ｍが、例えば、Ｍ＝Ｍ１からＭ＝Ｍ２（Ｍ２＞Ｍ１）へと切り替えられたとき、位相比較信号の誤差を（fＲＦ・ａ・２ｍ）／（Ｍ１・fＲＥＦ）から（fＲＦ・ａ・２ｍ）／（Ｍ２・ｆＲＥＦ）に瞬時に切り替える役目を果たす。
【００８５】
【数８】
・・・（数式８）
【００８６】
エッジ検出回路２１４は、制御信号に基づいて、値ＭがＭ＝Ｍ１からＭ＝Ｍ２（Ｍ２＞Ｍ１）へと切り替わるタイミング、すなわち、動作モードが切り替わるタイミングを検出する。エッジ検出回路２１４は、制御信号に基づく動作モードの切り替えの検出結果に応じた検出信号を、スイッチング回路２１８へ伝達する。ここで、エッジ検出回路２１４は、例えば、検出されたか否かが信号レベル（ローレベル／ハイレベル）で表された検出信号を出力するが、上記に限られない。
【００８７】
スイッチング回路２１８は、エッジ検出回路２１４から伝達される検出信号に基づいて、動作モードが切り替わるタイミングにおいて、変換回路２１２から伝達される位相比較信号の誤差補償を表す信号を選択的に出力する。ここで、スイッチング回路２１８は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor）などで構成されるが、上記に限られない。なお、スイッチング回路２１８は、例えば、エッジ検出回路２１４から検出されたことを示す検出信号が伝達されない場合には、“０”を表す信号を出力する。
【００８８】
加算器２２０は、ビットシフト回路１１６から出力される制御信号に基づいて除算された分周比から、スイッチング回路２１８から出力される信号を減算する。
【００８９】
オフセット補償部２０２は、例えば、上記の構成によって、制御信号に基づいて動作モードが切り替わるタイミングを検出し、当該タイミングにおいてビットシフト回路１１６の出力から、数式８に示す差分に相当する値を減算する。よって、オフセット補償部２０２は、位相比較部１１０から出力される位相比較信号に基づいて目標収束値と実際の収束値との誤差を検出し、検出結果に基づいて、ビットシフト回路１１６の出力を補正することができる。
【００９０】
なお、本発明の実施形態に係るオフセット補償部の構成は、図５に示す構成に限られない。例えば、本発明の実施形態に係るオフセット補償部は、加算器２１０の出力をある有限な期間における平均値を導出する平均値導出回路をさらに備え、変換回路２１２が当該平均値導出回路の出力を処理する構成をとることもできる。上記の構成によって、本発明の実施形態に係るオフセット補償部は、目標収束値と実際の収束値との誤差の検出精度をさらに高めることができる。
【００９１】
以上のように、本発明の第２の実施形態に係るＰＬＬ回路２００（位相同期回路）は、図５に示すように、第１の実施形態に係るＰＬＬ回路１００の構成に加えてさらにオフセット補償部２０２を備える。ここで、ＰＬＬ回路２００は、制御信号に基づいて動作モードの切り替えを検出し、動作モードの切り替えに応じて位相比較部１１０から出力される位相比較信号の誤差を（fＲＦ・ａ・２ｍ）／（Ｍ２・ｆＲＥＦ）へと瞬時に切り替えることができる。よって、ＰＬＬ回路２００は、安定した収束を可能とし、発振回路１０８から出力される発振信号の不連続を低減することができる。
【００９２】
また、ＰＬＬ回路２００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【００９３】
（第３の実施形態に係る位相同期回路）
上記では、本発明の実施形態に係る位相同期回路として、第１、第２の実施形態に係る位相同期回路を示した。しかしながら、本発明の実施形態に係る位相同期回路の構成は、上述した第１、第２の実施形態に係る位相同期回路に限られない。そこで、次に、第１、第２の実施形態に係る位相同期回路よりもさらに消費電力を低減することが可能な第３の実施形態に係る位相同期回路について説明する。
【００９４】
［第３の実施形態に係る位相同期回路の消費電力低減アプローチ］
本発明の第３の実施形態に係る位相同期回路の構成について説明する前に、第３の実施形態に係る位相同期回路における消費電力低減アプローチについて説明する。
【００９５】
本発明の実施形態に係る位相同期回路は、図２の基本構成で示したように、ＴＤＣ１５６を備える。図６Ａ、図６Ｂは、本発明の実施形態に係るＴＤＣ１５６（時間-デジタル変換回路）の構成の一例を示す説明図である。ここで、図６Ａは、分周回路１１４から出力される分周された発振信号が入力される例、すなわち図２に示すＰＬＬ回路１９０が備えるＴＤＣ１５６の構成を例として示している。
【００９６】
図６Ａ、図６Ｂに示すように、ＴＤＣ１５６は、例えば、インバータ回路を備え、当該インバータ回路の遅延時間を利用して基準周波数信号のクロックと分周された発振信号のクロックとにおける各エッジ間の相対時間差をデジタル変換する。ここで、図６Ｂに示す出力ＤＲが基準周波数信号の立ち上がりエッジおよび発振信号クロックの立ち上がりエッジ間の時間差のデジタル値、出力ＤＦが基準周波数信号の立ち上がりエッジおよび発振信号クロックの立ち下がりエッジ間の時間差のデジタル値を示している。
【００９７】
ここで、ＴＤＣ１５６の分解能は、ＴＤＣ１５６が備えるインバータ回路の遅延時間に支配される。ＴＤＣ１５６の分解能に起因する量子化誤差の発振回路１０８への影響を低減させるためには、本発明の実施形態に係る位相同期回路の処理信号の処理クロック周波数をより高速にする必要がある。しかしながら、上述したように、高い位相雑音特性が要求されない動作モードにおいて、処理信号の処理クロック周波数を高速にした場合には、消費電力の増大を招いてしまう。
【００９８】
上述した第１の実施形態に係るＰＬＬ回路１００では、ＴＤＣ１５６に入力する信号の周波数を、分周回路１１８でＭ分周（制御信号に基づく分周）することによって動作モードに応じて調整した。これに対して、本発明の第３の実施形態に係る位相同期回路は、制御信号に基づいてＴＤＣを動作させるか否かを選択的に切り替える。上記によって、第３の実施形態に係る位相同期回路は、設定される動作モードに応じてＴＤＣにおいて消費される消費電力を選択的に０（ゼロ）とすることができるので、より消費電力の低減を図ることができる。
【００９９】
［第３の実施形態に係る位相同期回路の構成例］
そこで次に、上記第３の実施形態に係る消費電力低減アプローチを実現することが可能な、本発明の第３の実施形態に係る位相同期回路の構成について説明する。
【０１００】
図７は、本発明の第３の実施形態に係るＰＬＬ回路３００（位相同期回路）の構成の一例を示す説明図である。
【０１０１】
ＰＬＬ回路３００は、基準周波数発振部１０２と、アキュムレータ１０４と、累積クロック導出部３０２と、発振回路１０８と、位相比較部１１０と、データ変換部１１２と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８とを備える。ここで、図７に示す基準周波数発振部１０２、アキュムレータ１０４、発振回路１０８、位相比較部１１０、データ変換部１１２、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路３００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路３００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【０１０２】
累積クロック導出部３０２は、図３に示す累積クロック導出部１０６と基本的に同様の構成を有するが、入力される制御信号に基づいてパワー・オン／ダウン制御されるＴＤＣ３０４を備える点が異なる。ここで、ＴＤＣ３０４は、例えば、制御信号に基づいてスイッチングを行うスイッチング素子を入力端子ごとに備える構成をとるが、上記に限られない。例えば、ＴＤＣ３０４は、制御信号に基づいてＴＤＣ３０４のパワー・オン／ダウン制御が可能な任意の構成をとることができる。
【０１０３】
上記の構成によって、累積クロック導出部３０２は、例えば、高い位相雑音特性が要求されない動作モードにおいてＴＤＣ３０４をパワーダウンさせることができるので、累積クロック導出部３０２で消費される消費電流、消費電力をより低減させることができる。
【０１０４】
以上のように、本発明の第３の実施形態に係るＰＬＬ回路３００（位相同期回路）は、制御信号に基づいてパワー・オン／ダウン制御されるＴＤＣ３０４を備える。したがって、ＰＬＬ回路３００は、設定される動作モードに基づいて選択的にＴＤＣ３０４をパワーダウンさせることができるので、第１、第２の実施形態に係る位相同期回路よりもより消費電力の低減を図ることができる。
【０１０５】
また、ＰＬＬ回路３００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【０１０６】
［第３の実施形態に係る位相同期回路の変形例］
上記では、本発明の第３の実施形態に係る位相同期回路として、図３に示す第１の実施形態に係るＰＬＬ回路１００と基本的に同様の構成を有するＰＬＬ回路３００を示した。しかしながら、本発明の第３の実施形態に係る位相同期回路の構成は、図７に示す構成に限られない。
【０１０７】
図８は、本発明の第３の実施形態の変形例に係るＰＬＬ回路３５０（位相同期回路）の構成の一例を示す説明図である。図８に示すように、第３の実施形態の変形例に係るＰＬＬ３５０は、図７に示すＰＬＬ回路３００の構成に加え、第２の実施形態に係るオフセット補償部２０２をさらに備える。
【０１０８】
オフセット補償部２０２を備えることによって、第３の実施形態の変形例に係るＰＬＬ回路３５０は、さらに第２の実施形態に係るＰＬＬ回路２００と同様の効果を奏することができる。
【０１０９】
（第４の実施形態に係る位相同期回路）
上記では、本発明の実施形態に係る位相同期回路として、第１〜第３の実施形態に係る位相同期回路を示した。しかしながら、本発明の実施形態に係る位相同期回路の構成は、上述した第１〜第３の実施形態に係る位相同期回路に限られない。そこで、次に、周波数変調成分がさらに入力される場合に対応することが可能な第４の実施形態に係る位相同期回路について説明する。
【０１１０】
図９は、本発明の第４の実施形態に係るＰＬＬ回路４００（位相同期回路）の構成の一例を示す説明図である。
【０１１１】
ＰＬＬ回路４００は、基準周波数発振部１０２と、加算器４０２と、アキュムレータ１０４と、累積クロック導出部１０６と、発振回路１０８と、位相比較部１１０と、ビットシフト回路４０４（第２ビットシフト部）と、データ変換部４０６と、分周回路１１４と、ビットシフト回路１１６と、分周回路１１８とを備える。ここで、図９に示す基準周波数発振部１０２、アキュムレータ１０４、累積クロック導出部１０６、発振回路１０８、位相比較部１１０、分周回路１１４、ビットシフト回路１１６、および分周回路１１８は、それぞれ図３に示すＰＬＬ回路１００の各構成要素と同様の機能、構成を有する。ＰＬＬ回路４００は、基本的に第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ１００と同様の効果を奏することができる。以下では、ＰＬＬ回路４００の構成のうち、図３に示すＰＬＬ回路１００と異なる構成について説明する。
【０１１２】
加算器４０２は、入力される周波数変調成分と分周比とを加算し、加算結果をビットシフト回路１１６へ出力する。ここで、ＰＬＬ回路４００に入力される周波数変調成分は、例えば、ＰＬＬ回路４００を備える通信装置の制御部から入力されるが、上記に限られない。
【０１１３】
ビットシフト回路４０４は、ビットシフト回路１１６と同様の機能、構成を有し、制御信号に基づいて、入力される周波数変調成分を制御信号により設定される値Ｍで除算する。そして、ビットシフト回路４０４は、制御信号に基づいて除算された周波数変調成分をデータ変換部４０６へ出力する。ビットシフト回路４０４を備えることによって、ＰＬＬ回路４００は、入力される周波数変調成分を設定される動作モードに対応する処理信号に変換することができる。
【０１１４】
データ変換部４０６は、図３に示す第１の実施形態に係るデータ１１２と基本的に同様の構成を有するが、加算器１６６と乗算器１６８との間に、加算器１６６の出力（収束値）とビットシフト回路４０４の出力とを加算する加算器４０８をさらに備える。上記の構成によって、乗算器４０８の入力は、収束値に周波数変調成分が加算されたものとなる。よって、データ変換部４０６は、周波数変調成分が反映された発振制御信号を出力することができる。
【０１１５】
以上のように、本発明の第４の実施形態に係るＰＬＬ回路４００（位相同期回路）は、入力された周波数変調成分および制御信号に基づいて、周波数変調成分が反映された発振制御信号を発振回路１０８へ出力する。したがって、ＰＬＬ回路４００は、発振回路１０８に対して直接的に周波数変調を施すことができる。
【０１１６】
また、ＰＬＬ回路４００は、基本的に図３に示す第１の実施形態に係るＰＬＬ回路１００と同様の構成を有するので、第１の実施形態に係るＰＬＬ回路１００と同様の効果を奏することができる。
【０１１７】
［第４の実施形態に係る位相同期回路の変形例］
上記では、本発明の第４の実施形態に係る位相同期回路として、図３に示す第１の実施形態に係るＰＬＬ回路３００と基本的に同様の構成を有するＰＬＬ回路４００を示した。しかしながら、本発明の第４の実施形態に係る位相同期回路の構成は、図９に示す構成に限られない。
【０１１８】
図１０は、本発明の第４の実施形態の変形例に係るＰＬＬ回路４５０（位相同期回路）の構成の一例を示す説明図である。図１０に示すように、第４の実施形態の変形例に係るＰＬＬ４５０は、図９に示すＰＬＬ回路４００の構成に加え、第２の実施形態に係るオフセット補償部２０２をさらに備える。
【０１１９】
オフセット補償部２０２を備えることによって、第４の実施形態の変形例に係るＰＬＬ回路４５０は、さらに第２の実施形態に係るＰＬＬ回路２００と同様の効果を奏することができる。
【０１２０】
また、本発明の第４の実施形態に係る位相同期回路は、図９に示すＰＬＬ回路４００の構成と、図７に示すＰＬＬ回路３００や、図８に示すＰＬＬ回路３５０などの構成とを組み合わせることもできる。
【０１２１】
以上、第１〜第４の実施形態に係る位相同期回路を例に挙げて、本発明の実施形態に係る位相同期回路について説明した。ここで、本発明の実施形態に係る位相同期回路は、例えば、携帯電話や、ＰＣ（Personal Computer）などのコンピュータ、プレイステーション（登録商標）シリーズなどのゲーム機など、様々な機器に適用することができる。そこで、次に、本発明の実施形態に係る位相同期回路の適用例として、本発明の実施形態に係る位相同期回路が通信装置に適用された場合について説明する。
【０１２２】
（本発明の実施形態に係る通信装置）
次に、本発明の実施形態に係る位相同期回路が適用された通信装置について説明する。図１１は、本発明の実施形態に係る通信装置５００の構成の一例を示す説明図である。なお、図１１に示す通信装置５００は、本発明の実施形態に係る通信装置の一実施形態であり、本発明の実施形態に係る通信装置の構成が、図１１の構成に限定されるものではないことは、言うまでもない。
【０１２３】
通信部５００は、信号処理部５０２と、送信部５０４と、受信部５０６と、アンテナ共用器５０８と、通信アンテナ５１０とを備える。また、通信部５００を、時分割多重のシステムに適応する場合には、アンテナ共用器５０８の代わりにアンテナ・スイッチを用いればよい。
【０１２４】
また、通信装置５００は、例えば、制御部（図示せず）や、ＲＯＭ（図示せず）、ＲＡＭ（Random Access Memory；図示せず）などを備えてもよい。通信装置５００は、例えば、データの伝送路としてのバス（bus）により各構成要素間を接続することができる。
【０１２５】
ここで、制御部（図示せず）は、例えば、ＭＰＵ（Micro Processing Unit）や各種処理回路が集積された集積回路などで構成され、通信装置５００全体を制御する。また、制御部（図示せず）は、後述するＰＬＬ回路５２０、５３０に対して、動作モードを規定する制御信号や、分周比など本発明の実施形態に係る位相同期回路に入力される各種入力値を入力する。なお、本発明の実施形態に係る通信装置では、信号処理部５０２が制御部（図示せず）の役目を果たすこともできる。以下では、信号処理部５０２が分周比をＰＬＬ回路５２０、５３０に入力する場合を例に挙げて説明する。
【０１２６】
ＲＯＭ（図示せず）は、制御部（図示せず）が使用するプログラムや演算パラメータなどの制御用データを記憶する。ＲＡＭ（図示せず）は、制御部（図示せず）により実行されるプログラムなどを一次記憶する。
【０１２７】
信号処理部５０２は、例えばベースバンド信号を処理する回路で構成され、送信部５０４および受信部５０６それぞれの間で信号の送受信に係る処理を行う。信号処理部５０２が行う処理としては、例えば、外部装置へ送信する送信信号の送信に係る処理や、受信部５０６から伝達される外部装置から送信され、通信アンテナ５１０が受信した受信信号の処理などが挙げられるが、上記に限られない。
【０１２８】
送信部５０４は、信号処理部５０２から伝達される信号に基づいて、外部装置へ送信する送信信号を処理し、アンテナ共用器５０８を介して処理した送信信号を通信アンテナ５１０へ伝達する。
【０１２９】
送信部５０４は、ＰＬＬ回路５２０と、増幅器５２２とを備える。ここで、ＰＬＬ回路５２０は、例えば、第１〜第４の実施形態に係る位相同期回路など本発明の実施形態に係る位相同期回路で構成される。よって、ＰＬＬ回路５２０は、消費電力の低減など本発明の実施形態に係る位相同期回路にかかる上述した効果を奏する。なお、図１１では、ＰＬＬ回路５２０の外部から基準クロックが入力される例を示しているが、上記に限られない。例えば、本発明の実施形態に係る通信装置は、ＰＬＬ回路５２０内部に本発明の実施形態に係る基準周波数発振部１０２を備えていてもよい。また、本発明の実施形態に係る通信装置が備える送信部の構成は、図１１の構成に限られない。
【０１３０】
受信部５０６は、アンテナ共用器５０８から伝達される受信信号を処理し、処理した受信信号を信号処理部５０２へ伝達する。
【０１３１】
受信部５０６は、ＰＬＬ回路５３０と、低雑音増幅器５３２と、ダウンコンバータ５３４と、ローパスフィルタ５３６と、可変利得増幅回路５３８とを備える。ここで、ＰＬＬ回路５３０は、例えば、第１〜第４の実施形態に係る位相同期回路など本発明の実施形態に係る位相同期回路で構成される。よって、ＰＬＬ回路５３０は、消費電力の低減など本発明の実施形態に係る位相同期回路にかかる上述した効果を奏する。なお、図１１では、ＰＬＬ回路５３０の外部から基準クロックが入力される例を示しているが、上記に限られない。例えば、本発明の実施形態に係る通信装置は、ＰＬＬ回路５３０内部に本発明の実施形態に係る基準周波数発振部１０２を備えていてもよい。また、本発明の実施形態に係る通信装置が備える受信部の構成は、図１１の構成に限られない。
【０１３２】
アンテナ共用器５０８は、送信部５０４と通信アンテナ５１０、および通信アンテナ５１０と受信部５０６との間での信号（送信信号／受信信号）の伝達を仲介する。なお、時分割多重方式に対応する際には、アンテナ共用器５０８の代わりに、アンテナ・スイッチを用いればよい。
【０１３３】
通信アンテナ５１０は、１または２以上の外部装置に対して送信信号を送信し、また、外部装置から送信される信号（受信信号）を受信する。
【０１３４】
通信装置５００は、例えば図１１に示す構成によって、外部装置と通信を行う。通信装置５００は、ＰＬＬ回路を備え、当該ＰＬＬ回路は、本発明の実施形態に係る位相同期回路で構成される。したがって、通信装置５００は、消費電力を低減することができ、また、適用される本発明の実施形態に係る位相同期回路に応じた効果を奏することができる。また、本発明の実施形態に係る通信装置は、ＰＬＬ５２０、５３０それぞれを制御することによって、送信信号に係る搬送波周波数と受信信号に係る搬送波周波数とが異なる場合に対応することもできる。
【０１３５】
なお、本発明の実施形態に係る通信装置の構成は、図１１に示す構成に限られない。例えば、本発明の実施形態に係る通信装置は、図１１に示す送信部５０４と受信部５０６とを１つの通信モジュール（送受信部）として備えることができる。
【０１３６】
以上、本発明の実施形態として通信装置５００を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、ＵＭＰＣ（Ultra Mobile Personal Computer）などのコンピュータや、携帯電話などの携帯型通信装置、ＰｌａｙＳｔａｔｉｏｎ Ｐｏｒｔａｂｌｅ（登録商標）などの携帯型ゲーム機など、通信機能を有する様々な機器に適用することができる。
【０１３７】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１３８】
例えば、上記では、図２に示すＰＬＬ回路１９０を基本的な構成として本発明の実施形態に係る位相同期回路を説明したが、かかる形態に限られない。例えば、本発明の実施形態に係る位相同期回路は、デジタル制御発振回路を備え、動作モードを規定する制御信号に基づいて処理信号の処理クロック周波数を調整可能な（ＰＬＬ回路として機能する）任意の構成をとることができる。上記の構成であっても、本発明の実施形態に係る位相同期回路は、設定される動作モードに応じて処理信号の処理クロックを調整することができるので、消費電力の低減を図ることができる。
【０１３９】
上述した構成は、本発明の実施形態の一例を示すものであり、当然に、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【０１４０】
【図１】位相同期回路にデジタル制御発振回路を適用する従来の技術に係る位相同期回路の構成を示す説明図である。
【図２】本発明の実施形態に係るＰＬＬ回路（位相同期回路）の基本的な構成の一例を示す説明図である。
【図３】本発明の第１の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図４】本発明の実施形態に係るＰＬＬ回路（位相同期回路）において、発振回路の変換利得が誤差を含む場合に生じうる問題を説明するための説明図である。
【図５】本発明の第２の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図６Ａ】本発明の実施形態に係るＴＤＣ（時間-デジタル変換回路）の構成の一例を示す説明図である。
【図６Ｂ】本発明の実施形態に係るＴＤＣ（時間-デジタル変換回路）の構成の一例を示す説明図である。
【図７】本発明の第３の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図８】本発明の第３の実施形態の変形例に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図９】本発明の第４の実施形態に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図１０】本発明の第４の実施形態の変形例に係るＰＬＬ回路（位相同期回路）の構成の一例を示す説明図である。
【図１１】本発明の実施形態に係る通信装置の構成の一例を示す説明図である。
【符号の説明】
【０１４１】
１００、１９０、２００、２９０、３００、３５０、４００、４５０、５２０、５３０ ＰＬＬ回路
１０２ 基準周波数発振部
１０６、３０２ 累積クロック導出部
１０８ 発振回路
１１０ 位相比較部
１１２、１１２’、４０６ データ変換部
１１４、１１８ 分周回路
１１６、１７０、１７０’、１７２、１７２’、４０４ ビットシフト回路
１２、１５６、３０４ ＴＤＣ
２０２ オフセット補償部
５００ 通信装置
５０２ 信号処理部
５０４ 送信部
５０６ 受信部
５０８ アンテナ共用器
５１０ 通信アンテナ
５２２ 増幅器
５３２ 低雑音増幅回器
５３４ ダウンコンバータ
５３６ ローパスフィルタ
５３８ 可変利得増幅回路
【特許請求の範囲】
【請求項１】
デジタル値で表される発振制御信号が入力され、前記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と；
外部装置との通信に係る搬送波の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、前記分周比を前記制御信号に基づいて設定された整数値で除算する第１ビットシフト部と；
前記発振信号に基づく信号と前記制御信号とが入力され、前記制御信号に基づいて設定された整数値により前記発振信号に基づく信号を分周する第１分周部と；
前記基準周波数信号の各周期において、前記第１ビットシフト部から出力される出力値が累積加算された第１累積加算値と、前記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および前記基準周波数信号のクロックと前記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と；
前記位相比較信号を前記制御信号に基づく任意の収束値に収束させ、前記収束値に基づく発振制御信号を出力するデータ変換部と；
を備える、位相同期回路。
【請求項２】
前記位相比較信号に基づいて前記発振回路の変換利得の理想値に対する誤差を補正するためのオフセット値を導出し、前記制御信号に基づいて、前記第１ビットシフト部から出力される出力値を前記オフセット値で選択的に補償するオフセット補償部をさらに備える、請求項１に記載の位相同期回路。
【請求項３】
前記第１分周部から出力される分周された発振信号に基づく信号と前記基準周波数信号とに基づいて、前記第２累積加算値と前記累積位相の小数部とをそれぞれ出力する累積クロック導出部をさらに備え、
前記累積クロック導出部は、前記制御信号に基づいて前記累積位相の小数部を選択的に出力する時間-デジタル変換回路を有する、請求項１に記載の位相同期回路。
【請求項４】
前記第１ビットシフト部には、周波数変調成分が加算された分周比が入力され、
前記周波数変調成分を前記制御信号に基づいて設定された整数値で除算する第２ビットシフト部をさらに備え、
前記データ変換部は、前記収束値と前記第２ビットシフト部から出力される除算された周波数変調成分との加算値に基づいて前記発振制御信号を出力する、請求項１に記載の位相同期回路。
【請求項５】
１または２以上の外部装置から送信される所定の搬送波周波数の受信信号を受信し、１または２以上の外部装置へ前記所定の搬送波周波数の送信信号を送信する通信アンテナと；
位相同期回路を備え、前記通信アンテナが受信した前記受信信号を処理する受信部と；
位相同期回路を備え、前記外部装置へ送信する前記送信信号を処理して前記通信アンテナへ伝達する送信部と；
を備え、
前記受信部と前記送信部とが備える前記位相同期回路それぞれは、
デジタル値で表される発振制御信号が入力され、前記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と；
前記所定の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、前記分周比を前記制御信号に基づいて設定された整数値で除算するビットシフト部と；
前記発振信号に基づく信号と前記制御信号とが入力され、前記制御信号に基づいて設定された整数値により前記発振信号を分周する第１分周部と；
前記基準周波数信号の各周期において、前記ビットシフト部から出力される出力値が累積加算された第１累積加算値と、前記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および前記基準周波数信号のクロックと前記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と；
前記位相比較信号を前記制御信号に基づく任意の収束値に収束させ、前記収束値に基づく発振制御信号を出力するデータ変換部と；
を備える、通信装置。
【請求項１】
デジタル値で表される発振制御信号が入力され、前記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と；
外部装置との通信に係る搬送波の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、前記分周比を前記制御信号に基づいて設定された整数値で除算する第１ビットシフト部と；
前記発振信号に基づく信号と前記制御信号とが入力され、前記制御信号に基づいて設定された整数値により前記発振信号に基づく信号を分周する第１分周部と；
前記基準周波数信号の各周期において、前記第１ビットシフト部から出力される出力値が累積加算された第１累積加算値と、前記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および前記基準周波数信号のクロックと前記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と；
前記位相比較信号を前記制御信号に基づく任意の収束値に収束させ、前記収束値に基づく発振制御信号を出力するデータ変換部と；
を備える、位相同期回路。
【請求項２】
前記位相比較信号に基づいて前記発振回路の変換利得の理想値に対する誤差を補正するためのオフセット値を導出し、前記制御信号に基づいて、前記第１ビットシフト部から出力される出力値を前記オフセット値で選択的に補償するオフセット補償部をさらに備える、請求項１に記載の位相同期回路。
【請求項３】
前記第１分周部から出力される分周された発振信号に基づく信号と前記基準周波数信号とに基づいて、前記第２累積加算値と前記累積位相の小数部とをそれぞれ出力する累積クロック導出部をさらに備え、
前記累積クロック導出部は、前記制御信号に基づいて前記累積位相の小数部を選択的に出力する時間-デジタル変換回路を有する、請求項１に記載の位相同期回路。
【請求項４】
前記第１ビットシフト部には、周波数変調成分が加算された分周比が入力され、
前記周波数変調成分を前記制御信号に基づいて設定された整数値で除算する第２ビットシフト部をさらに備え、
前記データ変換部は、前記収束値と前記第２ビットシフト部から出力される除算された周波数変調成分との加算値に基づいて前記発振制御信号を出力する、請求項１に記載の位相同期回路。
【請求項５】
１または２以上の外部装置から送信される所定の搬送波周波数の受信信号を受信し、１または２以上の外部装置へ前記所定の搬送波周波数の送信信号を送信する通信アンテナと；
位相同期回路を備え、前記通信アンテナが受信した前記受信信号を処理する受信部と；
位相同期回路を備え、前記外部装置へ送信する前記送信信号を処理して前記通信アンテナへ伝達する送信部と；
を備え、
前記受信部と前記送信部とが備える前記位相同期回路それぞれは、
デジタル値で表される発振制御信号が入力され、前記発振制御信号に基づく発振周波数の発振信号を出力する発振回路と；
前記所定の搬送波周波数が基準周波数信号の基準周波数で除算された分周比と、動作モードを規定する制御信号とが入力され、前記分周比を前記制御信号に基づいて設定された整数値で除算するビットシフト部と；
前記発振信号に基づく信号と前記制御信号とが入力され、前記制御信号に基づいて設定された整数値により前記発振信号を分周する第１分周部と；
前記基準周波数信号の各周期において、前記ビットシフト部から出力される出力値が累積加算された第１累積加算値と、前記第１分周部から出力される分周された発振信号に基づく信号のクロック数が累積加算された第２累積加算値、および前記基準周波数信号のクロックと前記第１分周部から出力される分周された発振信号に基づく信号のクロックとにおける各エッジ間の時間差から検出したデジタル値で表された累積位相の小数部とを比較し、比較結果を表す位相比較信号を出力する位相比較部と；
前記位相比較信号を前記制御信号に基づく任意の収束値に収束させ、前記収束値に基づく発振制御信号を出力するデータ変換部と；
を備える、通信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１４１５１９（Ｐ２０１０−１４１５１９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１４７４７（Ｐ２００８−３１４７４７）
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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