【課題】２分周、８分周、さらには８分周可能な回路規模の小さな低消費電力の注入同期型分周回路の実現。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。 （もっと読む）

【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差
検出を改善することができる技術を提供する。
【解決手段】基準信号ＶＲＥＦフィードバック信号ＶＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号ＶＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号ＶＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 （もっと読む）

【課題】少ない分周数を用いた小数点以下の分周における位相の同期を精度良く行う位相同期回路及び位相同期回路制御方法を提供する。
【解決手段】位相比較器３は、基準クロックと比較クロックとの位相差を電流に変換して出力する。キャパシタ４は、位相比較器３から入力された電流に応じて電圧を出力する。ＶＣＯ６は、キャパシタ４から入力された電圧によって出力周波数を制御し、当該出力周波数を有する信号を出力する。可変分周器７は、ＶＣＯ６から出力された信号を所定の周期で異なる値に分周することで、小数点以下の値を有する分周を行なった比較クロックを生成する。パルスカウンタ８は、可変分周器７から出力された比較クロックの数をカウントする。補償係数計算部９は、パルスカウンタ８のカウント数を基に、キャパシタ４に対する電流及び電圧の補償値を取得する。ＤＡＣ１１は、前記補償値を基に、キャパシタ４に対して電流を流し補償を行う。 （もっと読む）

【課題】局所的な温度上昇が発生した場合であっても、温度センサによる補正値と水晶振動子の周波数ドリフトとの追従ができる電子機器を提供する。
【解決手段】温度センサ素子で計測された温度を用いて水晶振動子の振動に対する補正を行う電子機器１は、基板上に配置された水晶振動子１３と、温度を計測する温度センサ素子１４とを備え、前記主表面のうち前記水晶振動子１３で覆われた部分領域の基板内部に前記温度センサ素子１４の少なくとも一部が配置される。 （もっと読む）

【課題】発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供する。
【解決手段】例えば、複数の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を用いて分数容量を実現する。ＣＩＵ［１］では、容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、ＣＩＵ［２］〜ＣＩＵ［ｋ］では、容量素子ＣＦＸｐ（［２］〜［ｋ］），ＣＦＸｍ（［２］〜［ｋ］）の一端が固定電圧Ｖ６に接続される。ＣＩＵ［１］〜ＣＩＵ［ｋ］の一方の容量素子の他端は共通接続され（ＳＷＦＤ）、他方の容量素子の他端も共通接続される（ＳＷＦＳ）。そして、ＣＩＵ［１］〜ＣＩＵ［ｋ］内の各スイッチ（ＳＷＦ１〜ＳＷＦ３）のオン・オフは共通に制御される。 （もっと読む）

【課題】ＤＮＬの低減を実現可能なディジタル制御発振装置を提供する。
【解決手段】例えば、発振出力ノードＯｓｃＰ，ＯｓｃＭ間に並列に結合されるアンプ回路ブロックＡＭＰＢＫ、コイル素子ＬＰ，ＬＭ、複数の単位容量ユニットＣＩＵ等を備え、各ＣＩＵは、容量素子ＣＩｐ，ＣＩｍと、当該ＣＩｐ，ＣＩｍを発振周波数の設定パラメータとして寄与させるか否かを選択するスイッチＳＷＩを備える。ここで、ＳＷＩは、デコーダ回路ＤＥＣからのオン・オフ制御線ＢＩＴ＿ＣＩによって駆動され、当該ＢＩＴ＿ＣＩは、シールド部ＧＳによってＯｓｃＰ，ＯｓｃＭとの間でシールドされる。 （もっと読む）

【課題】ＰＬＬ回路において、ＶＣＯのゲインが低くても、ＶＣＯを構成するトランジスタの動作速度に関係なく、ターゲット周波数にロックさせることができ、かつ内蔵ループフィルタのＭＯＳ容量の電圧依存性に起因するジッタを抑制できるようにする。
【解決手段】ＰＬＬ部のチャージポンプ２０及びループフィルタ３０をスリープ状態にし、校正部６０のループフィルタ６２の出力電圧Ｖ’inと校正用電源６６の出力電圧Ｖdd／２とを電圧比較器６３で比較する。比較結果を基に、Ｖ’in≒Ｖdd／２となるように、電流制御装置６４によりデジタル制御電圧を生成し、デジタルアナログ変換器６５によりアナログ制御電圧Ｖ+、Ｖ-に変換し、ＶＣＯ４０内の電圧電流変換回路４１に供給する。 （もっと読む）

【課題】煩雑なメンテナンスを行わなくても周波数精度を高く保つことができ、かつ変調信号による周波数偏移を大きくすることができる無線機を提供する。
【解決手段】基準信号を出力する電圧制御水晶発振器と、高周波信号を出力する電圧制御発振器と、基準信号と高周波信号とが入力され、高周波信号の位相が基準信号と同じになるように位相同期を行う位相同期回路と、参照信号を発生する参照信号発生部と、基準信号の周波数を補正する周波数補正信号を電圧制御水晶発振器に出力するとともに、基準信号と参照信号とに基づき、基準信号の周波数が参照信号の周波数に対して所定の範囲内となるように周波数補正信号の値を変更する制御部と、から無線機を構成する。 （もっと読む）

【課題】位相同期ループ（ＰＬＬ）における位相周波数検出器およびチャージポンプの線形動作を達成する。
【解決手段】位相周波数検出器は、基準信号とクロック信号とを受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐおよびｄｏｗｎの信号であってもよいし、それぞれ、ｄｏｗｎおよびｕｐの信号であってもよい。位相周波数検出器は、予め定められた量の分、第１の信号を遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、リセット信号を用いて第１および第２の信号をリセットすることができる。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。 （もっと読む）

【課題】局部発振器の位相雑音性能の改善により、送信信号に含まれる隣接チャネル漏洩信号を大幅に低減することができる無線送信機を提供する。
【解決手段】ディジタルデータ信号を出力するデータ信号生成回路と、ディジタルデータ信号をディジタル／アナログ変換し、中間周波数のＩＦ信号を出力するディジタル／アナログ変換回路と、ＩＦ信号と局部発振器から出力されるローカル信号とをミキシングし、無線周波数のＲＦ送信信号を出力する直交ミキサ回路とを備えた無線送信機において、データ信号生成回路は、ディジタル／アナログ変換回路から出力されるＩＦ信号の周波数が送信チャネルに応じて切り替わるディジタルデータ信号を出力する構成であり、局部発振器は、ＲＦ送信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成である。 （もっと読む）

【課題】 安定性と即応性を備えたＰＬＬを提供すること。
【解決手段】 本発明の実施形態によるＰＬＬは、位相検出器と、前記位相検出器の検出結果に基づいて電流を発生するチャージポンプと、前記チャージポンプに接続され、第１の抵抗変化素子を有するループフィルタと、前記ループフィルタから入力される信号に応じて出力周波数を制御するＶＣＯと、前記ＶＣＯの出力信号を分周して、前記位相検出器に入力するフィードバック信号を生成する周波数分周器と、前記ループフィルタを制御するシーケンサとを有するＰＬＬであって、前記シーケンサは、前記ＰＬＬの電源がＯＦＦされることを示す信号が入力された時または前記ＰＬＬの電源がＯＮされることを示す信号が入力された時に前記第１の抵抗変化素子の抵抗値が第１の抵抗値となるよう制御し、前記ＰＬＬが安定化後には、前記第１の抵抗値よりも高い第２の抵抗値となるよう制御する。 （もっと読む）

【課題】ＰＬＬのループフィルタの帯域を大きくすることにより、局部発振器の位相雑音性能が大幅に改善し、隣接チャネル選択性能を改善する受信機を提供する。
【解決手段】受信信号と局部発振器から出力されるローカル信号とをミキサでミキシングし、生成された中間周波数（ＩＦ）信号をバンドパスフィルタで選択して復調する無線受信機において、局部発振器は、受信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成であり、バンドパスフィルタは、受信信号の受信すべきチャネルによって通過帯域の中心周波数を切り替える構成である。 （もっと読む）

【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】 基準発振器、ＶＣＯ、位相比較器の純度が低くても位相雑音特性を良好にする。
【解決手段】 基準発振器２８ａが発振する基準周波数ｆ_refをＢＳ放送波のチャンネル間隔とされる３８．３６ＭＨｚに設定する。そして、中間周波数を２８２．２８（＝７×３８．３６+１３．７６）ＭＨｚとした場合は、１０４９．４８ＭＨｚのチャンネル周波数とされるＢＳ−１チャンネルがアサインされるＢＳ−ＩＦレベル調整ユニット１０では、局部発振器２８の出力周波数ｆ_outが７６７．２ＭＨｚになり、分周器２８ｅの分周数Ｎを２０とすればよい。基準周波数ｆ_refを３８．３６ＭＨｚと高くすることができるため、局部発振器２８の位相雑音特性が良好になる。 （もっと読む）

【課題】無線通信エレメントの発振器に於いて、共振器の温度依存性に対する処理の変動を補償する発振器の提供。
【解決手段】発振器２１０は、アクティブ・エレメント３１２と並列に共振器３１０を含み、共振器は、可変静電容量を有する可変コンデンサ３１４に結合し、発振器の出力周波数同調を可能にする。所定の温度補償算出器３２４は温度センサ３２２からの温度信号に基づき、共振器のロットに対して行われる特徴付けデータを参照して、温度ベースの周波数補償信号を出力する。又、周波数推定器３２６からの周波数推定信号に基づき、処理補償算出器３２８は共振器の処理依存性補償を算出して処理ベースの補償信号を出力し、乗算器３３０は前記周波数補償信号及び前記補償信号に基づき乗算器出力信号を出力し、制御モジュール３３２は、乗算器出力信号に基づき、制御信号を可変コンデンサに供給し、共振器における温度、処理ベースの変動を補償する。 （もっと読む）

【課題】非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。
【解決手段】ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。 （もっと読む）

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。 （もっと読む）

【課題】 電源投入時及び基準周波数信号断から基準周波数信号入力有りの時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるＰＬＬ回路を提供する。
【解決手段】 電源投入時とＲＥＦ断状態からＲＥＦ有りとなった場合に、積分器１５内のオペアンプ３９の利得を大きくし、増幅器１６内のオペアンプ３７の利得を大きくすることで、ロックまでの時間を短くでき、ロック時に増幅器１６内のオペアンプ３７の利得を小さくし、ロック状態でＲＥＦ断となった場合に、積分器１５内のオペアンプ３９の利得を小さくしているので、自走時にコンデンサ２８の電荷の放電を早めて、自走周波数に移行する時間を短くして安定化を早めることができるＰＬＬ回路である。 （もっと読む）

【課題】ロックポイント付近におけるサンプリングクロックの位相の調整と、イコライザ部の制御とを安定させ、ジッタトレランスを高める。
【解決手段】位相比較部は、サンプリングタイミングとサンプリングタイミングよりも第一の所定位相分前のタイミングとの間の第一区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＡＧ（ｎ）を出力するとともに、サンプリングタイミングとサンプリングタイミングよりも第二の所定位相分後のタイミングとの間の第二区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＥＡＤ（ｎ）を出力する。判定部は、検出データパターンの各ビットに対応する位相比較信号ＬＡＧ（ｎ），ＬＥＡＤ（ｎ）の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号ＥＱＤＡＴＡの１ビットがサンプリングクロックＣＫの１周期よりも長いか短いかを判定する。 （もっと読む）