【課題】良好な通信品質で、高速な位相同期ループを得る。
【解決手段】送信側は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する同相合成回路１を備え、クロックデータ再生回路２は、同相合成回路１からの信号からデータ信号および基準信号を分離する信号分離手段（分配回路３、同相合成回路４および差動合成回路５）と、データ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段（位相比較回路８、位相同期ループ用ループフィルタ９および電圧制御発振器１１）と、再生クロック信号を分周し、当該分周した信号の周波数を基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段（周波数比較回路６、周波数同期ループ用ループフィルタ７、電圧制御発振器１１およびＮ分周回路１２）とを備えた。 （もっと読む）

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置が、望まれる。
【解決手段】半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、を備えている。 （もっと読む）

【課題】物理層デバイスおよび同期デバイスの複数のポート間でクロックを同期させる方法を提供する。
【解決手段】制御方法は、グランドマスタークロックのソースとなるポートを選択するステップを含む（３０２）。選択されたポートは、リンク先からの送信に基づいてグランドマスタークロックを再生する。マルチポートＰＨＹ ＩＣは、グランドマスターソースポートのＲＸ＿ＣＬＫを出力する（３０４）。グランドマスターソースポートのＴＸ＿ＣＬＫは、ローカルオシレータから取得される（３０６）。そして、ほかの全てのポートのＴＸ＿ＣＬＫは、クロック同期部の出力から取得される（３０８）。クロック同期部は、グランドマスターソースポートを有するマルチポートＰＨＹ ＩＣからの再生クロックに基づいて同期させる（３１０）。 （もっと読む）

【課題】入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法等を提供する。
【解決手段】一実施形態で、方法は、第１のクロック信号の第１の周波数を第１の周波数と基準クロック周波数の基準クロック周波数との間の周波数差に基づき調整するステップ（６０３）と、第１のクロック信号の第１の周波数及び第１の位相を第１のクロック信号と入力データビットストリームとの間の位相差及び第１の周波数と基準クロック周波数との間の周波数差に基づき更に調整して、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するステップ（６０６）とを有する。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】回路規模の増加を抑えかつ出力信号のジッタ特性を低下させずに、複数の動作周波数に対応できる多相クロック発生回路を提供する。
【解決手段】多相クロック発生回路は、位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスと、リファレンスクロック信号の周波数に基づいて、複数の遅延パスのうち、リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、スイッチ部が選択した遅延パスにより、位相差が変更された複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路とを備える。 （もっと読む）

【課題】ＬＳＩチップ面積の増大を抑制しつつ、製造ばらつきや使用条件の影響を受けない安定的な位相調整を実現する
【解決手段】入力クロックと出力クロックの位相差を調整する位相調整回路を以下のように構成する。その位相調整回路は、出力クロックに遅延を付加するクロック遅延回路と、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスを入力として受け、パルス除去幅設定値によって遅延素子の段数を変化させて、入力クロック、もしくは、入力クロックと出力クロックの位相差のパルスの幅を検出する位相差検出回路とを有することが好ましい。そして、位相差検出回路で検出した入力クロックと出力クロックの位相差が入力クロックに対して目標の位相差になるようにクロック遅延回路にて出力クロックに遅延を付加する。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】線形位相比較器を用いながら、チャージポンプやＶＣＯ等のアナログ回路を不要とすることができ、回路面積を抑えたＣＤＲ回路を提供する。
【解決手段】位相比較器９０２は、データエッジ検出回路１１１〜１１４により伝送データのエッジを検出し、データエッジマスク回路１１５〜１１８、サンプリング回路１１９〜１２２、低域通過型フィルタ１２３〜１２６、及びアナログ・デジタル変換回路１２７〜１３０により、伝送データのエッジを検出したときの再生クロックの電圧を検出し、検出した電圧に基づいて再生クロックの位相調整を行う。 （もっと読む）

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 （もっと読む）

【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】対象装置からの信号に基づいて当該対象装置と同期をとる構成において、非同期状態から同期状態へ早期に復帰することが可能な無線通信装置を提供する。
【解決手段】無線通信装置２０１は、対象装置から受信した受信データに基づいて生成された再生タイミング信号に基づいて第１の制御電圧を生成し、電圧制御発振器２５に第１の制御電圧を供給することにより、再生タイミング信号の周波数成分のうち、所定の周波数以上の成分が減衰された周波数成分を有し、かつ再生タイミング信号に同期する基準タイミング信号を生成するためのジッタ抑圧部１２と、タイミング信号生成部２２によって生成される再生タイミング信号の異常を検知し、異常を検知した場合には、第１の制御電圧の代わりに、第１の所定範囲内の電圧である第２の制御電圧を電圧制御発振器２５に供給するための発振器制御部１３とを備える。 （もっと読む）

【課題】小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるデジタルクロックリカバリ回路（ＣＤＲ）を実現することを目的とする。
【解決手段】デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 （もっと読む）

【課題】別途、基準クロックなどを用意することなく、複数のクロック信号間の位相差が一定であるか否かを検証することができる位相差検証回路を得ることを目的とする。
【解決手段】ＡＮＤ回路１１−０〜１１−７からパルス信号＃０〜＃７が出力されている期間中、電荷を蓄積するキャパシタチャージ回路１３−０〜１３−７を設け、比較回路１４が、キャパシタチャージ回路１３−０〜１３−７により蓄積された電荷の充電量を示す電圧信号Ｖｏｕｔ＃０〜＃７を比較し、その電圧信号Ｖｏｕｔ＃０〜＃７が一致していれば、クロック信号＃０〜＃７間の位相差が一定であることを認定する。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】同期に係る処理を高速かつ効率的に行うことができるようにする。
【解決手段】FSync相関器１１３は、FSyncのシンボルの系列について予め算出された差動出力と、受信した信号の中の連続するシンボルから得られる差動系列との差動相関値を演算し、FSync演算値を出力する。SSync相関器１１５は、SSyncのシンボルの系列について予め算出された差動出力と、差動系列との差動相関値を演算し、SSync演算値を出力する。ピーク検出部１１８は、比較器１１７からの出力値からピークを検出する。シンボルカウンタ１１９は、ピーク検が検出されると、スロット先頭パルスを出力する。偏角回路１２０は、ピークが検出されると、差動相関値の偏角を算出し、記憶回路１２１は、偏角を平均して周波数誤差として出力する。 （もっと読む）