【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】内部駆動タイミングと外部基準クロックとを整合させる。
【解決手段】Ｘ線発生装置が外部基準クロックに基づいて所定の時間間隔で発生したＸ線が被撮影物体を透過したＸ線画像を撮像する平面型Ｘ線センサの内部駆動信号を生成する内部駆動信号生成回路５０に、ＰＬＬ構成の基準クロック生成回路５１を備える。基準クロック生成回路５１は、電圧制御発振器６２と分周回路６３と位相比較回路６１とを備える。電圧制御発振器６２は、たとえば水晶発振器を用いて、内部基準クロックを生成する。分周回路６３は、内部基準クロックをあらかじめ定められた分周比で分周して分周クロックを出力する。位相比較回路６１は、外部基準クロックと前記分周クロックとの位相を比較してその位相差を電圧制御発振器６２に入力する。 （もっと読む）

【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】レプリカ回路が不要で、小面積化を図ることが可能であり、しかもジッタの増加を防止でき、低ジッタ出力クロックを生成することが可能なクロック生成装置および電子機器を提供する。
【解決手段】アキュムレータの値に応じて目標とするＮＣＯクロックと実際のＮＣＯクロックとの位相差を取得する位相差取得部と、入力クロックに位相同期した信号に応じて入力クロックに複数の遅延を与えた複数の遅延クロックを生成する遅延同期回路と、位相差取得部の位相差情報を受けて複数の遅延クロックから目標とする上記ＮＣＯクロックの位相に近づくような遅延が与えられた遅延クロックを選択し、選択クロックとして出力する選択部と、選択部で選択された上記選択クロックに上記ＮＣＯクロックを同期させて出力クロックを得る第２の同期回路とを有する。 （もっと読む）

【課題】高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とする。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【解決手段】クロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】目的の周波数からずれた周波数のクロックをクロックの供給先に与える危険性の少ない、クロック生成装置を提供する。
【解決手段】各クロック供給部１０，２０に、水晶発振器であるＶＣＸＯ１１，２１を目的の周波数で発振させるために設定された基準値と基準値が設定された時を示す設定時情報とを記憶するメモリ１４，２４と、ＶＣＸＯ１１，２１の生成するクロックを他のクロック供給部のＶＣＸＯの出力するクロックに同期させる同期手段とをそれぞれ備える。メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。他のＶＣＸＯには、選別したＶＣＸＯの生成したクロックに同期したクロックを生成させる。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定した回路動作とすることができる信号処理回路を得る。
【解決手段】入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給することを特徴とする位相差制御回路である信号処理回路等を提供する。 （もっと読む）

【課題】 アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供する。
【解決手段】 ＭＰＵ４は、外部基準信号とＶＣＸＯ３からの出力信号の位相を比較してＶＣＸＯ３への制御電圧を出力するＰＬＬ−ＩＣ１からのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定し、ＰＬＬ−ＩＣ１からのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣ１に設定するリトライを実行するＰＬＬ発振回路である。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】 従来の送信装置では、クロックとデータとの間のスキューが変動した場合にも高精度の通信を実現することが困難であった。
【解決手段】 Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 （もっと読む）

機能回路のための、性能マージンを回避し、あるいは小さくするためのクロック信号を生成するために使用することができる適応クロック発生器、システムおよび関連する方法が開示される。特定の実施形態では、クロック発生器は、機能回路内の選択された遅延経路に関連する遅延回路に提供された遅延経路に従って、自律的に、かつ、適合的にクロック信号を生成する。クロック発生器には、入力信号を受け取るように適合され、かつ、出力信号を生成するために、受け取った入力信号を機能回路の遅延経路に関連する量だけ遅延させるように適合された遅延回路が含まれている。遅延回路には、上記出力信号に応答する帰還回路が結合されており、この帰還回路は、遅延回路に発振ループ構成で戻すための入力信号を生成するように適合されている。入力信号を使用して機能回路にクロック信号を提供することができる。
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【課題】高速で遅延時間を行い、パフォーマンスを向上させる。
【解決手段】温度センサＳ１は、温度を検知し、温度情報として出力する。ＴＡＰ保持回路Ｓ２は、予め使用される周波数と電圧状態とにおいて、使用温度範囲でＤＬＬ回路Ｓ４をロックさせ、その時々の温度センサＳ１により検知された温度に対応付けて、ＤＬＬ回路Ｓ４のロック状態を初期遅延時間情報として保持する。実使用時には、ＤＬＬ回路Ｓ４は、遅延時間制御開始時に温度センサＳ１により生成された温度に対する初期遅延時間情報をＴＡＰ保持回路Ｓ２から読み出し、そのロック情報に基づいて遅延時間を開始させる。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】クロック信号の周波数制御をより好適に行うこと。
【解決手段】モニタ回路１２のリングオシレータ１６によるモニタ結果であるモニタ信号ＭＳの周波数に応じて設定値記憶回路１３からテーブル値ＴＶＡＬを出力させる。そして、そのテーブル値ＴＶＡＬに応じてクロック信号生成回路１４のＰＬＬ回路１５ａ，１５ｂにより生成した発振信号と等しい周波数のクロック信号ＣＬＫを対象回路１１に供給する。 （もっと読む）

【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。 （もっと読む）