遅延ロックドループを内蔵する半導体集積回路およびその動作方法
【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路およびその動作方法に関し、特に遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減するのに有効な技術に関するものである。
【背景技術】
【０００２】
デジタルカメラ等に搭載されるアナログフロントエンド(ＡＦＥ)ＬＳＩには、ＣＣＤ(Charge Coupled Device)等の撮像素子を制御するクロックの位相調整用に遅延ロックドループ(ＤＬＬ：Delay Locked Loop)が内蔵される。
【０００３】
下記非特許文献１に記載のように、遅延ロックドループ(ＤＬＬ)は、位相比較器とチャージポンプとバイアス生成部と電圧制御遅延ライン(ＶＣＤＬ：Voltage Controlled Delay Line)とによって構成される。基準クロックと電圧制御遅延ライン(ＶＣＤＬ)の遅延クロックとに応答して位相比較器はアップ信号とダウン信号を生成してチャージポンプに供給するので、アップ信号とダウン信号により制御されるチャージポンプの出力電圧がバイアス生成部に供給される。チャージポンプ出力電圧に応答してバイアス生成部は、電圧制御遅延ライン(ＶＣＤＬ)に供給されるＰＭＯＳバイアス電圧とＮＭＯＳバイアス電圧とを生成する。
【０００４】
従って、遅延ロックドループ(ＤＬＬ)は、ＬＳＩの製造プロセス・バラツキや電源電圧変動や温度変動等と実質的に無関係に基準クロックの１周期分、遅延された遅延クロックを生成するように動作するフィードバックループである。
【０００５】
しかし、下記特許文献１に記載されているように、遅延ロックドループ(ＤＬＬ)では、遅延時間が１周期分ではなく、遅延時間が２、３周期分等の整数倍の周期でロックすると言う擬似ロックが生じる問題がある。下記特許文献１によれば、擬似ロックの問題を解決するために、遅延ロックドループ(ＤＬＬ)に擬似ロック防止回路と遅延検出回路とが追加されている。遅延検出回路は多段遅延回路の多段の遅延時間を検出して、第１と第２の制御信号を出力する。擬似ロック防止回路は第１と第２の制御信号に応答して、位相比較器のアップパルスとダウンパルスを制御する。擬似ロック防止回路は、正常ロック範囲であれば、位相比較器の出力をそのままチャージポンプに出力して、正常ロック範囲でない場合には、位相比較器の出力を遮断して、アップパルスとダウンパルスのいずれかをチャージポンプに出力する。
【０００６】
下記特許文献２には、遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位が、直列接続された２個のインバータとＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されることが記載されている。直列接続された２個のインバータの各インバータと電源電圧との間にはＰチャネルＭＯＳトランジスタが接続され、各インバータと接地電圧との間にはＮチャネルＭＯＳトランジスタが接続され、電源電圧側のＰチャネルＭＯＳトランジスタのゲートと接地電圧側のＮチャネルＭＯＳトランジスタのゲートはループフィルタから出力される制御電圧によって制御される。従って、ループフィルタから出力される制御電圧によって電源電圧側のＰチャネルＭＯＳトランジスタのドレイン電流と接地電圧側のＮチャネルＭＯＳトランジスタのドレイン電流とが設定され、２個のインバータの各インバータの遅延時間が制御される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３５０１１６号 公報
【特許文献２】特開２００３−２６４４５２号 公報
【非特許文献】
【０００８】
【非特許文献１】Ｊｏｈｎ Ｇ． Ｍａｎｅａｔｉｓ， “Ｌｏｗ−Ｊｉｔｔｅｒ Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ ＤＬＬ ａｎｄ ＰＬＬ Ｂａｓｅｄ ｏｎ Ｓｅｌｆ−Ｂｉａｓｅｄ Ｔｅｃｈｎｉｑｕｅｓ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３１，ＮＯ．１１， ＮＯＶＥＭＢＥＲ １９６６． ＰＰ．１７２３−１７３２．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者は本発明に先立って、デジタルカメラ等に搭載されるアナログフロントエンド(ＡＦＥ)ＬＳＩに内蔵される遅延ロックドループ(ＤＬＬ)の開発に従事した。
【００１０】
この開発に際して、本発明者は上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)に関して検討を行った。本発明者による検討の結果、下記の事実が判明した。
【００１１】
すなわち、上記特許文献１に記載された遅延検出回路は、多段遅延回路の多段の遅延信号を保持するために極めて多数のフリップフロップを必要とし、第１の制御信号を生成するためには多数のフリップフロップの後段のフリップフロップの複数の出力信号が供給される多入力端子の第１の論理積回路が必要で、第２の制御信号を生成するためには多数のフリップフロップの前段のフリップフロップの複数の出力信号と第１の論理積回路の出力信号とが供給される多入力端子の第２の論理積回路が必要である。
【００１２】
従って、上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)は擬似ロックの問題を解決することは可能であるが、極めて多数のフリップフロップと多入力端子を持つ第１と第２の論理積回路が必要である。その結果、上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)では、フリップフロップと論理回路の回路規模と消費電力とが大きいと言う問題があった。更に多入力端子を持つ論理積回路は大きな動作遅延が発生するので、多入力端子を持つ第１と第２の論理積回路の動作遅延を低減するためには素子サイズを増加する必要が有り、半導体チップ面積が増大すると言う問題もあった。
【００１３】
更に、本発明に先立った本発明者による検討によって、遅延ロックドループ(ＤＬＬ)には擬似ロック以外にもアンロックと言う問題が存在することが明らかとされた。
【００１４】
通常、遅延ロックドループ(ＤＬＬ)では基準クロックの位相よりも遅延クロックの位相が進んでいる場合には、位相比較器からダウン信号が生成され、チャージポンプ出力電圧と電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧とが低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックの位相よりも基準クロックの１周期分、遅延された遅延クロックが生成される。
【００１５】
図１４は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのダウン信号ＤＯＷＮが生成されてパルス幅の短いハイレベルのアップ信号ＵＰが生成され、遅延ロックドループ(ＤＬＬ)が正常に動作して、チャージポンプ出力電圧が低下する様子を示す図である。すなわち、図１４では、遅延クロックＰＨ［８］のローレベルからハイレベルの変化に応答してダウン信号ＤＯＷＮがローレベルからハイレベルに変化して、基準クロックＰＨ［０］のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのアップ信号ＵＰが生成された後、アップ信号ＵＰとダウン信号ＤＯＷＮとはローレベルとなる。
【００１６】
従って、図１４に示した遅延ロックドループ(ＤＬＬ)の正常な動作によれば、電圧制御遅延ラインに供給される可変バイアス電圧が低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックＰＨ［０］の位相よりも基準クロックの１周期分、遅延された遅延クロックＰＨ［８］が生成される。
【００１７】
しかし、１周期分遅延された遅延クロックの位相が基準クロックと同じ位相にロックするように、位相比較器からアップ信号が生成されることがある。従って、チャージポンプ出力電圧と電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧とが増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックの位相よりも基準クロックのゼロ周期分、遅延された遅延クロックが生成される。しかし、実際には電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧が異常に高い状態となる。これが、遅延ロックドループ(ＤＬＬ)におけるアンロックと言う問題である。
【００１８】
図１５は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのアップ信号ＵＰが生成されてパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成され、遅延ロックドループ(ＤＬＬ)が動作して、チャージポンプ出力電圧が増加する様子を示す図である。すなわち、図１５では、基準クロックＰＨ［０］のローレベルからハイレベルの変化に応答してアップ信号ＵＰがローレベルからハイレベルに変化して、遅延クロックＰＨ［８］のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成された後、アップ信号ＵＰとダウン信号ＤＯＷＮとはローレベルとなる。
【００１９】
すなわち、図１５に示す遅延ロックドループ(ＤＬＬ)の動作によれば、１周期分遅延された遅延クロックＰＨ［８］の位相が基準クロックＰＨ［０］の位相にロックするように、位相比較器からアップ信号ＵＰが生成され、チャージポンプ出力電圧が増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックＰＨ［０］の位相よりも基準クロックのゼロ周期分、遅延された遅延クロックＰＨ［８］が生成される。しかし、実際には、電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となる。
【００２０】
更に本発明者は本発明に先立って、上記特許文献２に記載された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位に関して検討を行った。
【００２１】
図１７は、本発明者は本発明に先立って検討された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位の構成を示す図である。
【００２２】
図１７に示した遅延回路の基本単位ＤＬｎは、上記特許文献２に記載のように、直列接続された２個のインバータＩｎ１、Ｉｎ２とＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。
【００２３】
ただし、直列接続された２個のインバータＩｎ１、Ｉｎ２は、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１からなる入力段ＣＭＯＳインバータＩｎ１とＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ２からなる出力段ＣＭＯＳインバータＩｎ２によって構成されている。従って、入力段ＣＭＯＳインバータＩｎ１と電源電圧Ｖｄｄとの間にはゲートに第１バイアス電圧ＰＢＩＡＳが供給されたＰチャネルＭＯＳトランジスタＰＭ０のドレイン・ソース電流経路が接続され、入力段ＣＭＯＳインバータＩｎ１と接地電圧ＧＮＤとの間にはゲートに第２バイアス電圧ＮＢＩＡＳが供給されたＮチャネルＭＯＳトランジスタＮＭ０のドレイン・ソース電流経路が接続される。更に出力段ＣＭＯＳインバータＩｎ２と電源電圧Ｖｄｄとの間にはゲートに第１バイアス電圧ＰＢＩＡＳが供給されたＰチャネルＭＯＳトランジスタＰＭ３のドレイン・ソース電流経路が接続されて、出力段ＣＭＯＳインバータＩｎ２と接地電圧ＧＮＤとの間にはゲートに第２バイアス電圧ＮＢＩＡＳが供給されたＮチャネルＭＯＳトランジスタＮＭ３のドレイン・ソース電流経路が接続されている。
【００２４】
しかし、本発明に先立った本発明者による検討によって、図１７に示した遅延回路は電源電圧Ｖｄｄに含まれるノイズによって遅延出力信号がジッタを含むと言う問題が明らかとされた。その理由は、遅延回路を構成する入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２の入力ロジックスレッシュホールド電圧が電源電圧Ｖｄｄの変動に応答して変動するので、電源電圧Ｖｄｄの変動やノイズによって入力段ＣＭＯＳインバータと出力段ＣＭＯＳインバータの出力にノイズやジッタ等が現れると言うものである。すなわち、ＣＭＯＳインバータの入力ロジックスレッシュホールド電圧は、良く知られているように、電源側のＰチャネルＭＯＳトランジスタと接地側のＮチャネルＭＯＳトランジスタのしきい値電圧と素子サイズとチャネル移動度とが互いに等しい場合には、電源電圧の略半分の電圧となる。従って、電源電圧Ｖｄｄの変動やノイズ等によって電源電圧Ｖｄｄの電圧レベルが増加すると、ＣＭＯＳインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に低いと判定されて、ＣＭＯＳインバータの出力電圧はハイレベルに変化する。反対に、電源電圧Ｖｄｄの変動やノイズによって電源電圧Ｖｄｄの電圧レベルが低下した場合は、ＣＭＯＳインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に高いと判定されて、ＣＭＯＳインバータの出力電圧はローレベルに変化する。これが、遅延出力信号がジッタを含む原因である。
【００２５】
図１８は、図１７に示した遅延回路の問題を解決するために本発明者は本発明に先立って検討された改良型の遅延回路の基本単位の構成を示す図である。
【００２６】
図１８に示す改良型の遅延回路は、図１７に示した遅延回路と比較すると、安定化された基準電圧ＶＲＥＦをバイアスＮチャネルＭＯＳトランジスタＮＭＲのゲートに供給して、バイアスＮチャネルＭＯＳトランジスタＮＭＲのソースの安定化動作電圧によって入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２とを動作させるものである。図１８に示した改良型の遅延回路によれば、電源電圧Ｖｄｄに変動やノイズ等が含まれていても、基準電圧ＶＲＥＦが安定化されているので、入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２の出力に現れるノイズやジッタを著しく低減することが可能となる。
【００２７】
しかし、図１８に示す改良型の遅延回路では、出力段ＣＭＯＳインバータＩｎ２の出力信号ＯＵＴの電圧振幅は、電源電圧Ｖｄｄの電圧レベルより著しく低下する。従って、改良型の遅延回路ＤＬｎから外部に出力される位相出力端子ＰＨ［ｎ］の電圧振幅を電源電圧Ｖｄｄの電圧レベルに回復するためには、位相出力端子ＰＨ［ｎ］を出力するバッファＢＦを、低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がある。
【００２８】
図１８に示した改良型の遅延回路のバッファＢＦは、接地電圧ＧＮＤの電圧レベル付近の差動入力信号の差動増幅動作を実行するＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５と、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の差動出力信号に応答して電源電圧Ｖｄｄの電圧レベルを出力するためのラッチ動作を実行するＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５によって構成されている。
【００２９】
一方、ＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５の古いラッチ情報を、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の新しい差動出力信号で更新する必要がある。そのためには、ＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５の駆動電流よりも、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の駆動電流を大きく設定する必要がある。すなわち、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の素子サイズをその他のＮチャネルやＰチャネルのＭＯＳトランジスタの素子サイズよりも大きく設定する必要があるので、アナログフロントエンド(ＡＦＥ)ＬＳＩにおいてレベルシフト回路により構成されるバッファＢＦのチップ占有面積が増大すると言う問題がある。一般的に、遅延ロックドループ(ＤＬＬ)は直列接続数の大きな多段遅延回路によって構成されるので、直列接続数の増大に比例してレベルシフト回路により構成されるバッファＢＦの回路数も増大するので、チップ占有面積が著しく増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００３０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３１】
従って、本発明の目的とするところは、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することにある。
【００３２】
また本発明の他の目的は、遅延ロックドループのアンロックを防止するための論理回路の回路規模を低減することにある。
【００３３】
また本発明の更に他の目的は、遅延ロックドループのジッタを低減することにある。
【００３４】
また本発明の別の目的は、遅延ロックドループの電圧制御遅延回路の回路規模を低減することにある。
【００３５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３７】
すなわち、本発明の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路である。
【００３８】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【００３９】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【００４０】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【００４１】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００４２】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００４３】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給され、前記各可変遅延回路の遅延時間が設定可能とされる。
【００４４】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【００４５】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方である位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方である位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【００４６】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【００４７】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とする(図１参照)。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、本発明によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の実施の形態１による遅延ロックドループＤＬＬの構成を示す図である。
【図２】図２は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路機能を示す図である。
【図３】図３は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路構成を示す図である。
【図４】図４は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの等価回路を示す図である。
【図５】図５は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの動作を説明する波形図である。
【図６】図６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の構成を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の構成を示す図である。
【図８】図８は、図６に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の動作を示す波形図である。
【図９】図９は、図７に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の動作を示す波形図である。
【図１０】図１０は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が大きい場合の動作を示す波形図である。
【図１１】図１１は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が小さい場合の動作を示す波形図である。
【図１２】図１２は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が適正な場合の動作を示す波形図である。
【図１３】図１３は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを利用した本発明の実施の形態２によるアナログフロントエンド(ＡＦＥ)ＬＳＩの構成を示す図である。
【図１４】図１４は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのダウン信号ＤＯＷＮが生成されてパルス幅の短いハイレベルのアップ信号ＵＰが生成され、遅延ロックドループ(ＤＬＬ)が正常に動作して、チャージポンプ出力電圧が低下する様子を示す図である。
【図１５】図１５は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのアップ信号ＵＰが生成されてパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成され、遅延ロックドループ(ＤＬＬ)が動作して、チャージポンプ出力電圧が増加する様子を示す図である。
【図１６】図１６は、図１１と図１５と同様に第１位相出力信号ＰＨ［０］の位相よりも第９位相出力信号ＰＨ［８］の位相が相対的に進んでいる場合に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬにおいて１周期分遅延した第９位相出力信号ＰＨ［８］の位相が第１位相出力信号ＰＨ［０］の位相にロックするように位相周波数比較器２からパルス幅の長いハイレベルのアップ信号ＵＰが生成される様子を示す図である。
【図１７】図１７は、本発明者は本発明に先立って検討された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位の構成を示す図である。
【図１８】図１８は、図１７に示した遅延回路の問題を解決するために本発明者は本発明に先立って検討された改良型の遅延回路の基本単位の構成を示す図である。
【発明を実施するための形態】
【００５１】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５２】
〔１〕本発明の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路である。
【００５３】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【００５４】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【００５５】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【００５６】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００５７】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００５８】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。
【００５９】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【００６０】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方の信号レベルである位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方の信号レベルである位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【００６１】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【００６２】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とするものである(図１参照)。
【００６３】
前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【００６４】
好適な実施の形態では、前記遅延ロックドループは、アンロック防止回路(５)を更に具備する。
【００６５】
前記アンロック防止回路(５)は、前記第Ｍ段の可変遅延回路(ＤＬ１)の段数(Ｍ)よりも大きい整数の段数(Ｎ)である第Ｎ段の可変遅延回路(ＤＬ４)の位相出力信号(ＰＨ［４］)のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)を生成して前記位相周波数比較器(２)に供給する。
【００６６】
前記位相周波数比較器(２)は、前記アンロック防止回路(５)から供給される前記位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)に応答して、前記位相周波数比較器(２)の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号(ＰＨ［０］)と前記最終位相出力信号(ＰＨ［８］)との位相周波数比較動作を強制的に終了することを特徴とするものである(図１参照)。
【００６７】
他の好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の各可変遅延回路(ＤＬｎ)は、初段回路と後段回路とを有する。
【００６８】
前記初段回路は、電源電圧(Ｖｄｄ)と前記初段回路の反転出力端子(ＯＵＴＢ)との間に接続された第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)と、前記反転出力端子(ＯＵＴＢ)と接地電圧(ＧＮＤ)との間に直列に接続された第１ＮチャネルＭＯＳトランジスタ(ＮＭ１)と第２ＮチャネルＭＯＳトランジスタ(ＮＭ０)とを含む。
【００６９】
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)のゲートには前記反転リセット信号(ＲＳＴ＿Ｂ)が供給され、前記第１ＮチャネルＭＯＳトランジスタ(ＮＭ１)のゲートには前記各可変遅延回路(ＤＬｎ)の入力信号(ＩＮ)が供給され、前記第２ＮチャネルＭＯＳトランジスタ(ＮＭ０)のゲートには前記チャージポンプ(３)から生成される第２可変バイアス電圧(ＮＢＩＡＳ)が供給される。
【００７０】
前記後段回路は、前記電源電圧(Ｖｄｄ)と前記各可変遅延回路(ＤＬｎ)の非反転出力端子(ＯＵＴ)との間に直列に接続された第２ＰチャネルＭＯＳトランジスタ(ＰＭ０)と第３ＰチャネルＭＯＳトランジスタ(ＰＭ１)と、前記非反転出力端子(ＯＵＴ)と前記接地電圧(ＧＮＤ)との間に接続された第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)とを含む。
【００７１】
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)のゲートには前記非反転リセット信号(ＲＳＴ＿Ｔ)が供給され、前記第３ＰチャネルＭＯＳトランジスタ(ＰＭ１)のゲートには前記反転出力端子(ＯＵＴＢ)の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタ(ＰＭ０)のゲートには前記チャージポンプ(３)から生成される第１可変バイアス電圧(ＰＢＩＡＳ)が供給されることを特徴とするものである(図３参照)。
【００７２】
前記他の好適な実施の形態によれば、遅延ロックドループのジッタを低減することが可能となる。
【００７３】
更に他の好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、非反転増幅器として動作するバッファ(ＢＦ)を更に有する。
【００７４】
前記バッファの入力端子は前記非反転出力端子(ＯＵＴ)に接続され、前記バッファの出力端子から前記各可変遅延回路(ＤＬｎ)の各位相出力信号(ＰＨ［ｎ］)が生成されることを特徴とするものである(図３参照)。
【００７５】
前記更に他の好適な実施の形態によれば、遅延ロックドループの電圧制御遅延回路の回路規模を低減することが可能となる。
【００７６】
より好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、第１容量素子(Ｃ１)と第２容量素子(Ｃ２)とを更に有する。
【００７７】
前記第１容量素子(Ｃ１)は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)と並列に接続されて、前記第２容量素子(Ｃ２)は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)と並列に接続されたことを特徴とするものである(図３、図４参照)。
【００７８】
他のより好適な実施の形態では、ハイレベルの前記非反転リセット信号(ＲＳＴ＿Ｔ)とローレベルの前記反転リセット信号(ＲＳＴ＿Ｂ)とに応答して、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、リセット状態に制御される。
【００７９】
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)がオン状態に制御され前記反転出力端子(ＯＵＴＢ)は前記電源電圧(Ｖｄｄ)にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)がオン状態に制御され前記非反転出力端子(ＯＵＴ)は前記接地電圧(ＧＮＤ)にプリチャージされることを特徴とするものである(図５参照)。
【００８０】
更に他のより好適な実施の形態では、ローレベルの前記非反転リセット信号(ＲＳＴ＿Ｔ)とハイレベルの前記反転リセット信号(ＲＳＴ＿Ｂ)とに応答して、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、活性状態に制御される。
【００８１】
前記活性状態では、前記各可変遅延回路(ＤＬｎ)は、前記入力信号(ＩＮ)のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子(ＯＵＴ)に生成することを特徴とするものである(図５参照)。
【００８２】
別のより好適な実施の形態では、前記位相周波数比較器(２)は、第１フリップフロップ(ＦＦ１)と第２フリップフロップ(ＦＦ２)と第１ＡＮＤ回路(ＡＮＤ０)と第１ＯＲ回路(ＯＲ０)とを有する。
【００８３】
前記第１フリップフロップ(ＦＦ１)のデータ入力端子(Ｄ)と前記第２フリップフロップ(ＦＦ２)のデータ入力端子(Ｄ)とに前記電源電圧(Ｖｄｄ)が供給され、前記第１フリップフロップ(ＦＦ１)のトリガ入力端子には前記第１位相出力信号(ＰＨ［０］)が供給されて、前記第２フリップフロップ(ＦＦ２)のトリガ入力端子には前記最終位相出力信号(ＰＨ［８］)が供給される。
【００８４】
前記第１フリップフロップ(ＦＦ１)のデータ出力端子(Ｑ)と前記第２フリップフロップ(ＦＦ２)のデータ出力端子(Ｑ)から、前記チャージポンプ(３)の前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号(ＵＰ)と前記ダウン信号(ＤＯＷＮ)とがそれぞれ生成される。
【００８５】
前記アップ信号(ＵＰ)と前記ダウン信号(ＤＯＷＮ)とは前記第１ＡＮＤ回路(ＡＮＤ０)の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路(ＡＮＤ０)の出力信号と前記アンロック防止回路(５)から生成される前記位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)とが前記第１ＯＲ回路(ＯＲ０)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００８６】
前記第１ＯＲ回路(ＯＲ０)の出力端子から生成されるリセット信号が、前記第１フリップフロップ(ＦＦ１)のリセット端子(ＲＥＳ)と前記第２フリップフロップ(ＦＦ２)のリセット端子(ＲＥＳ)とに供給されることを特徴とするものである(図６参照)。
【００８７】
更に別のより好適な実施の形態では、前記チャージポンプ(３)は、チャージポンプ容量(Ｃ３)とＰチャネルカレントミラー(Ｍｐ４、Ｍｐ６)と第１Ｐチャネル制御トランジスタ(Ｍｐ３)とＮチャネルカレントミラー(Ｍｎ４、Ｍｎ６)と第１Ｎチャネル制御トランジスタ(Ｍｎ８)とを有する。
【００８８】
前記Ｐチャネルカレントミラー(Ｍｐ４、Ｍｐ６)のＰチャネル入力トランジスタ(Ｍｐ４)には、前記アップ信号(ＵＰ)のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタ(Ｍｐ３)のドレイン・ソース電流経路を介して、前記チャージポンプ容量(Ｃ３)の両端間の第２バイアス(ＮＢＩＡＳ)に応答した入力電流が供給可能とされる。
【００８９】
前記Ｎチャネルカレントミラー(Ｍｎ４、Ｍｎ６)のＮチャネル入力トランジスタ(Ｍｎ４)には、前記ダウン信号(ＤＯＷＮ)のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタ(Ｍｎ８)のドレイン・ソース電流経路を介して、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)に応答した前記入力電流が供給可能とされる。
【００９０】
前記Ｐチャネルカレントミラー(Ｍｐ４、Ｍｐ６)のＰチャネル出力トランジスタ(Ｍｐ６)の出力電流により、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)は増大可能とされる。
【００９１】
前記Ｎチャネルカレントミラー(Ｍｎ４、Ｍｎ６)のＮチャネル出力トランジスタ(Ｍｎ６)の出力電流により、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)は減少可能とされたことを特徴とするものである(図７参照)。
【００９２】
具体的な実施の形態では、前記チャージポンプ(３)は、第２Ｐチャネル制御トランジスタ(Ｍｐ５)と、第２Ｎチャネル制御トランジスタ(Ｍｎ５)と、出力Ｎチャネルトランジスタ(Ｍｎ７)と、出力Ｐチャネルトランジスタ(Ｍｐ８)とを更に有する。
【００９３】
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)のソースと前記Ｐチャネル出力トランジスタ(Ｍｐ６)のソースとは前記電源電圧(Ｖｄｄ)に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタ(Ｍｐ６)のドレインは前記チャージポンプ容量(Ｃ３)の一端に接続され、前記チャージポンプ容量(Ｃ３)の他端は前記接地電圧(ＧＮＤ)に接続される。
【００９４】
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)のソースと前記Ｎチャネル出力トランジスタ(Ｍｎ６)のソースとは前記接地電圧(ＧＮＤ)に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタ(Ｍｎ６)のドレインは前記チャージポンプ容量(Ｃ３)の前記一端に接続される。
【００９５】
前記出力Ｎチャネルトランジスタ(Ｍｎ７)のソースとゲートとは、前記接地電圧(ＧＮＤ)と前記チャージポンプ容量(Ｃ３)の前記一端にそれぞれ接続される。
【００９６】
前記出力Ｐチャネルトランジスタ(Ｍｐ８)のソースは前記電源電圧(Ｖｄｄ)に接続され、前記出力Ｐチャネルトランジスタ(Ｍｐ８)のゲートとドレインとは前記出力Ｎチャネルトランジスタ(Ｍｎ７)のドレインと接続される。
【００９７】
前記第２Ｐチャネル制御トランジスタ(Ｍｐ５)のソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)および前記Ｐチャネル出力トランジスタ(Ｍｐ６)のソースとゲートとの間に接続される。
【００９８】
前記第２Ｎチャネル制御トランジスタ(Ｍｎ５)のドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)および前記Ｎチャネル出力トランジスタ(Ｍｎ６)のゲートとソースとの間に接続される。
【００９９】
前記アップ信号(ＵＰ)のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタ(Ｍｐ５)によって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)および前記Ｐチャネル出力トランジスタ(Ｍｐ６)は非活性状態に制御される。
【０１００】
前記ダウン信号(ＤＯＷＮ)のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタ(Ｍｎ５)によって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)および前記Ｎチャネル出力トランジスタ(Ｍｎ６)は非活性状態に制御されることを特徴とするものである(図７参照)。
【０１０１】
〔２〕本発明の別の観点の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路の動作方法である。
【０１０２】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【０１０３】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【０１０４】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【０１０５】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【０１０６】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【０１０７】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。
【０１０８】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【０１０９】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方の信号レベルである位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方の信号レベルである位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【０１１０】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【０１１１】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とするものである(図１参照)。
【０１１２】
前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【０１１３】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１４】
［実施の形態１］
《遅延ロックドループの構成》
図１は、本発明の実施の形態１による遅延ロックドループＤＬＬの構成を示す図である。
【０１１５】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１と、位相周波数比較器２と、チャージポンプ３と、擬似ロック防止回路４と、アンロック防止回路５とによって構成されている。
【０１１６】
《電圧制御遅延回路》
電圧制御遅延回路１は、第１インバータＩｎ０と、第２インバータＩｎ１と、第１可変遅延回路ＤＬ０と、第２可変遅延回路ＤＬ１と、第３可変遅延回路ＤＬ２と、第４可変遅延回路ＤＬ３と、第５可変遅延回路ＤＬ４と、第６可変遅延回路ＤＬ５と、第７可変遅延回路ＤＬ６と、第８可変遅延回路ＤＬ７と、第９可変遅延回路ＤＬ８とによって構成されている。
【０１１７】
クロック入力信号ＣＬＫが第１インバータＩｎ０の入力端子に供給されて、第１インバータＩｎ０の出力端子の反転クロック出力信号が第２インバータＩｎ１の入力端子に供給され、第２インバータＩｎ１の出力端子の非反転クロック出力信号が第１可変遅延回路ＤＬ０の入力端子ＩＮに供給される。第１可変遅延回路ＤＬ０の出力端子ＯＵＴは第２可変遅延回路ＤＬ１の入力端子ＩＮに接続され、第２可変遅延回路ＤＬ１の出力端子ＯＵＴは第３可変遅延回路ＤＬ２の入力端子ＩＮに接続され、以下同様にして、第８可変遅延回路ＤＬ７の出力端子ＯＵＴは第９可変遅延回路ＤＬ８の入力端子ＩＮに接続される。
【０１１８】
第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路には、チャージポンプ３から生成される第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳとが供給される。
【０１１９】
第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までの各可変遅延回路には、第１インバータＩｎ０の出力端子の反転クロック出力信号が非反転リセット信号ＲＳＴ＿Ｔとして供給されて、クロック入力信号ＣＬＫが反転リセット信号ＲＳＴ＿Ｂとして供給される。従って、第１可変遅延回路ＤＬ０からは第１位相出力信号ＰＨ［０］が生成され、第２可変遅延回路ＤＬ１からは第２位相出力信号ＰＨ［１］が生成され、第３可変遅延回路ＤＬ２からは第３位相出力信号ＰＨ［２］が生成される。
【０１２０】
《擬似ロック防止回路》
擬似ロック防止回路４は、第３インバータＩｎ２と第４インバータＩｎ３と第１ＮＡＮＤ回路ＮＡＮＤ０とによって構成される。第２可変遅延回路ＤＬ１の第２位相出力信号ＰＨ［１］は第１ＮＡＮＤ回路ＮＡＮＤ０の一方の入力端子に供給され、第３可変遅延回路ＤＬ２の第３位相出力信号ＰＨ［２］は第３インバータＩｎ２の入力端子に供給され、第３インバータＩｎ２の出力信号は第１ＮＡＮＤ回路ＮＡＮＤ０の他方の入力端子に供給される。第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子から生成される可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂが第４インバータＩｎ３の入力端子に供給され、第４インバータＩｎ３の出力端子から可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔが生成される。
【０１２１】
第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までの各可変遅延回路には、第４インバータＩｎ３の出力端子の可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔが非反転リセット信号ＲＳＴ＿Ｔとして供給され、第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂが反転リセット信号ＲＳＴ＿Ｂとして供給される。従って、第４可変遅延回路ＤＬ３からは第４位相出力信号ＰＨ［３］が生成され、第５可変遅延回路ＤＬ４からは第５位相出力信号ＰＨ［４］が生成され、第６可変遅延回路ＤＬ５からは第６位相出力信号ＰＨ［５］が生成され、第７可変遅延回路ＤＬ６からは第７位相出力信号ＰＨ［６］が生成され、第８可変遅延回路ＤＬ７からは第８位相出力信号ＰＨ［７］が生成され、第９可変遅延回路ＤＬ８からは第９位相出力信号ＰＨ［８］が生成される。
【０１２２】
《アンロック防止回路》
アンロック防止回路５は、第５インバータＩｎ４と第６インバータＩｎ５と第２ＮＡＮＤ回路ＮＡＮＤ１とによって構成される。第５可変遅延回路ＤＬ４の第５位相出力信号ＰＨ［４］は第２ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と第５インバータＩｎ４の入力端子とに供給され、第５インバータＩｎ４の出力信号は第２ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端子に供給される。第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号は第６インバータＩｎ５の入力端子に供給され、第６インバータＩｎ５の出力端子から生成される位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが位相周波数比較器２に供給される。
【０１２３】
《位相周波数比較器》
位相周波数比較器２には、電圧制御遅延回路１の初段の第１可変遅延回路ＤＬ０から生成される初段の第１位相出力信号ＰＨ［０］と電圧制御遅延回路１の最終段の第９可変遅延回路ＤＬ８から生成される最終段の第９位相出力信号ＰＨ［８］とが供給される。従って、位相周波数比較器２は、初段の第１位相出力信号ＰＨ［０］の位相と最終段の第９位相出力信号ＰＨ［８］の位相との位相差に応答して、アップ信号ＵＰとダウン信号ＤＯＷＮとを生成してチャージポンプ３に供給する。
【０１２４】
《チャージポンプ》
チャージポンプ３は、アップ信号ＵＰとダウン信号ＤＯＷＮに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳと生成して第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路に供給する。
【０１２５】
《ＤＬＬの位相ロック》
例えば、初段の第１位相出力信号ＰＨ［０］の位相よりも最終段の第９位相出力信号ＰＨ［８］の位相が遅れている場合には、位相周波数比較器２からアップ信号ＵＰが生成され、チャージポンプ３に供給される。すると、チャージポンプ３はアップ信号ＵＰに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧を増加するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。このようにして、最終段の第９位相出力信号ＰＨ［８］の位相は、初段の第１位相出力信号ＰＨ［０］の位相よりも１周期分、遅延した位相と一致するようになる。その結果、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬでは、電圧制御遅延回路１は９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８によって構成されているので、１周期分遅延した位相ロックの状態において、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路における遅延時間は、クロック入力信号ＣＬＫの１周期の１／９の値となる。
【０１２６】
尚、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬでは、電圧制御遅延回路１は実際には７３段の第１可変遅延回路ＤＬ０〜第７３可変遅延回路ＤＬ７２によって構成されている。
【０１２７】
《可変遅延回路の回路機能》
図２は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路機能を示す図である。
【０１２８】
図２に示したように、可変遅延回路ＤＬｎは、入力端子ＩＮと出力端子ＯＵＴと位相出力端子ＰＨ［ｎ］と非反転リセット端子ＲＳＴ＿Ｔと反転リセット端子ＲＳＴ＿Ｂと第１バイアス電圧端子ＰＢＩＡＳと第２バイアス電圧端子ＮＢＩＡＳを有する。
【０１２９】
図２に示す可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。すなわち、出力端子ＯＵＴに生成される出力信号は、入力信号の非反転遅延信号となる。位相出力信号ＰＨ［ｎ］も、出力端子ＯＵＴに生成される出力信号と実質的に同一の信号である。可変遅延回路ＤＬｎの所定の遅延時間は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧により可変制御される。すなわち、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧が増加すると、可変遅延回路ＤＬｎの所定の遅延時間が短縮される。
【０１３０】
また、図２に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルであり、反転リセット信号ＲＳＴ＿Ｂがローレベルである場合には、リセット状態となって入力端子ＩＮに供給される入力信号の状態と無関係に位相出力信号ＰＨ［ｎ］と出力端子ＯＵＴの出力信号とをローレベルにリセットする。
【０１３１】
《可変遅延回路の回路機能》
図３は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路構成を示す図である。
【０１３２】
図３に示した可変遅延回路ＤＬｎは、３個のＮチャネルＭＯＳトランジスタＮＭ０、ＮＭ１、ＮＭ２と、３個のＰチャネルＭＯＳトランジスタＰＭ０、ＰＭ１、ＰＭ２と、バッファＢＦによって構成されている。尚、図３に示す可変遅延回路ＤＬｎは、図２に示した可変遅延回路の回路機能を実現するためのものである。
【０１３３】
可変遅延回路ＤＬｎの初段回路は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ０、ＮＭ１によって構成されている。すなわち、ＰチャネルＭＯＳトランジスタＰＭ２のソースとドレインはそれぞれ電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとに接続され、ＮチャネルＭＯＳトランジスタＮＭ１のドレインとソースはそれぞれ反転出力端子ＯＵＴＢとＮチャネルＭＯＳトランジスタＮＭ０のドレインとに接続され、ＮチャネルＭＯＳトランジスタＮＭ０のソースは接地電圧ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＰＭ２のゲートは反転リセット端子ＲＳＴ＿Ｂに接続され、ＮチャネルＭＯＳトランジスタＮＭ１のゲートは入力端子ＩＮに接続され、ＮチャネルＭＯＳトランジスタＮＭ０のゲートは第２バイアス電圧端子ＮＢＩＡＳに接続されている。尚、第１容量Ｃ１が、ＰチャネルＭＯＳトランジスタＰＭ２のソースとドレインとの間に並列に接続されている。
【０１３４】
可変遅延回路ＤＬｎの後段回路は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ０、ＰＭ１とＮチャネルＭＯＳトランジスタＮＭ２と、バッファＢＦによって構成されている。すなわち、ＰチャネルＭＯＳトランジスタＰＭ０のソースとドレインとはそれぞれ電源電圧ＶｄｄとＰチャネルＭＯＳトランジスタＰＭ１のソースに接続され、ＰチャネルＭＯＳトランジスタＰＭ１のドレインは非反転出力端子ＯＵＴとＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続され、ＮチャネルＭＯＳトランジスタＮＭ２のソースは接地電圧ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＰＭ０のゲートは第１バイアス電圧端子ＰＢＩＡＳに接続され、ＰチャネルＭＯＳトランジスタＰＭ１のゲートは反転出力端子ＯＵＴＢに接続され、ＮチャネルＭＯＳトランジスタＮＭ２のゲートは非反転リセット端子ＲＳＴ＿Ｔに接続されている。非反転増幅器として機能するバッファＢＦの入力端子は非反転出力端子ＯＵＴに接続されて、バッファＢＦの出力端子から位相出力信号ＰＨ［ｎ］が生成される。尚、第２容量Ｃ２が、ＮチャネルＭＯＳトランジスタＮＭ２のドレインとソースとの間に並列に接続されている。
【０１３５】
《可変遅延回路の等価回路》
図４は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの等価回路を示す図である。
【０１３６】
図４に示す可変遅延回路ＤＬｎの初段回路は、電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとの間の反転リセット信号ＲＳＴ＿Ｂにより制御されるＰチャネルＭＯＳトランジスタＰＭ２のスイッチと第１寄生容量Ｃ１の並列接続と、反転出力端子ＯＵＴＢと接地電圧ＧＮＤとの間の入力信号ＩＮにより制御されるＮチャネルＭＯＳトランジスタＮＭ１のスイッチと第２バイアス電圧端子ＮＢＩＡＳにより制御されるＮチャネルＭＯＳトランジスタＮＭ０の可変電流源の直列接続によって構成されている。尚、第１寄生容量Ｃ１は、トランジスタＰＭ２、ＮＭ１のドレイン寄生容量とトランジスタＰＭ１のゲート寄生容量によって構成される。
【０１３７】
図４に示す可変遅延回路ＤＬｎの後段回路は、電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとの間の第１バイアス電圧端子ＰＢＩＡＳにより制御されるＰチャネルＭＯＳトランジスタＰＭ０の可変電流源と反転出力信号ＯＵＴＢにより制御されるＰチャネルＭＯＳトランジスタＰＭ１のスイッチの直列接続と、非反転出力端子ＯＵＴと接地電圧ＧＮＤとの間の非反転リセット信号ＲＳＴ＿Ｔにより制御されるＮチャネルＭＯＳトランジスタＮＭ２のスイッチと第２寄生容量Ｃ２の並列接続によって構成されている。尚、第２寄生容量Ｃ２は、トランジスタＰＭ１、ＮＭ２のドレイン寄生容量とバッファＢＦの入力容量等によって構成される。
【０１３８】
《可変遅延回路の動作》
図５は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの動作を説明する波形図である。
【０１３９】
図５には、入力信号ＩＮと非反転リセット信号ＲＳＴ＿Ｔと反転リセット信号ＲＳＴ＿Ｂと反転出力信号ＯＵＴＢと非反転出力信号ＯＵＴとの時間経過が示されている。
【０１４０】
図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。すなわち、活性状態では、ハイレベルの入力信号ＩＮに応答してＮチャネルＭＯＳトランジスタＮＭ１のスイッチがオン状態となって、ハイレベルの反転リセット信号ＲＳＴ＿Ｂに応答してＰチャネルＭＯＳトランジスタＰＭ２のスイッチがオフ状態となるので、可変遅延回路ＤＬｎの初段回路の第１寄生容量Ｃ１の両端間には第２バイアス電圧ＮＢＩＡＳにより制御されるＮチャネルＭＯＳトランジスタＮＭ０の可変電流源の定電流によって充電電圧が生成される。第１寄生容量Ｃ１の充電電圧は時間経過に従い増大するので、初段回路の反転出力信号ＯＵＴＢの電圧レベルは時間経過に従い低下するが、接地電圧ＧＮＤに到達すると反転出力信号ＯＵＴＢの電圧低下は接地電圧ＧＮＤでクランプされる。
【０１４１】
可変遅延回路ＤＬｎの後段回路では、低レベル電圧の反転出力信号ＯＵＴＢによってＰチャネルＭＯＳトランジスタＰＭ１のスイッチがオン状態となって、ローレベルの非反転リセット信号ＲＳＴ＿ＴによりＮチャネルＭＯＳトランジスタＮＭ２のスイッチがオフ状態となる。その結果、可変遅延回路ＤＬｎの後段回路の第２寄生容量Ｃ２の両端間には、第１バイアス電圧ＰＢＩＡＳによって制御されるＰチャネルＭＯＳトランジスタＰＭ０の可変電流源の定電流によって充電電圧が生成される。第２寄生容量Ｃ２の充電電圧である非反転出力信号ＯＵＴの電圧は時間経過に従って増加するが、電源電圧Ｖｄｄに到達すると非反転出力信号ＯＵＴの電圧上昇は電源電圧Ｖｄｄでクランプされる。
【０１４２】
また、図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルとなって、反転リセット信号ＲＳＴ＿Ｂがローレベルとなった場合には、非活性状態となって、ＰチャネルＭＯＳトランジスタＰＭ２のスイッチがオン状態となって反転出力信号ＯＵＴＢはハイレベルの電源電圧Ｖｄｄにリセット(プリチャージ)され、ＮチャネルＭＯＳトランジスタＮＭ２のスイッチがオン状態となって非反転出力信号ＯＵＴはローレベルの接地電圧ＧＮＤにリセット(プリチャージ)される。
【０１４３】
このようにして図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって、入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。可変遅延回路ＤＬｎの所定の遅延時間は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧により可変制御される。
【０１４４】
以上説明したように図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルで反転リセット信号ＲＳＴ＿Ｂがローレベルの場合には非活性状態となって、反転出力信号ＯＵＴＢはハイレベルの電源電圧Ｖｄｄに、反転出力信号ＯＵＴはローレベルの接地電圧ＧＮＤに、それぞれプリチャージされる。更に、可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルで反転リセット信号ＲＳＴ＿Ｂがハイレベルの場合には活性状態となり、入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。
【０１４５】
更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの初段回路は、図１７に示した可変遅延回路のＣＭＯＳインバータによって構成されずに、入力信号ＩＮに応答して非反転出力信号ＯＵＴＢを変化させる素子がＮチャネルＭＯＳトランジスタＮＭ１のみのダイナミック型Ｎチャネル遅延回路によって構成されている。従って、図３に示す可変遅延回路ＤＬｎの初段回路のダイナミック型Ｎチャネル遅延回路の入力ロジックスレッシュホールド電圧は、入力信号ＩＮがゲートに供給されるＮチャネルＭＯＳトランジスタＮＭ１のゲート・ソース間のしきい値電圧で決定される。ＮチャネルＭＯＳトランジスタＮＭ１のゲート・ソース間のしきい値電圧は、半導体製造プロセスによって決定され、ＣＭＯＳインバータのように電源電圧Ｖｄｄの変動に応答して変化することはない。その結果、図３の可変遅延回路ＤＬｎの初段回路の非反転出力信号ＯＵＴＢにおけるノイズやジッタを、著しく低減することが可能となる。
【０１４６】
また図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの後段回路は、図１７に示した可変遅延回路のＣＭＯＳインバータによって構成されず、初段回路の非反転出力信号ＯＵＴＢに応答して反転出力信号ＯＵＴを変化させる素子がＰチャネルＭＯＳトランジスタＰＭ１のみのダイナミック型Ｐチャネル遅延回路によって構成されている。従って、図３に示す可変遅延回路ＤＬｎの後段回路のダイナミック型Ｐチャネル遅延回路の入力ロジックスレッシュホールド電圧は、非反転出力信号ＯＵＴＢがゲートに供給されるＰチャネルＭＯＳトランジスタＰＭ１のソース・ゲート間のしきい値電圧で決定される。ＰチャネルＭＯＳトランジスタＰＭ１のソース・ゲート間のしきい値電圧は、半導体製造プロセスによって決定され、ＣＭＯＳインバータのように電源電圧Ｖｄｄの変動に応答して変化することはない。また、後段回路のＰチャネルＭＯＳトランジスタＰＭ１のソースに電源電圧Ｖｄｄの変動が印加されるが、後段回路のＰチャネルＭＯＳトランジスタＰＭ１のゲートにも初段回路の第１寄生容量Ｃ１を介して電源電圧Ｖｄｄの変動が印加されるので、後段回路のＰチャネルＭＯＳトランジスタＰＭ１の導通度が電源電圧Ｖｄｄの変動に応答して変化することはない。従って、図３の可変遅延回路ＤＬｎの後段回路の反転出力信号ＯＵＴにおけるノイズやジッタを、著しく低減することが可能となる。
【０１４７】
更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの初段回路の非反転出力信号ＯＵＴＢと後段回路の反転出力信号ＯＵＴの電圧振幅は、電源電圧Ｖｄｄの電圧レベルとなる。従って、図３に示した可変遅延回路ＤＬｎのバッファＢＦを、図１８に示した遅延回路で使用した低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がない。その結果、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎを使用して、多段直列接続の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８によって電圧制御遅延回路１を構成する際に、回路規模を低減することが可能となる。
【０１４８】
また更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１７に示した本発明者によって本発明に先立って検討された遅延回路よりもＭＯＳトランジスタを２個削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０１４９】
更に図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１８に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファＢＦのチップ占有面積を削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０１５０】
《位相周波数比較器》
図６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の構成を示す図である。
【０１５１】
図６に示すように、位相周波数比較器２は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、第１ＡＮＤ回路ＡＮＤ０と、第１ＯＲ回路ＯＲ０によって構成されている。
【０１５２】
第１フリップフロップＦＦ１のデータ入力端子Ｄと第２フリップフロップＦＦ２のデータ入力端子Ｄとにハイレベルの電源電圧Ｖｄｄが供給され、第１フリップフロップＦＦ１のトリガ入力端子には電圧制御遅延回路１の初段の第１可変遅延回路ＤＬ０からの第１位相出力信号ＰＨ［０］が供給され、第２フリップフロップＦＦ２のトリガ入力端子には電圧制御遅延回路１の最終段の第９可変遅延回路ＤＬ８からの最終段の第９位相出力信号ＰＨ［８］が供給される。
【０１５３】
第１フリップフロップＦＦ１のデータ出力端子Ｑと第２フリップフロップＦＦ２のデータ出力端子Ｑからチャージポンプ３に供給されるアップ信号ＵＰとダウン信号ＤＯＷＮとがそれぞれ生成される。アップ信号ＵＰとダウン信号ＤＯＷＮとは第１ＡＮＤ回路ＡＮＤ０の一方の入力端子と他方の入力端子とに供給され、第１ＡＮＤ回路ＡＮＤ０の出力信号とアンロック防止回路５の第６インバータＩｎ５から生成される位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが第１ＯＲ回路ＯＲ０の一方の入力端子と他方の入力端子とに供給される。第１フリップフロップＦＦ１のリセット端子ＲＥＳと第２フリップフロップＦＦ２のリセット端子ＲＥＳには、第１ＯＲ回路ＯＲ０の出力端子から生成されるリセット信号が供給される。
【０１５４】
図８は、図６に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の動作を示す波形図である。
【０１５５】
図８に示した例は、最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の１周期、遅延した位相よりもある程度、遅延した場合を示すものである。
【０１５６】
最初に初段の第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの立ち上がりエッジに応答して、第１フリップフロップＦＦ１のデータ出力端子Ｑのアップ信号ＵＰがローレベルからハイレベルに変化する。次に、最終段の第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの立ち上がりエッジに応答して、第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮがローレベルからハイレベルに変化する。アップ信号ＵＰとダウン信号ＤＯＷＮとがともにハイレベルであるので、第１ＡＮＤ回路ＡＮＤ０のハイレベルの出力信号は第１ＯＲ回路ＯＲ０を介して第１フリップフロップＦＦ１のリセット端子ＲＥＳと第２フリップフロップＦＦ２のリセット端子ＲＥＳに供給される。第１フリップフロップＦＦ１と第２フリップフロップＦＦ２とはリセットされることによって、第１フリップフロップＦＦ１のデータ出力端子Ｑのアップ信号ＵＰと第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮはハイレベルからローレベルに変化する。
【０１５７】
このようにして、最終段の第９位相出力信号ＰＨ［８］の位相遅延に比例したパルス幅のアップ信号ＵＰが、図６に示した位相周波数比較器２から生成される。チャージポンプ３はアップ信号ＵＰに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳを増加するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。このようにして最終段の第９位相出力信号ＰＨ［８］の位相は、初段の第１位相出力信号ＰＨ［０］の位相よりも１周期分、遅延した位相と一致するようになる。
【０１５８】
反対に、最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の１周期、遅延した位相よりある程度進相となっている場合には、位相進相に比例したパルス幅のダウン信号ＤＯＷＮが、図６に示した位相周波数比較器(ＰＦＤ)２から生成される。チャージポンプ３はダウン信号ＤＯＷＮに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳとを減少するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が増大される。その結果、進んでいた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１５９】
《チャージポンプ》
図７は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の構成を示す図である。
【０１６０】
図７に示したようにチャージポンプ３は、５個のインバータＩｎ７、Ｉｎ８、Ｉｎ９、Ｉｎ１０、Ｉｎ１１と、第３ＮＡＮＤ回路ＮＡＮＤ２と、第１ＮＯＲ回路ＮＯＲ０と、８個のＮチャネルＭＯＳトランジスタＭｎ１〜Ｍｎ８と、８個のＰチャネルＭＯＳトランジスタＭｐ１〜Ｍｐ８と、容量Ｃ３によって構成されている。
【０１６１】
インバータＩｎ７の入力端子に図６に示した位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑからのアップ信号ＵＰが供給され、インバータＩｎ７の出力信号は第３ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端子に直接供給され、インバータＩｎ７の出力信号は２個のインバータＩｎ８、Ｉｎ９を介して第３ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端子に供給される。
【０１６２】
第１ＮＯＲ回路ＮＯＲ０の一方の入力端子には図６に示した位相周波数比較器２の第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮが供給され、ダウン信号ＤＯＷＮは２個のインバータＩｎ１０、Ｉｎ１１を介して第１ＮＯＲ回路ＮＯＲ０の他方の入力端子に供給される。
【０１６３】
図７に示したチャージポンプ３では、図示されていないが、パワーオンスイッチが電源電圧Ｖｄｄと容量Ｃ３との間に接続されている。電源投入時の所定の期間のみにパワーオンスイッチがオン状態に制御され、起動電圧が容量Ｃ３の両端子間に印加される。容量Ｃ３の起動電圧に応答してＮチャネルＭＯＳトランジスタＭｎ１はドレインに起動電流を流すので、カレントミラーの３個のＰチャネルＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ７にも起動電流が流れ、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ２、Ｍｎ３にも起動電流が流れる。
【０１６４】
図９は、図７に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の動作を示す波形図である。
【０１６５】
図９には、図６の位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑからのアップ信号ＵＰと第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮとが示され、更にインバータＩｎ７の出力信号ＵＰ１とインバータＩｎ９の出力信号ＵＰ２と第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３と、インバータＩｎ１１の出力信号ＤＮ１と第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２とが示されている。
【０１６６】
図９に示すように、アップ信号ＵＰのハイレベルの期間に、インバータＩｎ７の出力信号ＵＰ１とインバータＩｎ９の出力信号ＵＰ２とはローレベルとなり、第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３はハイレベルとなる。従って、アップ信号ＵＰのハイレベルの期間に対応するインバータＩｎ９の出力信号ＵＰ２のローレベルによってＰチャネルＭＯＳトランジスタＭｐ３がオン状態に制御されるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６にも起動電流が流れて、容量Ｃ３の両端子間の第２バイアス電圧ＮＢＩＡＳの電圧レベルが増大する。第２バイアス電圧ＮＢＩＡＳに応答してＮチャネルＭＯＳトランジスタＭｎ７のドレイン電流も増大するので、ＰチャネルＭＯＳトランジスタＭｐ８の両端子間の第１バイアス電圧ＰＢＩＡＳの電圧レベルも増大する。
【０１６７】
ＰチャネルＭＯＳトランジスタＭｐ３がオフ状態に制御されるインバータＩｎ９の出力信号ＵＰ２のハイレベルの期間では、第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３は、ローレベルとなる。従って、ＰチャネルＭＯＳトランジスタＭｐ５がオン状態に制御されるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６は非活性状態とされる。従って、オフ状態のＰチャネルＭＯＳトランジスタＭｐ３の微小リーク電流によって、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６が誤動作すると言う問題が解消される。チャージポンプ３がＰチャネルＭＯＳトランジスタＭｐ５を含まない場合には、カレントミラーでＰチャネルＭＯＳトランジスタＭｐ４のしきい値電圧よりＰチャネルＭＯＳトランジスタＭｐ６のしきい値電圧が極端に低い場合には、不所望に大きな電流がＰチャネルＭＯＳトランジスタＭｐ６に流れるものとなる。図７に示す本発明の実施の形態１によるチャージポンプ３がＰチャネルＭＯＳトランジスタＭｐ５を含むことによって、不所望に大きな電流がＰチャネルＭＯＳトランジスタＭｐ６に流れなくなるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６が誤動作すると言う問題が解消される。
【０１６８】
図９に示すように、ダウン信号ＤＯＷＮのハイレベルの期間に、インバータＩｎ１１の出力信号ＤＮ１はハイレベルとなって、第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２はローレベルとなる。従って、ダウン信号ＤＯＷＮのハイレベルの期間に対応するインバータＩｎ１１の出力信号ＤＮ１のハイレベルによってＮチャネルＭＯＳトランジスタＭｎ８がオン状態に制御され、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６にも起動電流が流れ、容量Ｃ３の両端子間の第２バイアス電圧ＮＢＩＡＳの電圧レベルが減少する。第２バイアス電圧ＮＢＩＡＳに応答してＮチャネルＭＯＳトランジスタＭｎ７のドレイン電流も減少するので、ＰチャネルＭＯＳトランジスタＭｐ８の両端子間の第１バイアス電圧ＰＢＩＡＳの電圧レベルも減少する。
【０１６９】
一方、ＮチャネルＭＯＳトランジスタＭｎ８がオフ状態に制御されるインバータＩｎ１１の出力信号ＤＮ１のローレベルの期間で、第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２はハイレベルとなる。従って、ＮチャネルＭＯＳトランジスタＭｎ５がオン状態に制御されるので、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６は非活性状態とされる。従って、オフ状態のＮチャネルＭＯＳトランジスタＭｎ８の微小リーク電流によって、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６が誤動作すると言う問題が解消される。チャージポンプ３がＮチャネルＭＯＳトランジスタＭｎ５を含まない場合には、カレントミラーでＮチャネルＭＯＳトランジスタＭｎ４のしきい値電圧よりもＮチャネルＭＯＳトランジスタＭｎ６のしきい値電圧が極端に低い場合には、不所望に大きな電流がＮチャネルＭＯＳトランジスタＭｎ６に流れるものとなる。図７に示した本発明の実施の形態１によるチャージポンプ(ＣＰ)３がＮチャネルＭＯＳトランジスタＭｎ５を含むことによって、不所望に大きな電流がＮチャネルＭＯＳトランジスタＭｎ６に流れなくなるので、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６が誤動作すると言う問題が解消される。
【０１７０】
《ＤＬＬの位相ロック動作》
《当初の大きな遅延量》
図１０は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が大きい場合の動作を示す波形図である。
【０１７１】
図１０に示したように、クロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１７２】
クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１７３】
第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１７４】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１７５】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０１７６】
一方、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの変化が供給されているので、第１フリップフロップＦＦ１のデータ出力端子Ｑからはハイレベルのアップ信号ＵＰが出力されている。しかし、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には第９位相出力信号ＰＨ［８］のローレベルからハイレベルの変化が供給されていないので、第２フリップフロップＦＦ２のデータ出力端子Ｑからはハイレベルのダウン信号ＤＯＷＮが出力されていない。その結果、チャージポンプ３は位相周波数比較器２から長期間に出力されるハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を増大する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。このようにして、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１７７】
しかしながら、位相周波数比較器２からハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮが長期間に出力されるか、位相周波数比較器２からハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰが長期間に出力される場合には、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧が上昇過剰となるか低下過剰となり、アンロックが発生する可能性がある。
【０１７８】
９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧の上昇過剰もしくは低下過剰が軽減されて、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロックの問題を解消することが可能となる。
【０１７９】
一方、図１０に示す波形図において、クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化してからクロック入力信号ＣＬＫが２回目にローレベルからハイレベルに変化する迄の期間がクロック入力信号ＣＬＫの１周期である。また、クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化してからクロック入力信号ＣＬＫが２回目にハイレベルからローレベルに変化する迄の期間がクロック入力信号ＣＬＫの１．５周期である。
【０１８０】
クロック入力信号ＣＬＫの１．５周期の直前に第２位相出力信号ＰＨ［１］がハイレベルとなり第３位相出力信号ＰＨ［２］がローレベルとなって、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子とからそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。特に、最終段の第９位相出力信号ＰＨ［８］はローレベルに維持されたままであり、最大遅延量を有する第８位相出力信号ＰＨ［７］の位相遅延もクロック入力信号ＣＬＫの１．５周期を超過することがない。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによれば、１周期ではなく２、３周期分等の整数倍の周期でロックすると言う擬似ロックの問題を解消することが可能となる。
【０１８１】
《当初の小さな遅延量》
図１１は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が小さい場合の動作を示す波形図である。
【０１８２】
図１１でもクロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１８３】
クロック入力信号ＣＬＫがローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１８４】
図１１でも第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１８５】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１８６】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０１８７】
一方、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には早期に第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの変化が供給されているので、第２フリップフロップＦＦ２のデータ出力端子Ｑからはハイレベルのダウン信号ＤＯＷＮが出力されている。しかし、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルの変化が遅延して供給されるので、第１フリップフロップＦＦ１のデータ出力端子Ｑからはハイレベルのアップ信号ＵＰが遅延して出力される。その結果、チャージポンプ３は位相周波数比較器２から長期間に出力されるハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を低下する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が増大される。このようにして、進んでいた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１８８】
しかしながら、位相周波数比較器２からハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰが長期間に出力されるか、位相周波数比較器２からハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮが長期間に出力される場合には、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧が低下過剰となるか上昇過剰となり、アンロックが発生する可能性がある。
【０１８９】
９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧の低下過剰もしくは上昇過剰が軽減されて、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロックの問題を解消することが可能となる。
【０１９０】
図１６は、図１１と図１５と同様に第１位相出力信号ＰＨ［０］の位相よりも第９位相出力信号ＰＨ［８］の位相が相対的に進んでいる場合に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬにおいて１周期分遅延した第９位相出力信号ＰＨ［８］の位相が第１位相出力信号ＰＨ［０］の位相にロックするように位相周波数比較器２からパルス幅の長いハイレベルのアップ信号ＵＰが生成される様子を示す図である。
【０１９１】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロック防止回路５は、電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、短期間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。
【０１９２】
従って、図１６に示したように、第１位相出力信号ＰＨ［０］の立ち上がりエッジと第９位相出力信号ＰＨ［８］の立ち上がりエッジとの略中間のタイミングで、短期間のハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤがアンロック防止回路５から生成され位相周波数比較器２に供給される。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤに応答して強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮはハイレベルとなった後にローレベルとなる。
【０１９３】
従って、図１６に示した図１の本発明の実施の形態１による遅延ロックドループＤＬＬの動作によれば、図１５に示した遅延ロックドループの動作よりもアップ信号ＵＰのハイレベル期間が短縮され、アップ信号ＵＰとダウン信号ＤＯＷＮがローレベルとなる位相周波数比較動作の終了タイミングも早期とされる。その結果、図１６に示した図１の本発明の実施の形態１による遅延ロックドループＤＬＬの動作によって、位相がロックしない状態で電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となり電圧制御遅延ラインの消費電力が異常に高くなると言うアンロックの状態を解消することが可能となる。
【０１９４】
《当初の適正な遅延量》
図１２は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が適正な場合の動作を示す波形図である。
【０１９５】
図１２でもクロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１９６】
クロック入力信号ＣＬＫがローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１９７】
図１２でも第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１９８】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１９９】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０２００】
一方、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの変化が供給されるのと同時に、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には早期に第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの変化が供給される。その結果、この供給タイミングにおいて、位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑと第２フリップフロップＦＦ２のデータ出力端子Ｑとからそれぞれ短時間のハイレベルのアップ信号ＵＰとハイレベルのダウン信号ＤＯＷＮとが同時に出力され、その後、アップ信号ＵＰとダウン信号ＤＯＷＮとはともにローレベルとなる。従って、チャージポンプ３は位相周波数比較器２から短時間出力されるハイレベルのアップ信号ＵＰとハイレベルのダウン信号ＤＯＷＮとに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を変化せずに以前の値で保持する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致したまま維持するようになる。
【０２０１】
一方、９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を変化せずに以前の値で保持する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致したまま維持するようになる。
【０２０２】
以上、説明したように、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬでは、擬似ロック防止回路４は、第３インバータＩｎ２と第４インバータＩｎ３と第１ＮＡＮＤ回路ＮＡＮＤ０のみによって構成されている。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、擬似ロックを防止するための論理回路の規模を削減することが可能となる。
【０２０３】
更に図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬでは、アンロック防止回路５は、第５インバータＩｎ４と第６インバータＩｎ５と第２ＮＡＮＤ回路ＮＡＮＤ１のみによって構成されている。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、アンロックを防止するための論理回路の規模を削減することが可能となる。
【０２０４】
また更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１７に示した本発明者によって本発明に先立って検討された遅延回路よりもＭＯＳトランジスタを２個削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０２０５】
更に図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１８に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファＢＦのチップ占有面積を削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０２０６】
［実施の形態２］
《ＡＦＥ・ＬＳＩの構成》
図１３は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを利用した本発明の実施の形態２によるアナログフロントエンド(ＡＦＥ)ＬＳＩの構成を示す図である。
【０２０７】
図１３に示すように、アナログフロントエンド(ＡＦＥ)ＬＳＩの半導体チップ１０は、相関ダブルサンプリング回路１１とプログラマブルゲインアンプ(ＰＧＡ)１２とアナログデジタル変換器１３とデジタルシグナルプロセッサ１４とロジック回路１５と遅延ロックドループ回路１６とタイミング発生器１７によって構成されている。この遅延ロックドループ回路１６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを含んで構成される。
【０２０８】
電荷結合素子(ＣＣＤ)等によって構成された撮像素子２０の映像信号は、半導体チップ１０の相関ダブルサンプリング回路１１に供給される。
【０２０９】
相関ダブルサンプリング回路(ＣＤＳ：Co-related Double Sampling)１１は、遅延ロックドループ回路１６から供給される黒レベルサンプリングクロックＳＰＢＬＫと信号サンプリングクロックＳＰＳＩＧに同期して撮像素子２０から出力される黒レベルと信号レベルをサンプリングして、黒レベルと信号レベルの差信号を出力する。プログラマブルゲインアンプ１２は相関ダブルサンプリング回路１１の出力信号を増幅して、プログラマブルゲインアンプ１２の増幅出力信号はアナログデジタル変換器１３の入力端子に供給される。
【０２１０】
アナログデジタル変換器１３の出力端子から生成されるデジタル変換出力信号は、デジタルシグナルプロセッサ１４によって信号処理される。タイミング発生器１８には外部から供給される外部クロックＥｘｔ＿ＣＬＫが印加され、タイミング発生器１８は基本クロックＣＬＫを生成して遅延ロックドループ回路１６に供給する。
【０２１１】
従って、遅延ロックドループ回路１６はタイミング発生器１８から供給される基本クロックＣＬＫをベースとして、基本クロックＣＬＫの位相とそれぞれ所定の位相差を有する黒レベルサンプリングクロックＳＰＢＬＫと信号サンプリングクロックＳＰＳＩＧを生成する。更に、遅延ロックドループ回路１６は、撮像素子２０に動作クロックを供給してプログラマブルゲインアンプ１２とアナログデジタル変換器１３とに動作期間を指示する動作クロックＡＤＣＫを供給する。
【０２１２】
また、ロジック回路１５は、外部から供給されるタイミング設定に応答して、遅延ロックドループ回路１６の電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の何段目の位相出力端子ＰＨ［ｎ］を黒レベルサンプリングクロックＳＰＢＬＫまたは信号サンプリングクロックＳＰＳＩＧとして出力するかを決定する。
【０２１３】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように、低ジッタ特性を有する。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示す本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、遅延ロックドループ回路１６から撮像素子２０に供給される動作クロックに含まれるジッタを低減することが可能となる。また更に、図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩによれば、遅延ロックドループ回路１６から相関ダブルサンプリング回路１１とプログラマブルゲインアンプ１２とアナログデジタル変換器１３と供給される動作クロックに含まれるジッタを低減することが可能となる。その結果、図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩによれば、撮像信号に関して低ノイズ・低ジッタの信号処理を実行することが可能となる。
【０２１４】
更に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように遅延ロックドループ(ＤＬＬ)の擬似ロックやアンロックを防止する際に、論理回路の規模を低減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、ＬＳＩのチップ占有面積と消費電力とを低減することが可能となる。
【０２１５】
また、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように遅延ロックドループ回路１６の電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、ＬＳＩのチップ占有面積を低減することが可能となる。
【０２１６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２１７】
上述の実施の形態では、遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路は、入力端子ＩＮに供給される入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成するものであった。しかし、本発明は、これに限定されるものではなく、これと全く反対に、各可変遅延回路が、入力端子ＩＮに供給される入力信号のハイレベルからローレベルへの立ち下がりエッジから所定の遅延時間で立ち下が出力信号を出力端子ＯＵＴに生成する場合にも適用することが可能である。
【０２１８】
例えば、図１３に示した本発明の実施の形態２において、撮像素子２０は電荷結合素子(ＣＣＤ)にのみに限定されるものではなく、ＣＭＯＳイメージセンサ等のその他の撮像素子にも適用可能であることは言うまでもない。
【０２１９】
更に本発明は、デジタルカメラ等に搭載されるアナログフロントエンドＬＳＩにのみに限定されるものではなく、基本クロックから所定の位相遅延を有する複数の遅延クロックを生成して複数の内部機能ブロックに供給するシステムオンチップ(ＳｏＣ)ＬＳＩにも適応することが可能である。
【０２２０】
更に本発明は、図３と図４に示した可変遅延回路ＤＬｎの第１容量Ｃ１と第２容量Ｃ２とは、寄生容量で構成する以外にも、ＭＩＭ(金属・絶縁物・金属)構成の容量と、ＭＩＳ(金属・絶縁物・半導体)構成の容量等を使用することが可能である。
【符号の説明】
【０２２１】
ＤＬＬ…遅延ロックドループ
１…電圧制御遅延回路
２…位相周波数比較器
３…チャージポンプ
４…擬似ロック防止回路
５…アンロック防止回路
ＣＬＫ…クロック入力信号
Ｉｎ０…第１インバータ
Ｉｎ１…第２インバータ
ＤＬ０…第１可変遅延回路
ＤＬ１…第２可変遅延回路
ＤＬ２…第３可変遅延回路
ＤＬ３…第４可変遅延回路
ＤＬ４…第５可変遅延回路
ＤＬ５…第６可変遅延回路
ＤＬ６…第７可変遅延回路
ＤＬ７…第８可変遅延回路
ＤＬ８…第９可変遅延回路
ＰＢＩＡＳ…第１バイアス電圧
ＮＢＩＡＳ…第２バイアス電圧
ＩＮ…入力端子
ＯＵＴ…出力端子
ＰＨ［０］…第１位相出力信号
ＰＨ［１］…第２位相出力信号
ＰＨ［２］…第３位相出力信号
ＰＨ［３］…第４位相出力信号
ＰＨ［４］…第５位相出力信号
ＰＨ［５］…第６位相出力信号
ＰＨ［６］…第７位相出力信号
ＰＨ［７］…第８位相出力信号
ＰＨ［８］…第９位相出力信号
ＤＬｎ…可変遅延回路
ＮＭ０、ＮＭ１、ＮＭ２…ＮチャネルＭＯＳトランジスタ
ＰＭ０、ＰＭ１、ＰＭ２…ＰチャネルＭＯＳトランジスタ
ＢＦ…バッファ
Ｖｄｄ…電源電圧
ＧＮＤ…接地電圧
ＰＢＩＡＳ…第１バイアス電圧端子
ＮＢＩＡＳ…第２バイアス電圧端子
ＲＳＴ＿Ｔ…非反転リセット端子
ＲＳＴ＿Ｂ…反転リセット端子
ＯＵＴＢ…反転出力端子
ＯＵＴ…非反転出力端子
ＰＨ［ｎ］…位相出力端子
【技術分野】
【０００１】
本発明は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路およびその動作方法に関し、特に遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減するのに有効な技術に関するものである。
【背景技術】
【０００２】
デジタルカメラ等に搭載されるアナログフロントエンド(ＡＦＥ)ＬＳＩには、ＣＣＤ(Charge Coupled Device)等の撮像素子を制御するクロックの位相調整用に遅延ロックドループ(ＤＬＬ：Delay Locked Loop)が内蔵される。
【０００３】
下記非特許文献１に記載のように、遅延ロックドループ(ＤＬＬ)は、位相比較器とチャージポンプとバイアス生成部と電圧制御遅延ライン(ＶＣＤＬ：Voltage Controlled Delay Line)とによって構成される。基準クロックと電圧制御遅延ライン(ＶＣＤＬ)の遅延クロックとに応答して位相比較器はアップ信号とダウン信号を生成してチャージポンプに供給するので、アップ信号とダウン信号により制御されるチャージポンプの出力電圧がバイアス生成部に供給される。チャージポンプ出力電圧に応答してバイアス生成部は、電圧制御遅延ライン(ＶＣＤＬ)に供給されるＰＭＯＳバイアス電圧とＮＭＯＳバイアス電圧とを生成する。
【０００４】
従って、遅延ロックドループ(ＤＬＬ)は、ＬＳＩの製造プロセス・バラツキや電源電圧変動や温度変動等と実質的に無関係に基準クロックの１周期分、遅延された遅延クロックを生成するように動作するフィードバックループである。
【０００５】
しかし、下記特許文献１に記載されているように、遅延ロックドループ(ＤＬＬ)では、遅延時間が１周期分ではなく、遅延時間が２、３周期分等の整数倍の周期でロックすると言う擬似ロックが生じる問題がある。下記特許文献１によれば、擬似ロックの問題を解決するために、遅延ロックドループ(ＤＬＬ)に擬似ロック防止回路と遅延検出回路とが追加されている。遅延検出回路は多段遅延回路の多段の遅延時間を検出して、第１と第２の制御信号を出力する。擬似ロック防止回路は第１と第２の制御信号に応答して、位相比較器のアップパルスとダウンパルスを制御する。擬似ロック防止回路は、正常ロック範囲であれば、位相比較器の出力をそのままチャージポンプに出力して、正常ロック範囲でない場合には、位相比較器の出力を遮断して、アップパルスとダウンパルスのいずれかをチャージポンプに出力する。
【０００６】
下記特許文献２には、遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位が、直列接続された２個のインバータとＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されることが記載されている。直列接続された２個のインバータの各インバータと電源電圧との間にはＰチャネルＭＯＳトランジスタが接続され、各インバータと接地電圧との間にはＮチャネルＭＯＳトランジスタが接続され、電源電圧側のＰチャネルＭＯＳトランジスタのゲートと接地電圧側のＮチャネルＭＯＳトランジスタのゲートはループフィルタから出力される制御電圧によって制御される。従って、ループフィルタから出力される制御電圧によって電源電圧側のＰチャネルＭＯＳトランジスタのドレイン電流と接地電圧側のＮチャネルＭＯＳトランジスタのドレイン電流とが設定され、２個のインバータの各インバータの遅延時間が制御される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３５０１１６号 公報
【特許文献２】特開２００３−２６４４５２号 公報
【非特許文献】
【０００８】
【非特許文献１】Ｊｏｈｎ Ｇ． Ｍａｎｅａｔｉｓ， “Ｌｏｗ−Ｊｉｔｔｅｒ Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ ＤＬＬ ａｎｄ ＰＬＬ Ｂａｓｅｄ ｏｎ Ｓｅｌｆ−Ｂｉａｓｅｄ Ｔｅｃｈｎｉｑｕｅｓ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３１，ＮＯ．１１， ＮＯＶＥＭＢＥＲ １９６６． ＰＰ．１７２３−１７３２．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者は本発明に先立って、デジタルカメラ等に搭載されるアナログフロントエンド(ＡＦＥ)ＬＳＩに内蔵される遅延ロックドループ(ＤＬＬ)の開発に従事した。
【００１０】
この開発に際して、本発明者は上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)に関して検討を行った。本発明者による検討の結果、下記の事実が判明した。
【００１１】
すなわち、上記特許文献１に記載された遅延検出回路は、多段遅延回路の多段の遅延信号を保持するために極めて多数のフリップフロップを必要とし、第１の制御信号を生成するためには多数のフリップフロップの後段のフリップフロップの複数の出力信号が供給される多入力端子の第１の論理積回路が必要で、第２の制御信号を生成するためには多数のフリップフロップの前段のフリップフロップの複数の出力信号と第１の論理積回路の出力信号とが供給される多入力端子の第２の論理積回路が必要である。
【００１２】
従って、上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)は擬似ロックの問題を解決することは可能であるが、極めて多数のフリップフロップと多入力端子を持つ第１と第２の論理積回路が必要である。その結果、上記特許文献１に記載された遅延ロックドループ(ＤＬＬ)では、フリップフロップと論理回路の回路規模と消費電力とが大きいと言う問題があった。更に多入力端子を持つ論理積回路は大きな動作遅延が発生するので、多入力端子を持つ第１と第２の論理積回路の動作遅延を低減するためには素子サイズを増加する必要が有り、半導体チップ面積が増大すると言う問題もあった。
【００１３】
更に、本発明に先立った本発明者による検討によって、遅延ロックドループ(ＤＬＬ)には擬似ロック以外にもアンロックと言う問題が存在することが明らかとされた。
【００１４】
通常、遅延ロックドループ(ＤＬＬ)では基準クロックの位相よりも遅延クロックの位相が進んでいる場合には、位相比較器からダウン信号が生成され、チャージポンプ出力電圧と電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧とが低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックの位相よりも基準クロックの１周期分、遅延された遅延クロックが生成される。
【００１５】
図１４は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのダウン信号ＤＯＷＮが生成されてパルス幅の短いハイレベルのアップ信号ＵＰが生成され、遅延ロックドループ(ＤＬＬ)が正常に動作して、チャージポンプ出力電圧が低下する様子を示す図である。すなわち、図１４では、遅延クロックＰＨ［８］のローレベルからハイレベルの変化に応答してダウン信号ＤＯＷＮがローレベルからハイレベルに変化して、基準クロックＰＨ［０］のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのアップ信号ＵＰが生成された後、アップ信号ＵＰとダウン信号ＤＯＷＮとはローレベルとなる。
【００１６】
従って、図１４に示した遅延ロックドループ(ＤＬＬ)の正常な動作によれば、電圧制御遅延ラインに供給される可変バイアス電圧が低下して、電圧制御遅延ラインの遅延時間が増大して基準クロックの位相に遅延クロックの位相がロックするように制御される。その結果、基準クロックＰＨ［０］の位相よりも基準クロックの１周期分、遅延された遅延クロックＰＨ［８］が生成される。
【００１７】
しかし、１周期分遅延された遅延クロックの位相が基準クロックと同じ位相にロックするように、位相比較器からアップ信号が生成されることがある。従って、チャージポンプ出力電圧と電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧とが増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックの位相よりも基準クロックのゼロ周期分、遅延された遅延クロックが生成される。しかし、実際には電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ライン(ＶＣＤＬ)に供給される可変バイアス電圧が異常に高い状態となる。これが、遅延ロックドループ(ＤＬＬ)におけるアンロックと言う問題である。
【００１８】
図１５は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのアップ信号ＵＰが生成されてパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成され、遅延ロックドループ(ＤＬＬ)が動作して、チャージポンプ出力電圧が増加する様子を示す図である。すなわち、図１５では、基準クロックＰＨ［０］のローレベルからハイレベルの変化に応答してアップ信号ＵＰがローレベルからハイレベルに変化して、遅延クロックＰＨ［８］のローレベルからハイレベルの変化に応答してパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成された後、アップ信号ＵＰとダウン信号ＤＯＷＮとはローレベルとなる。
【００１９】
すなわち、図１５に示す遅延ロックドループ(ＤＬＬ)の動作によれば、１周期分遅延された遅延クロックＰＨ［８］の位相が基準クロックＰＨ［０］の位相にロックするように、位相比較器からアップ信号ＵＰが生成され、チャージポンプ出力電圧が増加して、電圧制御遅延ラインの遅延時間が減少する。電圧制御遅延ラインの遅延時間がゼロとなれば、基準クロックＰＨ［０］の位相よりも基準クロックのゼロ周期分、遅延された遅延クロックＰＨ［８］が生成される。しかし、実際には、電圧制御遅延ラインの遅延時間がゼロとならないので、基準クロックの位相に遅延クロックの位相がロックしないまま、電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となる。
【００２０】
更に本発明者は本発明に先立って、上記特許文献２に記載された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位に関して検討を行った。
【００２１】
図１７は、本発明者は本発明に先立って検討された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位の構成を示す図である。
【００２２】
図１７に示した遅延回路の基本単位ＤＬｎは、上記特許文献２に記載のように、直列接続された２個のインバータＩｎ１、Ｉｎ２とＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。
【００２３】
ただし、直列接続された２個のインバータＩｎ１、Ｉｎ２は、ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１からなる入力段ＣＭＯＳインバータＩｎ１とＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ２からなる出力段ＣＭＯＳインバータＩｎ２によって構成されている。従って、入力段ＣＭＯＳインバータＩｎ１と電源電圧Ｖｄｄとの間にはゲートに第１バイアス電圧ＰＢＩＡＳが供給されたＰチャネルＭＯＳトランジスタＰＭ０のドレイン・ソース電流経路が接続され、入力段ＣＭＯＳインバータＩｎ１と接地電圧ＧＮＤとの間にはゲートに第２バイアス電圧ＮＢＩＡＳが供給されたＮチャネルＭＯＳトランジスタＮＭ０のドレイン・ソース電流経路が接続される。更に出力段ＣＭＯＳインバータＩｎ２と電源電圧Ｖｄｄとの間にはゲートに第１バイアス電圧ＰＢＩＡＳが供給されたＰチャネルＭＯＳトランジスタＰＭ３のドレイン・ソース電流経路が接続されて、出力段ＣＭＯＳインバータＩｎ２と接地電圧ＧＮＤとの間にはゲートに第２バイアス電圧ＮＢＩＡＳが供給されたＮチャネルＭＯＳトランジスタＮＭ３のドレイン・ソース電流経路が接続されている。
【００２４】
しかし、本発明に先立った本発明者による検討によって、図１７に示した遅延回路は電源電圧Ｖｄｄに含まれるノイズによって遅延出力信号がジッタを含むと言う問題が明らかとされた。その理由は、遅延回路を構成する入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２の入力ロジックスレッシュホールド電圧が電源電圧Ｖｄｄの変動に応答して変動するので、電源電圧Ｖｄｄの変動やノイズによって入力段ＣＭＯＳインバータと出力段ＣＭＯＳインバータの出力にノイズやジッタ等が現れると言うものである。すなわち、ＣＭＯＳインバータの入力ロジックスレッシュホールド電圧は、良く知られているように、電源側のＰチャネルＭＯＳトランジスタと接地側のＮチャネルＭＯＳトランジスタのしきい値電圧と素子サイズとチャネル移動度とが互いに等しい場合には、電源電圧の略半分の電圧となる。従って、電源電圧Ｖｄｄの変動やノイズ等によって電源電圧Ｖｄｄの電圧レベルが増加すると、ＣＭＯＳインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に低いと判定されて、ＣＭＯＳインバータの出力電圧はハイレベルに変化する。反対に、電源電圧Ｖｄｄの変動やノイズによって電源電圧Ｖｄｄの電圧レベルが低下した場合は、ＣＭＯＳインバータの入力電圧が一定であっても、入力電圧は入力ロジックスレッシュホールド電圧よりも相対的に高いと判定されて、ＣＭＯＳインバータの出力電圧はローレベルに変化する。これが、遅延出力信号がジッタを含む原因である。
【００２５】
図１８は、図１７に示した遅延回路の問題を解決するために本発明者は本発明に先立って検討された改良型の遅延回路の基本単位の構成を示す図である。
【００２６】
図１８に示す改良型の遅延回路は、図１７に示した遅延回路と比較すると、安定化された基準電圧ＶＲＥＦをバイアスＮチャネルＭＯＳトランジスタＮＭＲのゲートに供給して、バイアスＮチャネルＭＯＳトランジスタＮＭＲのソースの安定化動作電圧によって入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２とを動作させるものである。図１８に示した改良型の遅延回路によれば、電源電圧Ｖｄｄに変動やノイズ等が含まれていても、基準電圧ＶＲＥＦが安定化されているので、入力段ＣＭＯＳインバータＩｎ１と出力段ＣＭＯＳインバータＩｎ２の出力に現れるノイズやジッタを著しく低減することが可能となる。
【００２７】
しかし、図１８に示す改良型の遅延回路では、出力段ＣＭＯＳインバータＩｎ２の出力信号ＯＵＴの電圧振幅は、電源電圧Ｖｄｄの電圧レベルより著しく低下する。従って、改良型の遅延回路ＤＬｎから外部に出力される位相出力端子ＰＨ［ｎ］の電圧振幅を電源電圧Ｖｄｄの電圧レベルに回復するためには、位相出力端子ＰＨ［ｎ］を出力するバッファＢＦを、低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がある。
【００２８】
図１８に示した改良型の遅延回路のバッファＢＦは、接地電圧ＧＮＤの電圧レベル付近の差動入力信号の差動増幅動作を実行するＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５と、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の差動出力信号に応答して電源電圧Ｖｄｄの電圧レベルを出力するためのラッチ動作を実行するＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５によって構成されている。
【００２９】
一方、ＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５の古いラッチ情報を、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の新しい差動出力信号で更新する必要がある。そのためには、ＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ５の駆動電流よりも、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の駆動電流を大きく設定する必要がある。すなわち、ＮチャネルＭＯＳトランジスタＮＭ４、ＮＭ５の素子サイズをその他のＮチャネルやＰチャネルのＭＯＳトランジスタの素子サイズよりも大きく設定する必要があるので、アナログフロントエンド(ＡＦＥ)ＬＳＩにおいてレベルシフト回路により構成されるバッファＢＦのチップ占有面積が増大すると言う問題がある。一般的に、遅延ロックドループ(ＤＬＬ)は直列接続数の大きな多段遅延回路によって構成されるので、直列接続数の増大に比例してレベルシフト回路により構成されるバッファＢＦの回路数も増大するので、チップ占有面積が著しく増大すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００３０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３１】
従って、本発明の目的とするところは、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することにある。
【００３２】
また本発明の他の目的は、遅延ロックドループのアンロックを防止するための論理回路の回路規模を低減することにある。
【００３３】
また本発明の更に他の目的は、遅延ロックドループのジッタを低減することにある。
【００３４】
また本発明の別の目的は、遅延ロックドループの電圧制御遅延回路の回路規模を低減することにある。
【００３５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３７】
すなわち、本発明の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路である。
【００３８】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【００３９】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【００４０】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【００４１】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００４２】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００４３】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給され、前記各可変遅延回路の遅延時間が設定可能とされる。
【００４４】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【００４５】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方である位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方である位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【００４６】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【００４７】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とする(図１参照)。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、本発明によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の実施の形態１による遅延ロックドループＤＬＬの構成を示す図である。
【図２】図２は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路機能を示す図である。
【図３】図３は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路構成を示す図である。
【図４】図４は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの等価回路を示す図である。
【図５】図５は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの動作を説明する波形図である。
【図６】図６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の構成を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の構成を示す図である。
【図８】図８は、図６に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の動作を示す波形図である。
【図９】図９は、図７に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の動作を示す波形図である。
【図１０】図１０は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が大きい場合の動作を示す波形図である。
【図１１】図１１は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が小さい場合の動作を示す波形図である。
【図１２】図１２は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が適正な場合の動作を示す波形図である。
【図１３】図１３は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを利用した本発明の実施の形態２によるアナログフロントエンド(ＡＦＥ)ＬＳＩの構成を示す図である。
【図１４】図１４は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのダウン信号ＤＯＷＮが生成されてパルス幅の短いハイレベルのアップ信号ＵＰが生成され、遅延ロックドループ(ＤＬＬ)が正常に動作して、チャージポンプ出力電圧が低下する様子を示す図である。
【図１５】図１５は、本発明に先立った本発明者による検討された遅延ロックドループ(ＤＬＬ)において、基準クロックＰＨ［０］の位相よりも遅延クロックＰＨ［８］の位相が進んでいる場合には、位相比較器からパルス幅の長いハイレベルのアップ信号ＵＰが生成されてパルス幅の短いハイレベルのダウン信号ＤＯＷＮが生成され、遅延ロックドループ(ＤＬＬ)が動作して、チャージポンプ出力電圧が増加する様子を示す図である。
【図１６】図１６は、図１１と図１５と同様に第１位相出力信号ＰＨ［０］の位相よりも第９位相出力信号ＰＨ［８］の位相が相対的に進んでいる場合に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬにおいて１周期分遅延した第９位相出力信号ＰＨ［８］の位相が第１位相出力信号ＰＨ［０］の位相にロックするように位相周波数比較器２からパルス幅の長いハイレベルのアップ信号ＵＰが生成される様子を示す図である。
【図１７】図１７は、本発明者は本発明に先立って検討された遅延ロックドループ(ＤＬＬ)の遅延回路の基本単位の構成を示す図である。
【図１８】図１８は、図１７に示した遅延回路の問題を解決するために本発明者は本発明に先立って検討された改良型の遅延回路の基本単位の構成を示す図である。
【発明を実施するための形態】
【００５１】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５２】
〔１〕本発明の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路である。
【００５３】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【００５４】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【００５５】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【００５６】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００５７】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００５８】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。
【００５９】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【００６０】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方の信号レベルである位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方の信号レベルである位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【００６１】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【００６２】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とするものである(図１参照)。
【００６３】
前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【００６４】
好適な実施の形態では、前記遅延ロックドループは、アンロック防止回路(５)を更に具備する。
【００６５】
前記アンロック防止回路(５)は、前記第Ｍ段の可変遅延回路(ＤＬ１)の段数(Ｍ)よりも大きい整数の段数(Ｎ)である第Ｎ段の可変遅延回路(ＤＬ４)の位相出力信号(ＰＨ［４］)のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)を生成して前記位相周波数比較器(２)に供給する。
【００６６】
前記位相周波数比較器(２)は、前記アンロック防止回路(５)から供給される前記位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)に応答して、前記位相周波数比較器(２)の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号(ＰＨ［０］)と前記最終位相出力信号(ＰＨ［８］)との位相周波数比較動作を強制的に終了することを特徴とするものである(図１参照)。
【００６７】
他の好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の各可変遅延回路(ＤＬｎ)は、初段回路と後段回路とを有する。
【００６８】
前記初段回路は、電源電圧(Ｖｄｄ)と前記初段回路の反転出力端子(ＯＵＴＢ)との間に接続された第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)と、前記反転出力端子(ＯＵＴＢ)と接地電圧(ＧＮＤ)との間に直列に接続された第１ＮチャネルＭＯＳトランジスタ(ＮＭ１)と第２ＮチャネルＭＯＳトランジスタ(ＮＭ０)とを含む。
【００６９】
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)のゲートには前記反転リセット信号(ＲＳＴ＿Ｂ)が供給され、前記第１ＮチャネルＭＯＳトランジスタ(ＮＭ１)のゲートには前記各可変遅延回路(ＤＬｎ)の入力信号(ＩＮ)が供給され、前記第２ＮチャネルＭＯＳトランジスタ(ＮＭ０)のゲートには前記チャージポンプ(３)から生成される第２可変バイアス電圧(ＮＢＩＡＳ)が供給される。
【００７０】
前記後段回路は、前記電源電圧(Ｖｄｄ)と前記各可変遅延回路(ＤＬｎ)の非反転出力端子(ＯＵＴ)との間に直列に接続された第２ＰチャネルＭＯＳトランジスタ(ＰＭ０)と第３ＰチャネルＭＯＳトランジスタ(ＰＭ１)と、前記非反転出力端子(ＯＵＴ)と前記接地電圧(ＧＮＤ)との間に接続された第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)とを含む。
【００７１】
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)のゲートには前記非反転リセット信号(ＲＳＴ＿Ｔ)が供給され、前記第３ＰチャネルＭＯＳトランジスタ(ＰＭ１)のゲートには前記反転出力端子(ＯＵＴＢ)の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタ(ＰＭ０)のゲートには前記チャージポンプ(３)から生成される第１可変バイアス電圧(ＰＢＩＡＳ)が供給されることを特徴とするものである(図３参照)。
【００７２】
前記他の好適な実施の形態によれば、遅延ロックドループのジッタを低減することが可能となる。
【００７３】
更に他の好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、非反転増幅器として動作するバッファ(ＢＦ)を更に有する。
【００７４】
前記バッファの入力端子は前記非反転出力端子(ＯＵＴ)に接続され、前記バッファの出力端子から前記各可変遅延回路(ＤＬｎ)の各位相出力信号(ＰＨ［ｎ］)が生成されることを特徴とするものである(図３参照)。
【００７５】
前記更に他の好適な実施の形態によれば、遅延ロックドループの電圧制御遅延回路の回路規模を低減することが可能となる。
【００７６】
より好適な実施の形態では、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、第１容量素子(Ｃ１)と第２容量素子(Ｃ２)とを更に有する。
【００７７】
前記第１容量素子(Ｃ１)は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)と並列に接続されて、前記第２容量素子(Ｃ２)は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)と並列に接続されたことを特徴とするものである(図３、図４参照)。
【００７８】
他のより好適な実施の形態では、ハイレベルの前記非反転リセット信号(ＲＳＴ＿Ｔ)とローレベルの前記反転リセット信号(ＲＳＴ＿Ｂ)とに応答して、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、リセット状態に制御される。
【００７９】
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタ(ＰＭ２)がオン状態に制御され前記反転出力端子(ＯＵＴＢ)は前記電源電圧(Ｖｄｄ)にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタ(ＮＭ２)がオン状態に制御され前記非反転出力端子(ＯＵＴ)は前記接地電圧(ＧＮＤ)にプリチャージされることを特徴とするものである(図５参照)。
【００８０】
更に他のより好適な実施の形態では、ローレベルの前記非反転リセット信号(ＲＳＴ＿Ｔ)とハイレベルの前記反転リセット信号(ＲＳＴ＿Ｂ)とに応答して、前記電圧制御遅延回路(１)の前記複数の可変遅延回路(ＤＬ０〜ＤＬ８)の前記各可変遅延回路(ＤＬｎ)は、活性状態に制御される。
【００８１】
前記活性状態では、前記各可変遅延回路(ＤＬｎ)は、前記入力信号(ＩＮ)のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子(ＯＵＴ)に生成することを特徴とするものである(図５参照)。
【００８２】
別のより好適な実施の形態では、前記位相周波数比較器(２)は、第１フリップフロップ(ＦＦ１)と第２フリップフロップ(ＦＦ２)と第１ＡＮＤ回路(ＡＮＤ０)と第１ＯＲ回路(ＯＲ０)とを有する。
【００８３】
前記第１フリップフロップ(ＦＦ１)のデータ入力端子(Ｄ)と前記第２フリップフロップ(ＦＦ２)のデータ入力端子(Ｄ)とに前記電源電圧(Ｖｄｄ)が供給され、前記第１フリップフロップ(ＦＦ１)のトリガ入力端子には前記第１位相出力信号(ＰＨ［０］)が供給されて、前記第２フリップフロップ(ＦＦ２)のトリガ入力端子には前記最終位相出力信号(ＰＨ［８］)が供給される。
【００８４】
前記第１フリップフロップ(ＦＦ１)のデータ出力端子(Ｑ)と前記第２フリップフロップ(ＦＦ２)のデータ出力端子(Ｑ)から、前記チャージポンプ(３)の前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号(ＵＰ)と前記ダウン信号(ＤＯＷＮ)とがそれぞれ生成される。
【００８５】
前記アップ信号(ＵＰ)と前記ダウン信号(ＤＯＷＮ)とは前記第１ＡＮＤ回路(ＡＮＤ０)の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路(ＡＮＤ０)の出力信号と前記アンロック防止回路(５)から生成される前記位相周波数比較器リセット信号(ＲＳＴ＿ＰＦＤ)とが前記第１ＯＲ回路(ＯＲ０)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【００８６】
前記第１ＯＲ回路(ＯＲ０)の出力端子から生成されるリセット信号が、前記第１フリップフロップ(ＦＦ１)のリセット端子(ＲＥＳ)と前記第２フリップフロップ(ＦＦ２)のリセット端子(ＲＥＳ)とに供給されることを特徴とするものである(図６参照)。
【００８７】
更に別のより好適な実施の形態では、前記チャージポンプ(３)は、チャージポンプ容量(Ｃ３)とＰチャネルカレントミラー(Ｍｐ４、Ｍｐ６)と第１Ｐチャネル制御トランジスタ(Ｍｐ３)とＮチャネルカレントミラー(Ｍｎ４、Ｍｎ６)と第１Ｎチャネル制御トランジスタ(Ｍｎ８)とを有する。
【００８８】
前記Ｐチャネルカレントミラー(Ｍｐ４、Ｍｐ６)のＰチャネル入力トランジスタ(Ｍｐ４)には、前記アップ信号(ＵＰ)のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタ(Ｍｐ３)のドレイン・ソース電流経路を介して、前記チャージポンプ容量(Ｃ３)の両端間の第２バイアス(ＮＢＩＡＳ)に応答した入力電流が供給可能とされる。
【００８９】
前記Ｎチャネルカレントミラー(Ｍｎ４、Ｍｎ６)のＮチャネル入力トランジスタ(Ｍｎ４)には、前記ダウン信号(ＤＯＷＮ)のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタ(Ｍｎ８)のドレイン・ソース電流経路を介して、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)に応答した前記入力電流が供給可能とされる。
【００９０】
前記Ｐチャネルカレントミラー(Ｍｐ４、Ｍｐ６)のＰチャネル出力トランジスタ(Ｍｐ６)の出力電流により、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)は増大可能とされる。
【００９１】
前記Ｎチャネルカレントミラー(Ｍｎ４、Ｍｎ６)のＮチャネル出力トランジスタ(Ｍｎ６)の出力電流により、前記チャージポンプ容量(Ｃ３)の前記両端間の前記第２バイアス(ＮＢＩＡＳ)は減少可能とされたことを特徴とするものである(図７参照)。
【００９２】
具体的な実施の形態では、前記チャージポンプ(３)は、第２Ｐチャネル制御トランジスタ(Ｍｐ５)と、第２Ｎチャネル制御トランジスタ(Ｍｎ５)と、出力Ｎチャネルトランジスタ(Ｍｎ７)と、出力Ｐチャネルトランジスタ(Ｍｐ８)とを更に有する。
【００９３】
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)のソースと前記Ｐチャネル出力トランジスタ(Ｍｐ６)のソースとは前記電源電圧(Ｖｄｄ)に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタ(Ｍｐ６)のドレインは前記チャージポンプ容量(Ｃ３)の一端に接続され、前記チャージポンプ容量(Ｃ３)の他端は前記接地電圧(ＧＮＤ)に接続される。
【００９４】
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)のソースと前記Ｎチャネル出力トランジスタ(Ｍｎ６)のソースとは前記接地電圧(ＧＮＤ)に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタ(Ｍｎ６)のドレインは前記チャージポンプ容量(Ｃ３)の前記一端に接続される。
【００９５】
前記出力Ｎチャネルトランジスタ(Ｍｎ７)のソースとゲートとは、前記接地電圧(ＧＮＤ)と前記チャージポンプ容量(Ｃ３)の前記一端にそれぞれ接続される。
【００９６】
前記出力Ｐチャネルトランジスタ(Ｍｐ８)のソースは前記電源電圧(Ｖｄｄ)に接続され、前記出力Ｐチャネルトランジスタ(Ｍｐ８)のゲートとドレインとは前記出力Ｎチャネルトランジスタ(Ｍｎ７)のドレインと接続される。
【００９７】
前記第２Ｐチャネル制御トランジスタ(Ｍｐ５)のソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)および前記Ｐチャネル出力トランジスタ(Ｍｐ６)のソースとゲートとの間に接続される。
【００９８】
前記第２Ｎチャネル制御トランジスタ(Ｍｎ５)のドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)および前記Ｎチャネル出力トランジスタ(Ｍｎ６)のゲートとソースとの間に接続される。
【００９９】
前記アップ信号(ＵＰ)のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタ(Ｍｐ５)によって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタ(Ｍｐ４)および前記Ｐチャネル出力トランジスタ(Ｍｐ６)は非活性状態に制御される。
【０１００】
前記ダウン信号(ＤＯＷＮ)のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタ(Ｍｎ５)によって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタ(Ｍｎ４)および前記Ｎチャネル出力トランジスタ(Ｍｎ６)は非活性状態に制御されることを特徴とするものである(図７参照)。
【０１０１】
〔２〕本発明の別の観点の代表的な実施の形態は、遅延ロックドループ(ＤＬＬ)を内蔵する半導体集積回路の動作方法である。
【０１０２】
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路(ＤＬ０〜ＤＬ８)を含む電圧制御遅延回路(１)と、位相周波数比較器(２)と、チャージポンプ(３)とを具備する。
【０１０３】
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路(ＤＬ０)の入力端子(ＩＮ)にクロック入力信号(ＣＬＫ)が供給され、前記初段の可変遅延回路の出力信号(ＯＵＴ)は前記複数の可変遅延回路の第２段の可変遅延回路(ＤＬ１)の入力端子(ＩＮ)に供給される。
【０１０４】
前記第２段の可変遅延回路(ＤＬ１)の出力信号(ＯＵＴ)に、前記複数の可変遅延回路の最終段の可変遅延回路(ＤＬ８)の入力端子(ＩＮ)が応答する。
【０１０５】
前記初段の可変遅延回路(ＤＬ０)の第１位相出力信号(ＰＨ［０］)と前記最終段の可変遅延回路(ＤＬ８)の最終位相出力信号(ＰＨ［８］)とは、前記位相周波数比較器(２)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【０１０６】
前記位相周波数比較器(２)の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号(ＵＰ)とダウン信号(ＤＯＷＮ)とは、前記チャージポンプ(３)の一方の入力端子と他方の入力端子とにそれぞれ供給される。
【０１０７】
前記チャージポンプ(３)から生成される可変バイアス電圧(ＰＢＩＡＳ、ＮＢＩＡＳ)が前記電圧制御遅延回路(１)の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされる。
【０１０８】
前記遅延ロックドループは、擬似ロック防止回路(４)を更に具備する。
【０１０９】
前記擬似ロック防止回路(４)は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路(ＤＬ１)のローレベルとハイレベルの一方の信号レベルである位相出力信号(ＰＨ［１］)と第Ｍ＋１段の可変遅延回路(ＤＬ２)のローレベルとハイレベルの他方の信号レベルである位相出力信号(ＰＨ［２］)とに応答して、可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とを生成する。
【０１１０】
前記複数の可変遅延回路の前記初段の可変遅延回路(ＤＬ０)から第Ｍ＋１段の可変遅延回路(ＤＬ２)までの各可変遅延回路には、前記クロック入力信号(ＣＬＫ)と前記クロック入力信号(ＣＬＫ)の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号(ＲＳＴ＿Ｂ)と非反転リセット信号(ＲＳＴ＿Ｔ)として供給される。
【０１１１】
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路(ＤＬ３)から前記最終段の可変遅延回路(ＤＬ８)までの各可変遅延回路には、前記擬似ロック防止回路(４)から生成される前記可変遅延非反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｔ)と前記可変遅延反転リセット信号(ＲＳＴ＿ＶＤＬ＿Ｂ)とがそれぞれ非反転リセット信号(ＲＳＴ＿Ｔ)と反転リセット信号(ＲＳＴ＿Ｂ)として供給されることを特徴とするものである(図１参照)。
【０１１２】
前記実施の形態によれば、遅延ロックドループの擬似ロックを防止するための論理回路の回路規模を低減することができる。
【０１１３】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１４】
［実施の形態１］
《遅延ロックドループの構成》
図１は、本発明の実施の形態１による遅延ロックドループＤＬＬの構成を示す図である。
【０１１５】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１と、位相周波数比較器２と、チャージポンプ３と、擬似ロック防止回路４と、アンロック防止回路５とによって構成されている。
【０１１６】
《電圧制御遅延回路》
電圧制御遅延回路１は、第１インバータＩｎ０と、第２インバータＩｎ１と、第１可変遅延回路ＤＬ０と、第２可変遅延回路ＤＬ１と、第３可変遅延回路ＤＬ２と、第４可変遅延回路ＤＬ３と、第５可変遅延回路ＤＬ４と、第６可変遅延回路ＤＬ５と、第７可変遅延回路ＤＬ６と、第８可変遅延回路ＤＬ７と、第９可変遅延回路ＤＬ８とによって構成されている。
【０１１７】
クロック入力信号ＣＬＫが第１インバータＩｎ０の入力端子に供給されて、第１インバータＩｎ０の出力端子の反転クロック出力信号が第２インバータＩｎ１の入力端子に供給され、第２インバータＩｎ１の出力端子の非反転クロック出力信号が第１可変遅延回路ＤＬ０の入力端子ＩＮに供給される。第１可変遅延回路ＤＬ０の出力端子ＯＵＴは第２可変遅延回路ＤＬ１の入力端子ＩＮに接続され、第２可変遅延回路ＤＬ１の出力端子ＯＵＴは第３可変遅延回路ＤＬ２の入力端子ＩＮに接続され、以下同様にして、第８可変遅延回路ＤＬ７の出力端子ＯＵＴは第９可変遅延回路ＤＬ８の入力端子ＩＮに接続される。
【０１１８】
第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路には、チャージポンプ３から生成される第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳとが供給される。
【０１１９】
第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までの各可変遅延回路には、第１インバータＩｎ０の出力端子の反転クロック出力信号が非反転リセット信号ＲＳＴ＿Ｔとして供給されて、クロック入力信号ＣＬＫが反転リセット信号ＲＳＴ＿Ｂとして供給される。従って、第１可変遅延回路ＤＬ０からは第１位相出力信号ＰＨ［０］が生成され、第２可変遅延回路ＤＬ１からは第２位相出力信号ＰＨ［１］が生成され、第３可変遅延回路ＤＬ２からは第３位相出力信号ＰＨ［２］が生成される。
【０１２０】
《擬似ロック防止回路》
擬似ロック防止回路４は、第３インバータＩｎ２と第４インバータＩｎ３と第１ＮＡＮＤ回路ＮＡＮＤ０とによって構成される。第２可変遅延回路ＤＬ１の第２位相出力信号ＰＨ［１］は第１ＮＡＮＤ回路ＮＡＮＤ０の一方の入力端子に供給され、第３可変遅延回路ＤＬ２の第３位相出力信号ＰＨ［２］は第３インバータＩｎ２の入力端子に供給され、第３インバータＩｎ２の出力信号は第１ＮＡＮＤ回路ＮＡＮＤ０の他方の入力端子に供給される。第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子から生成される可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂが第４インバータＩｎ３の入力端子に供給され、第４インバータＩｎ３の出力端子から可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔが生成される。
【０１２１】
第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までの各可変遅延回路には、第４インバータＩｎ３の出力端子の可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔが非反転リセット信号ＲＳＴ＿Ｔとして供給され、第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂが反転リセット信号ＲＳＴ＿Ｂとして供給される。従って、第４可変遅延回路ＤＬ３からは第４位相出力信号ＰＨ［３］が生成され、第５可変遅延回路ＤＬ４からは第５位相出力信号ＰＨ［４］が生成され、第６可変遅延回路ＤＬ５からは第６位相出力信号ＰＨ［５］が生成され、第７可変遅延回路ＤＬ６からは第７位相出力信号ＰＨ［６］が生成され、第８可変遅延回路ＤＬ７からは第８位相出力信号ＰＨ［７］が生成され、第９可変遅延回路ＤＬ８からは第９位相出力信号ＰＨ［８］が生成される。
【０１２２】
《アンロック防止回路》
アンロック防止回路５は、第５インバータＩｎ４と第６インバータＩｎ５と第２ＮＡＮＤ回路ＮＡＮＤ１とによって構成される。第５可変遅延回路ＤＬ４の第５位相出力信号ＰＨ［４］は第２ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と第５インバータＩｎ４の入力端子とに供給され、第５インバータＩｎ４の出力信号は第２ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端子に供給される。第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号は第６インバータＩｎ５の入力端子に供給され、第６インバータＩｎ５の出力端子から生成される位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが位相周波数比較器２に供給される。
【０１２３】
《位相周波数比較器》
位相周波数比較器２には、電圧制御遅延回路１の初段の第１可変遅延回路ＤＬ０から生成される初段の第１位相出力信号ＰＨ［０］と電圧制御遅延回路１の最終段の第９可変遅延回路ＤＬ８から生成される最終段の第９位相出力信号ＰＨ［８］とが供給される。従って、位相周波数比較器２は、初段の第１位相出力信号ＰＨ［０］の位相と最終段の第９位相出力信号ＰＨ［８］の位相との位相差に応答して、アップ信号ＵＰとダウン信号ＤＯＷＮとを生成してチャージポンプ３に供給する。
【０１２４】
《チャージポンプ》
チャージポンプ３は、アップ信号ＵＰとダウン信号ＤＯＷＮに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳと生成して第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路に供給する。
【０１２５】
《ＤＬＬの位相ロック》
例えば、初段の第１位相出力信号ＰＨ［０］の位相よりも最終段の第９位相出力信号ＰＨ［８］の位相が遅れている場合には、位相周波数比較器２からアップ信号ＵＰが生成され、チャージポンプ３に供給される。すると、チャージポンプ３はアップ信号ＵＰに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧を増加するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。このようにして、最終段の第９位相出力信号ＰＨ［８］の位相は、初段の第１位相出力信号ＰＨ［０］の位相よりも１周期分、遅延した位相と一致するようになる。その結果、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬでは、電圧制御遅延回路１は９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８によって構成されているので、１周期分遅延した位相ロックの状態において、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路における遅延時間は、クロック入力信号ＣＬＫの１周期の１／９の値となる。
【０１２６】
尚、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬでは、電圧制御遅延回路１は実際には７３段の第１可変遅延回路ＤＬ０〜第７３可変遅延回路ＤＬ７２によって構成されている。
【０１２７】
《可変遅延回路の回路機能》
図２は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路機能を示す図である。
【０１２８】
図２に示したように、可変遅延回路ＤＬｎは、入力端子ＩＮと出力端子ＯＵＴと位相出力端子ＰＨ［ｎ］と非反転リセット端子ＲＳＴ＿Ｔと反転リセット端子ＲＳＴ＿Ｂと第１バイアス電圧端子ＰＢＩＡＳと第２バイアス電圧端子ＮＢＩＡＳを有する。
【０１２９】
図２に示す可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。すなわち、出力端子ＯＵＴに生成される出力信号は、入力信号の非反転遅延信号となる。位相出力信号ＰＨ［ｎ］も、出力端子ＯＵＴに生成される出力信号と実質的に同一の信号である。可変遅延回路ＤＬｎの所定の遅延時間は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧により可変制御される。すなわち、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧が増加すると、可変遅延回路ＤＬｎの所定の遅延時間が短縮される。
【０１３０】
また、図２に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルであり、反転リセット信号ＲＳＴ＿Ｂがローレベルである場合には、リセット状態となって入力端子ＩＮに供給される入力信号の状態と無関係に位相出力信号ＰＨ［ｎ］と出力端子ＯＵＴの出力信号とをローレベルにリセットする。
【０１３１】
《可変遅延回路の回路機能》
図３は、図１に示す本発明の実施の形態１による遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の回路構成を示す図である。
【０１３２】
図３に示した可変遅延回路ＤＬｎは、３個のＮチャネルＭＯＳトランジスタＮＭ０、ＮＭ１、ＮＭ２と、３個のＰチャネルＭＯＳトランジスタＰＭ０、ＰＭ１、ＰＭ２と、バッファＢＦによって構成されている。尚、図３に示す可変遅延回路ＤＬｎは、図２に示した可変遅延回路の回路機能を実現するためのものである。
【０１３３】
可変遅延回路ＤＬｎの初段回路は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ０、ＮＭ１によって構成されている。すなわち、ＰチャネルＭＯＳトランジスタＰＭ２のソースとドレインはそれぞれ電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとに接続され、ＮチャネルＭＯＳトランジスタＮＭ１のドレインとソースはそれぞれ反転出力端子ＯＵＴＢとＮチャネルＭＯＳトランジスタＮＭ０のドレインとに接続され、ＮチャネルＭＯＳトランジスタＮＭ０のソースは接地電圧ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＰＭ２のゲートは反転リセット端子ＲＳＴ＿Ｂに接続され、ＮチャネルＭＯＳトランジスタＮＭ１のゲートは入力端子ＩＮに接続され、ＮチャネルＭＯＳトランジスタＮＭ０のゲートは第２バイアス電圧端子ＮＢＩＡＳに接続されている。尚、第１容量Ｃ１が、ＰチャネルＭＯＳトランジスタＰＭ２のソースとドレインとの間に並列に接続されている。
【０１３４】
可変遅延回路ＤＬｎの後段回路は、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ０、ＰＭ１とＮチャネルＭＯＳトランジスタＮＭ２と、バッファＢＦによって構成されている。すなわち、ＰチャネルＭＯＳトランジスタＰＭ０のソースとドレインとはそれぞれ電源電圧ＶｄｄとＰチャネルＭＯＳトランジスタＰＭ１のソースに接続され、ＰチャネルＭＯＳトランジスタＰＭ１のドレインは非反転出力端子ＯＵＴとＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続され、ＮチャネルＭＯＳトランジスタＮＭ２のソースは接地電圧ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタＰＭ０のゲートは第１バイアス電圧端子ＰＢＩＡＳに接続され、ＰチャネルＭＯＳトランジスタＰＭ１のゲートは反転出力端子ＯＵＴＢに接続され、ＮチャネルＭＯＳトランジスタＮＭ２のゲートは非反転リセット端子ＲＳＴ＿Ｔに接続されている。非反転増幅器として機能するバッファＢＦの入力端子は非反転出力端子ＯＵＴに接続されて、バッファＢＦの出力端子から位相出力信号ＰＨ［ｎ］が生成される。尚、第２容量Ｃ２が、ＮチャネルＭＯＳトランジスタＮＭ２のドレインとソースとの間に並列に接続されている。
【０１３５】
《可変遅延回路の等価回路》
図４は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの等価回路を示す図である。
【０１３６】
図４に示す可変遅延回路ＤＬｎの初段回路は、電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとの間の反転リセット信号ＲＳＴ＿Ｂにより制御されるＰチャネルＭＯＳトランジスタＰＭ２のスイッチと第１寄生容量Ｃ１の並列接続と、反転出力端子ＯＵＴＢと接地電圧ＧＮＤとの間の入力信号ＩＮにより制御されるＮチャネルＭＯＳトランジスタＮＭ１のスイッチと第２バイアス電圧端子ＮＢＩＡＳにより制御されるＮチャネルＭＯＳトランジスタＮＭ０の可変電流源の直列接続によって構成されている。尚、第１寄生容量Ｃ１は、トランジスタＰＭ２、ＮＭ１のドレイン寄生容量とトランジスタＰＭ１のゲート寄生容量によって構成される。
【０１３７】
図４に示す可変遅延回路ＤＬｎの後段回路は、電源電圧Ｖｄｄと反転出力端子ＯＵＴＢとの間の第１バイアス電圧端子ＰＢＩＡＳにより制御されるＰチャネルＭＯＳトランジスタＰＭ０の可変電流源と反転出力信号ＯＵＴＢにより制御されるＰチャネルＭＯＳトランジスタＰＭ１のスイッチの直列接続と、非反転出力端子ＯＵＴと接地電圧ＧＮＤとの間の非反転リセット信号ＲＳＴ＿Ｔにより制御されるＮチャネルＭＯＳトランジスタＮＭ２のスイッチと第２寄生容量Ｃ２の並列接続によって構成されている。尚、第２寄生容量Ｃ２は、トランジスタＰＭ１、ＮＭ２のドレイン寄生容量とバッファＢＦの入力容量等によって構成される。
【０１３８】
《可変遅延回路の動作》
図５は、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの動作を説明する波形図である。
【０１３９】
図５には、入力信号ＩＮと非反転リセット信号ＲＳＴ＿Ｔと反転リセット信号ＲＳＴ＿Ｂと反転出力信号ＯＵＴＢと非反転出力信号ＯＵＴとの時間経過が示されている。
【０１４０】
図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。すなわち、活性状態では、ハイレベルの入力信号ＩＮに応答してＮチャネルＭＯＳトランジスタＮＭ１のスイッチがオン状態となって、ハイレベルの反転リセット信号ＲＳＴ＿Ｂに応答してＰチャネルＭＯＳトランジスタＰＭ２のスイッチがオフ状態となるので、可変遅延回路ＤＬｎの初段回路の第１寄生容量Ｃ１の両端間には第２バイアス電圧ＮＢＩＡＳにより制御されるＮチャネルＭＯＳトランジスタＮＭ０の可変電流源の定電流によって充電電圧が生成される。第１寄生容量Ｃ１の充電電圧は時間経過に従い増大するので、初段回路の反転出力信号ＯＵＴＢの電圧レベルは時間経過に従い低下するが、接地電圧ＧＮＤに到達すると反転出力信号ＯＵＴＢの電圧低下は接地電圧ＧＮＤでクランプされる。
【０１４１】
可変遅延回路ＤＬｎの後段回路では、低レベル電圧の反転出力信号ＯＵＴＢによってＰチャネルＭＯＳトランジスタＰＭ１のスイッチがオン状態となって、ローレベルの非反転リセット信号ＲＳＴ＿ＴによりＮチャネルＭＯＳトランジスタＮＭ２のスイッチがオフ状態となる。その結果、可変遅延回路ＤＬｎの後段回路の第２寄生容量Ｃ２の両端間には、第１バイアス電圧ＰＢＩＡＳによって制御されるＰチャネルＭＯＳトランジスタＰＭ０の可変電流源の定電流によって充電電圧が生成される。第２寄生容量Ｃ２の充電電圧である非反転出力信号ＯＵＴの電圧は時間経過に従って増加するが、電源電圧Ｖｄｄに到達すると非反転出力信号ＯＵＴの電圧上昇は電源電圧Ｖｄｄでクランプされる。
【０１４２】
また、図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルとなって、反転リセット信号ＲＳＴ＿Ｂがローレベルとなった場合には、非活性状態となって、ＰチャネルＭＯＳトランジスタＰＭ２のスイッチがオン状態となって反転出力信号ＯＵＴＢはハイレベルの電源電圧Ｖｄｄにリセット(プリチャージ)され、ＮチャネルＭＯＳトランジスタＮＭ２のスイッチがオン状態となって非反転出力信号ＯＵＴはローレベルの接地電圧ＧＮＤにリセット(プリチャージ)される。
【０１４３】
このようにして図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルであり、反転リセット信号ＲＳＴ＿Ｂがハイレベルである場合には、活性状態となって、入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。可変遅延回路ＤＬｎの所定の遅延時間は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの各バイアス電圧により可変制御される。
【０１４４】
以上説明したように図３に示した可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがハイレベルで反転リセット信号ＲＳＴ＿Ｂがローレベルの場合には非活性状態となって、反転出力信号ＯＵＴＢはハイレベルの電源電圧Ｖｄｄに、反転出力信号ＯＵＴはローレベルの接地電圧ＧＮＤに、それぞれプリチャージされる。更に、可変遅延回路ＤＬｎは、非反転リセット信号ＲＳＴ＿Ｔがローレベルで反転リセット信号ＲＳＴ＿Ｂがハイレベルの場合には活性状態となり、入力端子ＩＮに供給される入力信号の立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成する。
【０１４５】
更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの初段回路は、図１７に示した可変遅延回路のＣＭＯＳインバータによって構成されずに、入力信号ＩＮに応答して非反転出力信号ＯＵＴＢを変化させる素子がＮチャネルＭＯＳトランジスタＮＭ１のみのダイナミック型Ｎチャネル遅延回路によって構成されている。従って、図３に示す可変遅延回路ＤＬｎの初段回路のダイナミック型Ｎチャネル遅延回路の入力ロジックスレッシュホールド電圧は、入力信号ＩＮがゲートに供給されるＮチャネルＭＯＳトランジスタＮＭ１のゲート・ソース間のしきい値電圧で決定される。ＮチャネルＭＯＳトランジスタＮＭ１のゲート・ソース間のしきい値電圧は、半導体製造プロセスによって決定され、ＣＭＯＳインバータのように電源電圧Ｖｄｄの変動に応答して変化することはない。その結果、図３の可変遅延回路ＤＬｎの初段回路の非反転出力信号ＯＵＴＢにおけるノイズやジッタを、著しく低減することが可能となる。
【０１４６】
また図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの後段回路は、図１７に示した可変遅延回路のＣＭＯＳインバータによって構成されず、初段回路の非反転出力信号ＯＵＴＢに応答して反転出力信号ＯＵＴを変化させる素子がＰチャネルＭＯＳトランジスタＰＭ１のみのダイナミック型Ｐチャネル遅延回路によって構成されている。従って、図３に示す可変遅延回路ＤＬｎの後段回路のダイナミック型Ｐチャネル遅延回路の入力ロジックスレッシュホールド電圧は、非反転出力信号ＯＵＴＢがゲートに供給されるＰチャネルＭＯＳトランジスタＰＭ１のソース・ゲート間のしきい値電圧で決定される。ＰチャネルＭＯＳトランジスタＰＭ１のソース・ゲート間のしきい値電圧は、半導体製造プロセスによって決定され、ＣＭＯＳインバータのように電源電圧Ｖｄｄの変動に応答して変化することはない。また、後段回路のＰチャネルＭＯＳトランジスタＰＭ１のソースに電源電圧Ｖｄｄの変動が印加されるが、後段回路のＰチャネルＭＯＳトランジスタＰＭ１のゲートにも初段回路の第１寄生容量Ｃ１を介して電源電圧Ｖｄｄの変動が印加されるので、後段回路のＰチャネルＭＯＳトランジスタＰＭ１の導通度が電源電圧Ｖｄｄの変動に応答して変化することはない。従って、図３の可変遅延回路ＤＬｎの後段回路の反転出力信号ＯＵＴにおけるノイズやジッタを、著しく低減することが可能となる。
【０１４７】
更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎの初段回路の非反転出力信号ＯＵＴＢと後段回路の反転出力信号ＯＵＴの電圧振幅は、電源電圧Ｖｄｄの電圧レベルとなる。従って、図３に示した可変遅延回路ＤＬｎのバッファＢＦを、図１８に示した遅延回路で使用した低電圧振幅を高電圧振幅に変換するレベルシフト回路によって構成する必要がない。その結果、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎを使用して、多段直列接続の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８によって電圧制御遅延回路１を構成する際に、回路規模を低減することが可能となる。
【０１４８】
また更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１７に示した本発明者によって本発明に先立って検討された遅延回路よりもＭＯＳトランジスタを２個削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０１４９】
更に図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１８に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファＢＦのチップ占有面積を削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０１５０】
《位相周波数比較器》
図６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の構成を示す図である。
【０１５１】
図６に示すように、位相周波数比較器２は、第１フリップフロップＦＦ１と、第２フリップフロップＦＦ２と、第１ＡＮＤ回路ＡＮＤ０と、第１ＯＲ回路ＯＲ０によって構成されている。
【０１５２】
第１フリップフロップＦＦ１のデータ入力端子Ｄと第２フリップフロップＦＦ２のデータ入力端子Ｄとにハイレベルの電源電圧Ｖｄｄが供給され、第１フリップフロップＦＦ１のトリガ入力端子には電圧制御遅延回路１の初段の第１可変遅延回路ＤＬ０からの第１位相出力信号ＰＨ［０］が供給され、第２フリップフロップＦＦ２のトリガ入力端子には電圧制御遅延回路１の最終段の第９可変遅延回路ＤＬ８からの最終段の第９位相出力信号ＰＨ［８］が供給される。
【０１５３】
第１フリップフロップＦＦ１のデータ出力端子Ｑと第２フリップフロップＦＦ２のデータ出力端子Ｑからチャージポンプ３に供給されるアップ信号ＵＰとダウン信号ＤＯＷＮとがそれぞれ生成される。アップ信号ＵＰとダウン信号ＤＯＷＮとは第１ＡＮＤ回路ＡＮＤ０の一方の入力端子と他方の入力端子とに供給され、第１ＡＮＤ回路ＡＮＤ０の出力信号とアンロック防止回路５の第６インバータＩｎ５から生成される位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが第１ＯＲ回路ＯＲ０の一方の入力端子と他方の入力端子とに供給される。第１フリップフロップＦＦ１のリセット端子ＲＥＳと第２フリップフロップＦＦ２のリセット端子ＲＥＳには、第１ＯＲ回路ＯＲ０の出力端子から生成されるリセット信号が供給される。
【０１５４】
図８は、図６に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれた位相周波数比較器２の動作を示す波形図である。
【０１５５】
図８に示した例は、最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の１周期、遅延した位相よりもある程度、遅延した場合を示すものである。
【０１５６】
最初に初段の第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの立ち上がりエッジに応答して、第１フリップフロップＦＦ１のデータ出力端子Ｑのアップ信号ＵＰがローレベルからハイレベルに変化する。次に、最終段の第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの立ち上がりエッジに応答して、第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮがローレベルからハイレベルに変化する。アップ信号ＵＰとダウン信号ＤＯＷＮとがともにハイレベルであるので、第１ＡＮＤ回路ＡＮＤ０のハイレベルの出力信号は第１ＯＲ回路ＯＲ０を介して第１フリップフロップＦＦ１のリセット端子ＲＥＳと第２フリップフロップＦＦ２のリセット端子ＲＥＳに供給される。第１フリップフロップＦＦ１と第２フリップフロップＦＦ２とはリセットされることによって、第１フリップフロップＦＦ１のデータ出力端子Ｑのアップ信号ＵＰと第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮはハイレベルからローレベルに変化する。
【０１５７】
このようにして、最終段の第９位相出力信号ＰＨ［８］の位相遅延に比例したパルス幅のアップ信号ＵＰが、図６に示した位相周波数比較器２から生成される。チャージポンプ３はアップ信号ＵＰに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳを増加するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。従って、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。このようにして最終段の第９位相出力信号ＰＨ［８］の位相は、初段の第１位相出力信号ＰＨ［０］の位相よりも１周期分、遅延した位相と一致するようになる。
【０１５８】
反対に、最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の１周期、遅延した位相よりある程度進相となっている場合には、位相進相に比例したパルス幅のダウン信号ＤＯＷＮが、図６に示した位相周波数比較器(ＰＦＤ)２から生成される。チャージポンプ３はダウン信号ＤＯＷＮに応答して第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳとを減少するので、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が増大される。その結果、進んでいた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１５９】
《チャージポンプ》
図７は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の構成を示す図である。
【０１６０】
図７に示したようにチャージポンプ３は、５個のインバータＩｎ７、Ｉｎ８、Ｉｎ９、Ｉｎ１０、Ｉｎ１１と、第３ＮＡＮＤ回路ＮＡＮＤ２と、第１ＮＯＲ回路ＮＯＲ０と、８個のＮチャネルＭＯＳトランジスタＭｎ１〜Ｍｎ８と、８個のＰチャネルＭＯＳトランジスタＭｐ１〜Ｍｐ８と、容量Ｃ３によって構成されている。
【０１６１】
インバータＩｎ７の入力端子に図６に示した位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑからのアップ信号ＵＰが供給され、インバータＩｎ７の出力信号は第３ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端子に直接供給され、インバータＩｎ７の出力信号は２個のインバータＩｎ８、Ｉｎ９を介して第３ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端子に供給される。
【０１６２】
第１ＮＯＲ回路ＮＯＲ０の一方の入力端子には図６に示した位相周波数比較器２の第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮが供給され、ダウン信号ＤＯＷＮは２個のインバータＩｎ１０、Ｉｎ１１を介して第１ＮＯＲ回路ＮＯＲ０の他方の入力端子に供給される。
【０１６３】
図７に示したチャージポンプ３では、図示されていないが、パワーオンスイッチが電源電圧Ｖｄｄと容量Ｃ３との間に接続されている。電源投入時の所定の期間のみにパワーオンスイッチがオン状態に制御され、起動電圧が容量Ｃ３の両端子間に印加される。容量Ｃ３の起動電圧に応答してＮチャネルＭＯＳトランジスタＭｎ１はドレインに起動電流を流すので、カレントミラーの３個のＰチャネルＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ７にも起動電流が流れ、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ２、Ｍｎ３にも起動電流が流れる。
【０１６４】
図９は、図７に示した本発明の実施の形態１による遅延ロックドループＤＬＬに含まれたチャージポンプ３の動作を示す波形図である。
【０１６５】
図９には、図６の位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑからのアップ信号ＵＰと第２フリップフロップＦＦ２のデータ出力端子Ｑのダウン信号ＤＯＷＮとが示され、更にインバータＩｎ７の出力信号ＵＰ１とインバータＩｎ９の出力信号ＵＰ２と第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３と、インバータＩｎ１１の出力信号ＤＮ１と第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２とが示されている。
【０１６６】
図９に示すように、アップ信号ＵＰのハイレベルの期間に、インバータＩｎ７の出力信号ＵＰ１とインバータＩｎ９の出力信号ＵＰ２とはローレベルとなり、第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３はハイレベルとなる。従って、アップ信号ＵＰのハイレベルの期間に対応するインバータＩｎ９の出力信号ＵＰ２のローレベルによってＰチャネルＭＯＳトランジスタＭｐ３がオン状態に制御されるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６にも起動電流が流れて、容量Ｃ３の両端子間の第２バイアス電圧ＮＢＩＡＳの電圧レベルが増大する。第２バイアス電圧ＮＢＩＡＳに応答してＮチャネルＭＯＳトランジスタＭｎ７のドレイン電流も増大するので、ＰチャネルＭＯＳトランジスタＭｐ８の両端子間の第１バイアス電圧ＰＢＩＡＳの電圧レベルも増大する。
【０１６７】
ＰチャネルＭＯＳトランジスタＭｐ３がオフ状態に制御されるインバータＩｎ９の出力信号ＵＰ２のハイレベルの期間では、第３ＮＡＮＤ回路ＮＡＮＤ２の出力信号ＵＰ３は、ローレベルとなる。従って、ＰチャネルＭＯＳトランジスタＭｐ５がオン状態に制御されるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６は非活性状態とされる。従って、オフ状態のＰチャネルＭＯＳトランジスタＭｐ３の微小リーク電流によって、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６が誤動作すると言う問題が解消される。チャージポンプ３がＰチャネルＭＯＳトランジスタＭｐ５を含まない場合には、カレントミラーでＰチャネルＭＯＳトランジスタＭｐ４のしきい値電圧よりＰチャネルＭＯＳトランジスタＭｐ６のしきい値電圧が極端に低い場合には、不所望に大きな電流がＰチャネルＭＯＳトランジスタＭｐ６に流れるものとなる。図７に示す本発明の実施の形態１によるチャージポンプ３がＰチャネルＭＯＳトランジスタＭｐ５を含むことによって、不所望に大きな電流がＰチャネルＭＯＳトランジスタＭｐ６に流れなくなるので、カレントミラーの２個のＰチャネルＭＯＳトランジスタＭｐ４、Ｍｐ６が誤動作すると言う問題が解消される。
【０１６８】
図９に示すように、ダウン信号ＤＯＷＮのハイレベルの期間に、インバータＩｎ１１の出力信号ＤＮ１はハイレベルとなって、第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２はローレベルとなる。従って、ダウン信号ＤＯＷＮのハイレベルの期間に対応するインバータＩｎ１１の出力信号ＤＮ１のハイレベルによってＮチャネルＭＯＳトランジスタＭｎ８がオン状態に制御され、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６にも起動電流が流れ、容量Ｃ３の両端子間の第２バイアス電圧ＮＢＩＡＳの電圧レベルが減少する。第２バイアス電圧ＮＢＩＡＳに応答してＮチャネルＭＯＳトランジスタＭｎ７のドレイン電流も減少するので、ＰチャネルＭＯＳトランジスタＭｐ８の両端子間の第１バイアス電圧ＰＢＩＡＳの電圧レベルも減少する。
【０１６９】
一方、ＮチャネルＭＯＳトランジスタＭｎ８がオフ状態に制御されるインバータＩｎ１１の出力信号ＤＮ１のローレベルの期間で、第１ＮＯＲ回路ＮＯＲ０の出力信号ＤＮ２はハイレベルとなる。従って、ＮチャネルＭＯＳトランジスタＭｎ５がオン状態に制御されるので、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６は非活性状態とされる。従って、オフ状態のＮチャネルＭＯＳトランジスタＭｎ８の微小リーク電流によって、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６が誤動作すると言う問題が解消される。チャージポンプ３がＮチャネルＭＯＳトランジスタＭｎ５を含まない場合には、カレントミラーでＮチャネルＭＯＳトランジスタＭｎ４のしきい値電圧よりもＮチャネルＭＯＳトランジスタＭｎ６のしきい値電圧が極端に低い場合には、不所望に大きな電流がＮチャネルＭＯＳトランジスタＭｎ６に流れるものとなる。図７に示した本発明の実施の形態１によるチャージポンプ(ＣＰ)３がＮチャネルＭＯＳトランジスタＭｎ５を含むことによって、不所望に大きな電流がＮチャネルＭＯＳトランジスタＭｎ６に流れなくなるので、カレントミラーの２個のＮチャネルＭＯＳトランジスタＭｎ４、Ｍｎ６が誤動作すると言う問題が解消される。
【０１７０】
《ＤＬＬの位相ロック動作》
《当初の大きな遅延量》
図１０は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が大きい場合の動作を示す波形図である。
【０１７１】
図１０に示したように、クロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１７２】
クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１７３】
第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１７４】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１７５】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０１７６】
一方、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの変化が供給されているので、第１フリップフロップＦＦ１のデータ出力端子Ｑからはハイレベルのアップ信号ＵＰが出力されている。しかし、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には第９位相出力信号ＰＨ［８］のローレベルからハイレベルの変化が供給されていないので、第２フリップフロップＦＦ２のデータ出力端子Ｑからはハイレベルのダウン信号ＤＯＷＮが出力されていない。その結果、チャージポンプ３は位相周波数比較器２から長期間に出力されるハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を増大する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が短縮される。このようにして、遅れていた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１７７】
しかしながら、位相周波数比較器２からハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮが長期間に出力されるか、位相周波数比較器２からハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰが長期間に出力される場合には、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧が上昇過剰となるか低下過剰となり、アンロックが発生する可能性がある。
【０１７８】
９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧の上昇過剰もしくは低下過剰が軽減されて、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロックの問題を解消することが可能となる。
【０１７９】
一方、図１０に示す波形図において、クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化してからクロック入力信号ＣＬＫが２回目にローレベルからハイレベルに変化する迄の期間がクロック入力信号ＣＬＫの１周期である。また、クロック入力信号ＣＬＫが始めてローレベルからハイレベルに変化してからクロック入力信号ＣＬＫが２回目にハイレベルからローレベルに変化する迄の期間がクロック入力信号ＣＬＫの１．５周期である。
【０１８０】
クロック入力信号ＣＬＫの１．５周期の直前に第２位相出力信号ＰＨ［１］がハイレベルとなり第３位相出力信号ＰＨ［２］がローレベルとなって、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子とからそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。特に、最終段の第９位相出力信号ＰＨ［８］はローレベルに維持されたままであり、最大遅延量を有する第８位相出力信号ＰＨ［７］の位相遅延もクロック入力信号ＣＬＫの１．５周期を超過することがない。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによれば、１周期ではなく２、３周期分等の整数倍の周期でロックすると言う擬似ロックの問題を解消することが可能となる。
【０１８１】
《当初の小さな遅延量》
図１１は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が小さい場合の動作を示す波形図である。
【０１８２】
図１１でもクロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１８３】
クロック入力信号ＣＬＫがローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１８４】
図１１でも第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１８５】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１８６】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０１８７】
一方、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には早期に第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの変化が供給されているので、第２フリップフロップＦＦ２のデータ出力端子Ｑからはハイレベルのダウン信号ＤＯＷＮが出力されている。しかし、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルの変化が遅延して供給されるので、第１フリップフロップＦＦ１のデータ出力端子Ｑからはハイレベルのアップ信号ＵＰが遅延して出力される。その結果、チャージポンプ３は位相周波数比較器２から長期間に出力されるハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を低下する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が増大される。このようにして、進んでいた最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致するようになる。
【０１８８】
しかしながら、位相周波数比較器２からハイレベルのダウン信号ＤＯＷＮとローレベルのアップ信号ＵＰが長期間に出力されるか、位相周波数比較器２からハイレベルのアップ信号ＵＰとローレベルのダウン信号ＤＯＷＮが長期間に出力される場合には、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧が低下過剰となるか上昇過剰となり、アンロックが発生する可能性がある。
【０１８９】
９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮとはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３の第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧の低下過剰もしくは上昇過剰が軽減されて、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロックの問題を解消することが可能となる。
【０１９０】
図１６は、図１１と図１５と同様に第１位相出力信号ＰＨ［０］の位相よりも第９位相出力信号ＰＨ［８］の位相が相対的に進んでいる場合に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬにおいて１周期分遅延した第９位相出力信号ＰＨ［８］の位相が第１位相出力信号ＰＨ［０］の位相にロックするように位相周波数比較器２からパルス幅の長いハイレベルのアップ信号ＵＰが生成される様子を示す図である。
【０１９１】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬのアンロック防止回路５は、電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、短期間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。
【０１９２】
従って、図１６に示したように、第１位相出力信号ＰＨ［０］の立ち上がりエッジと第９位相出力信号ＰＨ［８］の立ち上がりエッジとの略中間のタイミングで、短期間のハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤがアンロック防止回路５から生成され位相周波数比較器２に供給される。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤに応答して強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮはハイレベルとなった後にローレベルとなる。
【０１９３】
従って、図１６に示した図１の本発明の実施の形態１による遅延ロックドループＤＬＬの動作によれば、図１５に示した遅延ロックドループの動作よりもアップ信号ＵＰのハイレベル期間が短縮され、アップ信号ＵＰとダウン信号ＤＯＷＮがローレベルとなる位相周波数比較動作の終了タイミングも早期とされる。その結果、図１６に示した図１の本発明の実施の形態１による遅延ロックドループＤＬＬの動作によって、位相がロックしない状態で電圧制御遅延ラインに供給される可変バイアス電圧が異常に高い状態となり電圧制御遅延ラインの消費電力が異常に高くなると言うアンロックの状態を解消することが可能となる。
【０１９４】
《当初の適正な遅延量》
図１２は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬによる位相ロック動作において、電圧制御遅延回路１の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路の当初の遅延量が適正な場合の動作を示す波形図である。
【０１９５】
図１２でもクロック入力信号ＣＬＫがローレベルの期間では、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２までリセット状態に制御されるので、第１位相出力信号ＰＨ［０］と第２位相出力信号ＰＨ［１］と第３位相出力信号ＰＨ［２］はローレベルとされる。
【０１９６】
クロック入力信号ＣＬＫがローレベルからハイレベルに変化すると、第１可変遅延回路ＤＬ０から第３可変遅延回路ＤＬ２まで活性状態に制御されるので、クロック入力信号ＣＬＫのローレベルからハイレベルへの変化時間よりも遅延時間の経過後に第１位相出力信号ＰＨ［０］がローレベルからハイレベルへ変化する。更に遅延時間の経過後に、第２位相出力信号ＰＨ［１］がローレベルからハイレベルへ変化して、また更に遅延時間の経過後に、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化する。
【０１９７】
図１２でも第２位相出力信号ＰＨ［１］がハイレベルで第３位相出力信号ＰＨ［２］がローレベルのタイミングで、ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂとが擬似ロック防止回路４の第４インバータＩｎ３の出力端子と第１ＮＡＮＤ回路ＮＡＮＤ０の出力端子からそれぞれ生成される。ハイレベルの可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔとローレベルの可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂに応答して、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８までリセット状態に制御されるので、第４位相出力信号ＰＨ［３］と第５位相出力信号ＰＨ［４］と第６位相出力信号ＰＨ［５］と第７位相出力信号ＰＨ［６］と第８位相出力信号ＰＨ［７］と第９位相出力信号ＰＨ［８］とはローレベルとされる。
【０１９８】
その後、可変遅延非反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｔがハイレベルからローレベルに変化して、可変遅延反転リセット信号ＲＳＴ＿ＶＤＬ＿Ｂがローレベルからハイレベルに変化するので、第４可変遅延回路ＤＬ３から第９可変遅延回路ＤＬ８まで活性状態に制御される。その結果、第３位相出力信号ＰＨ［２］がローレベルからハイレベルへ変化して遅延時間の経過後に、第４位相出力信号ＰＨ［３］がローレベルからハイレベルへ変化して、更に遅延時間の経過後に第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化する。
【０１９９】
第５位相出力信号ＰＨ［４］がローレベルからハイレベルへ変化してもアンロック防止回路５の第５インバータＩｎ４の伝播遅延時間の間は、第５インバータＩｎ４の出力信号はハイレベルを維持する。従って、その間では第２ＮＡＮＤ回路ＮＡＮＤ１の出力信号はローレベルとなり、第６インバータＩｎ５の出力端子からはハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成される。すなわち、第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５からは短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤが生成され位相周波数比較器２に供給される。
【０２００】
一方、位相周波数比較器２の第１フリップフロップＦＦ１のトリガ入力端子には第１位相出力信号ＰＨ［０］のローレベルからハイレベルへの変化が供給されるのと同時に、位相周波数比較器２の第２フリップフロップＦＦ２のトリガ入力端子には早期に第９位相出力信号ＰＨ［８］のローレベルからハイレベルへの変化が供給される。その結果、この供給タイミングにおいて、位相周波数比較器２の第１フリップフロップＦＦ１のデータ出力端子Ｑと第２フリップフロップＦＦ２のデータ出力端子Ｑとからそれぞれ短時間のハイレベルのアップ信号ＵＰとハイレベルのダウン信号ＤＯＷＮとが同時に出力され、その後、アップ信号ＵＰとダウン信号ＤＯＷＮとはともにローレベルとなる。従って、チャージポンプ３は位相周波数比較器２から短時間出力されるハイレベルのアップ信号ＵＰとハイレベルのダウン信号ＤＯＷＮとに応答して、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を変化せずに以前の値で保持する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致したまま維持するようになる。
【０２０１】
一方、９段の第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８により構成された電圧制御遅延回路１の略中間の第５可変遅延回路ＤＬ４から生成される第５位相出力信号ＰＨ［４］のローレベルからハイレベルへ変化に応答して、アンロック防止回路５は短期間の間にハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤを生成して位相周波数比較器２に供給する。従って、位相周波数比較器２はハイレベルの位相周波数比較器リセット信号ＲＳＴ＿ＰＦＤによって強制的にリセットされるので、位相周波数比較動作を終了して、アップ信号ＵＰとダウン信号ＤＯＷＮはハイレベルとなった後にローレベルとなる。その結果、チャージポンプ３は、第１バイアス電圧ＰＢＩＡＳと第２バイアス電圧ＮＢＩＡＳの電圧を変化せずに以前の値で保持する。従って、第１可変遅延回路ＤＬ０から第９可変遅延回路ＤＬ８までの各可変遅延回路の遅延時間が、変化せずに以前の値で保持される。このようにして、位相ロックしている最終段の第９位相出力信号ＰＨ［８］の位相が、初段の第１位相出力信号ＰＨ［０］の位相と一致したまま維持するようになる。
【０２０２】
以上、説明したように、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬでは、擬似ロック防止回路４は、第３インバータＩｎ２と第４インバータＩｎ３と第１ＮＡＮＤ回路ＮＡＮＤ０のみによって構成されている。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、擬似ロックを防止するための論理回路の規模を削減することが可能となる。
【０２０３】
更に図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬでは、アンロック防止回路５は、第５インバータＩｎ４と第６インバータＩｎ５と第２ＮＡＮＤ回路ＮＡＮＤ１のみによって構成されている。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、アンロックを防止するための論理回路の規模を削減することが可能となる。
【０２０４】
また更に、図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１７に示した本発明者によって本発明に先立って検討された遅延回路よりもＭＯＳトランジスタを２個削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０２０５】
更に図３に示した本発明の実施の形態１による可変遅延回路ＤＬｎは、図１８に示した本発明者によって本発明に先立って検討された遅延回路よりもバッファＢＦのチップ占有面積を削減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。
【０２０６】
［実施の形態２］
《ＡＦＥ・ＬＳＩの構成》
図１３は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを利用した本発明の実施の形態２によるアナログフロントエンド(ＡＦＥ)ＬＳＩの構成を示す図である。
【０２０７】
図１３に示すように、アナログフロントエンド(ＡＦＥ)ＬＳＩの半導体チップ１０は、相関ダブルサンプリング回路１１とプログラマブルゲインアンプ(ＰＧＡ)１２とアナログデジタル変換器１３とデジタルシグナルプロセッサ１４とロジック回路１５と遅延ロックドループ回路１６とタイミング発生器１７によって構成されている。この遅延ロックドループ回路１６は、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを含んで構成される。
【０２０８】
電荷結合素子(ＣＣＤ)等によって構成された撮像素子２０の映像信号は、半導体チップ１０の相関ダブルサンプリング回路１１に供給される。
【０２０９】
相関ダブルサンプリング回路(ＣＤＳ：Co-related Double Sampling)１１は、遅延ロックドループ回路１６から供給される黒レベルサンプリングクロックＳＰＢＬＫと信号サンプリングクロックＳＰＳＩＧに同期して撮像素子２０から出力される黒レベルと信号レベルをサンプリングして、黒レベルと信号レベルの差信号を出力する。プログラマブルゲインアンプ１２は相関ダブルサンプリング回路１１の出力信号を増幅して、プログラマブルゲインアンプ１２の増幅出力信号はアナログデジタル変換器１３の入力端子に供給される。
【０２１０】
アナログデジタル変換器１３の出力端子から生成されるデジタル変換出力信号は、デジタルシグナルプロセッサ１４によって信号処理される。タイミング発生器１８には外部から供給される外部クロックＥｘｔ＿ＣＬＫが印加され、タイミング発生器１８は基本クロックＣＬＫを生成して遅延ロックドループ回路１６に供給する。
【０２１１】
従って、遅延ロックドループ回路１６はタイミング発生器１８から供給される基本クロックＣＬＫをベースとして、基本クロックＣＬＫの位相とそれぞれ所定の位相差を有する黒レベルサンプリングクロックＳＰＢＬＫと信号サンプリングクロックＳＰＳＩＧを生成する。更に、遅延ロックドループ回路１６は、撮像素子２０に動作クロックを供給してプログラマブルゲインアンプ１２とアナログデジタル変換器１３とに動作期間を指示する動作クロックＡＤＣＫを供給する。
【０２１２】
また、ロジック回路１５は、外部から供給されるタイミング設定に応答して、遅延ロックドループ回路１６の電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の何段目の位相出力端子ＰＨ［ｎ］を黒レベルサンプリングクロックＳＰＢＬＫまたは信号サンプリングクロックＳＰＳＩＧとして出力するかを決定する。
【０２１３】
図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように、低ジッタ特性を有する。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示す本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、遅延ロックドループ回路１６から撮像素子２０に供給される動作クロックに含まれるジッタを低減することが可能となる。また更に、図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩによれば、遅延ロックドループ回路１６から相関ダブルサンプリング回路１１とプログラマブルゲインアンプ１２とアナログデジタル変換器１３と供給される動作クロックに含まれるジッタを低減することが可能となる。その結果、図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩによれば、撮像信号に関して低ノイズ・低ジッタの信号処理を実行することが可能となる。
【０２１４】
更に、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように遅延ロックドループ(ＤＬＬ)の擬似ロックやアンロックを防止する際に、論理回路の規模を低減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、ＬＳＩのチップ占有面積と消費電力とを低減することが可能となる。
【０２１５】
また、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬは、既に説明したように遅延ロックドループ回路１６の電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の回路規模を低減することが可能となる。その結果、図１に示した本発明の実施の形態１による遅延ロックドループＤＬＬを内蔵する図１３に示した本発明の実施の形態２によるアナログフロントエンドＬＳＩでは、ＬＳＩのチップ占有面積を低減することが可能となる。
【０２１６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２１７】
上述の実施の形態では、遅延ロックドループＤＬＬの電圧制御遅延回路１を構成する第１可変遅延回路ＤＬ０〜第９可変遅延回路ＤＬ８の各可変遅延回路は、入力端子ＩＮに供給される入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間で立ち上がる出力信号を出力端子ＯＵＴに生成するものであった。しかし、本発明は、これに限定されるものではなく、これと全く反対に、各可変遅延回路が、入力端子ＩＮに供給される入力信号のハイレベルからローレベルへの立ち下がりエッジから所定の遅延時間で立ち下が出力信号を出力端子ＯＵＴに生成する場合にも適用することが可能である。
【０２１８】
例えば、図１３に示した本発明の実施の形態２において、撮像素子２０は電荷結合素子(ＣＣＤ)にのみに限定されるものではなく、ＣＭＯＳイメージセンサ等のその他の撮像素子にも適用可能であることは言うまでもない。
【０２１９】
更に本発明は、デジタルカメラ等に搭載されるアナログフロントエンドＬＳＩにのみに限定されるものではなく、基本クロックから所定の位相遅延を有する複数の遅延クロックを生成して複数の内部機能ブロックに供給するシステムオンチップ(ＳｏＣ)ＬＳＩにも適応することが可能である。
【０２２０】
更に本発明は、図３と図４に示した可変遅延回路ＤＬｎの第１容量Ｃ１と第２容量Ｃ２とは、寄生容量で構成する以外にも、ＭＩＭ(金属・絶縁物・金属)構成の容量と、ＭＩＳ(金属・絶縁物・半導体)構成の容量等を使用することが可能である。
【符号の説明】
【０２２１】
ＤＬＬ…遅延ロックドループ
１…電圧制御遅延回路
２…位相周波数比較器
３…チャージポンプ
４…擬似ロック防止回路
５…アンロック防止回路
ＣＬＫ…クロック入力信号
Ｉｎ０…第１インバータ
Ｉｎ１…第２インバータ
ＤＬ０…第１可変遅延回路
ＤＬ１…第２可変遅延回路
ＤＬ２…第３可変遅延回路
ＤＬ３…第４可変遅延回路
ＤＬ４…第５可変遅延回路
ＤＬ５…第６可変遅延回路
ＤＬ６…第７可変遅延回路
ＤＬ７…第８可変遅延回路
ＤＬ８…第９可変遅延回路
ＰＢＩＡＳ…第１バイアス電圧
ＮＢＩＡＳ…第２バイアス電圧
ＩＮ…入力端子
ＯＵＴ…出力端子
ＰＨ［０］…第１位相出力信号
ＰＨ［１］…第２位相出力信号
ＰＨ［２］…第３位相出力信号
ＰＨ［３］…第４位相出力信号
ＰＨ［４］…第５位相出力信号
ＰＨ［５］…第６位相出力信号
ＰＨ［６］…第７位相出力信号
ＰＨ［７］…第８位相出力信号
ＰＨ［８］…第９位相出力信号
ＤＬｎ…可変遅延回路
ＮＭ０、ＮＭ１、ＮＭ２…ＮチャネルＭＯＳトランジスタ
ＰＭ０、ＰＭ１、ＰＭ２…ＰチャネルＭＯＳトランジスタ
ＢＦ…バッファ
Ｖｄｄ…電源電圧
ＧＮＤ…接地電圧
ＰＢＩＡＳ…第１バイアス電圧端子
ＮＢＩＡＳ…第２バイアス電圧端子
ＲＳＴ＿Ｔ…非反転リセット端子
ＲＳＴ＿Ｂ…反転リセット端子
ＯＵＴＢ…反転出力端子
ＯＵＴ…非反転出力端子
ＰＨ［ｎ］…位相出力端子
【特許請求の範囲】
【請求項１】
遅延ロックドループを内蔵する半導体集積回路であって、
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第２段の可変遅延回路の入力端子に供給され、
前記第２段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、
前記初段の可変遅延回路の第１位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、
前記遅延ロックドループは、擬似ロック防止回路を更に具備して、
前記擬似ロック防止回路は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第Ｍ＋１段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、
前記複数の可変遅延回路の前記初段の可変遅延回路から第Ｍ＋１段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給される
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記遅延ロックドループは、アンロック防止回路を更に具備して、
前記アンロック防止回路は、前記第Ｍ段の可変遅延回路の段数よりも大きい整数の段数である第Ｎ段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、
前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、
前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとを含み、
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタのゲートには前記反転リセット信号が供給され、前記第１ＮチャネルＭＯＳトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第２ＮチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第２可変バイアス電圧が供給され、
前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第２ＰチャネルＭＯＳトランジスタと第３ＰチャネルＭＯＳトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第３ＮチャネルＭＯＳトランジスタとを含み、
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタのゲートには前記非反転リセット信号が供給され、前記第３ＰチャネルＭＯＳトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第１可変バイアス電圧が供給される
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、
前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第１容量素子と第２容量素子とを更に有して、
前記第１容量素子は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタと並列に接続されて、前記第２容量素子は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタと並列に接続された
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、
前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成する
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記位相周波数比較器は、第１フリップフロップと第２フリップフロップと第１ＡＮＤ回路と第１ＯＲ回路とを有して、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第１フリップフロップのトリガ入力端子には前記第１位相出力信号が供給されて、前記第２フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、
前記第１フリップフロップのデータ出力端子と前記第２フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、
前記アップ信号と前記ダウン信号とは前記第１ＡＮＤ回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第１ＯＲ回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記第１ＯＲ回路の出力端子から生成されるリセット信号が、前記第１フリップフロップのリセット端子と前記第２フリップフロップのリセット端子とに供給される
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記チャージポンプは、チャージポンプ容量とＰチャネルカレントミラーと第１Ｐチャネル制御トランジスタとＮチャネルカレントミラーと第１Ｎチャネル制御トランジスタとを有して、
前記ＰチャネルカレントミラーのＰチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の両端間の第２バイアスに応答した入力電流が供給可能とされ、
前記ＮチャネルカレントミラーのＮチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第２バイアスに応答した前記入力電流が供給可能とされ、
前記ＰチャネルカレントミラーのＰチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは増大可能とされ、
前記ＮチャネルカレントミラーのＮチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは減少可能とされた
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記チャージポンプは、第２Ｐチャネル制御トランジスタと、第２Ｎチャネル制御トランジスタと、出力Ｎチャネルトランジスタと、出力Ｐチャネルトランジスタとを更に有して、
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタのソースと前記Ｐチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタのソースと前記Ｎチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、
前記出力Ｎチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、
前記出力Ｐチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Ｐチャネルトランジスタのゲートとドレインとは前記出力Ｎチャネルトランジスタのドレインと接続され、
前記第２Ｐチャネル制御トランジスタのソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタのソースとゲートとの間に接続され、
前記第２Ｎチャネル制御トランジスタのドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタのゲートとソースとの間に接続され、
前記アップ信号のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタによって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタは非活性状態に制御され、
前記ダウン信号のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタによって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタは非活性状態に制御される
ことを特徴とする半導体集積回路。
【請求項１１】
遅延ロックドループを内蔵する半導体集積回路の動作方法であって、
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第２段の可変遅延回路の入力端子に供給され、
前記第２段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、
前記初段の可変遅延回路の第１位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、
前記遅延ロックドループは、擬似ロック防止回路を更に具備して、
前記擬似ロック防止回路は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第Ｍ＋１段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、
前記複数の可変遅延回路の前記初段の可変遅延回路から第Ｍ＋１段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記遅延ロックドループは、アンロック防止回路を更に具備して、
前記アンロック防止回路は、前記第Ｍ段の可変遅延回路の段数よりも大きい整数の段数である第Ｎ段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、
前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了する
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、
前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとを含み、
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタのゲートには前記反転リセット信号が供給され、前記第１ＮチャネルＭＯＳトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第２ＮチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第２可変バイアス電圧が供給され、
前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第２ＰチャネルＭＯＳトランジスタと第３ＰチャネルＭＯＳトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第３ＮチャネルＭＯＳトランジスタとを含み、
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタのゲートには前記非反転リセット信号が供給され、前記第３ＰチャネルＭＯＳトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第１可変バイアス電圧が供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、
前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第１容量素子と第２容量素子とを更に有して、
前記第１容量素子は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタと並列に接続されて、前記第２容量素子は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタと並列に接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、
前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記位相周波数比較器は、第１フリップフロップと第２フリップフロップと第１ＡＮＤ回路と第１ＯＲ回路とを有して、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第１フリップフロップのトリガ入力端子には前記第１位相出力信号が供給されて、前記第２フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、
前記第１フリップフロップのデータ出力端子と前記第２フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、
前記アップ信号と前記ダウン信号とは前記第１ＡＮＤ回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第１ＯＲ回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記第１ＯＲ回路の出力端子から生成されるリセット信号が、前記第１フリップフロップのリセット端子と前記第２フリップフロップのリセット端子とに供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記チャージポンプは、チャージポンプ容量とＰチャネルカレントミラーと第１Ｐチャネル制御トランジスタとＮチャネルカレントミラーと第１Ｎチャネル制御トランジスタとを有して、
前記ＰチャネルカレントミラーのＰチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の両端間の第２バイアスに応答した入力電流が供給可能とされ、
前記ＮチャネルカレントミラーのＮチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第２バイアスに応答した前記入力電流が供給可能とされ、
前記ＰチャネルカレントミラーのＰチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは増大可能とされ、
前記ＮチャネルカレントミラーのＮチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは減少可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記チャージポンプは、第２Ｐチャネル制御トランジスタと、第２Ｎチャネル制御トランジスタと、出力Ｎチャネルトランジスタと、出力Ｐチャネルトランジスタとを更に有して、
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタのソースと前記Ｐチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタのソースと前記Ｎチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、
前記出力Ｎチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、
前記出力Ｐチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Ｐチャネルトランジスタのゲートとドレインとは前記出力Ｎチャネルトランジスタのドレインと接続され、
前記第２Ｐチャネル制御トランジスタのソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタのソースとゲートとの間に接続され、
前記第２Ｎチャネル制御トランジスタのドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタのゲートとソースとの間に接続され、
前記アップ信号のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタによって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタは非活性状態に制御され、
前記ダウン信号のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタによって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタは非活性状態に制御される
ことを特徴とする半導体集積回路の動作方法。
【請求項１】
遅延ロックドループを内蔵する半導体集積回路であって、
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第２段の可変遅延回路の入力端子に供給され、
前記第２段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、
前記初段の可変遅延回路の第１位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、
前記遅延ロックドループは、擬似ロック防止回路を更に具備して、
前記擬似ロック防止回路は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第Ｍ＋１段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、
前記複数の可変遅延回路の前記初段の可変遅延回路から第Ｍ＋１段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給される
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記遅延ロックドループは、アンロック防止回路を更に具備して、
前記アンロック防止回路は、前記第Ｍ段の可変遅延回路の段数よりも大きい整数の段数である第Ｎ段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、
前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、
前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとを含み、
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタのゲートには前記反転リセット信号が供給され、前記第１ＮチャネルＭＯＳトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第２ＮチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第２可変バイアス電圧が供給され、
前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第２ＰチャネルＭＯＳトランジスタと第３ＰチャネルＭＯＳトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第３ＮチャネルＭＯＳトランジスタとを含み、
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタのゲートには前記非反転リセット信号が供給され、前記第３ＰチャネルＭＯＳトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第１可変バイアス電圧が供給される
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、
前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第１容量素子と第２容量素子とを更に有して、
前記第１容量素子は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタと並列に接続されて、前記第２容量素子は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタと並列に接続された
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、
前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成する
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記位相周波数比較器は、第１フリップフロップと第２フリップフロップと第１ＡＮＤ回路と第１ＯＲ回路とを有して、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第１フリップフロップのトリガ入力端子には前記第１位相出力信号が供給されて、前記第２フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、
前記第１フリップフロップのデータ出力端子と前記第２フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、
前記アップ信号と前記ダウン信号とは前記第１ＡＮＤ回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第１ＯＲ回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記第１ＯＲ回路の出力端子から生成されるリセット信号が、前記第１フリップフロップのリセット端子と前記第２フリップフロップのリセット端子とに供給される
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記チャージポンプは、チャージポンプ容量とＰチャネルカレントミラーと第１Ｐチャネル制御トランジスタとＮチャネルカレントミラーと第１Ｎチャネル制御トランジスタとを有して、
前記ＰチャネルカレントミラーのＰチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の両端間の第２バイアスに応答した入力電流が供給可能とされ、
前記ＮチャネルカレントミラーのＮチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第２バイアスに応答した前記入力電流が供給可能とされ、
前記ＰチャネルカレントミラーのＰチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは増大可能とされ、
前記ＮチャネルカレントミラーのＮチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは減少可能とされた
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記チャージポンプは、第２Ｐチャネル制御トランジスタと、第２Ｎチャネル制御トランジスタと、出力Ｎチャネルトランジスタと、出力Ｐチャネルトランジスタとを更に有して、
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタのソースと前記Ｐチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタのソースと前記Ｎチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、
前記出力Ｎチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、
前記出力Ｐチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Ｐチャネルトランジスタのゲートとドレインとは前記出力Ｎチャネルトランジスタのドレインと接続され、
前記第２Ｐチャネル制御トランジスタのソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタのソースとゲートとの間に接続され、
前記第２Ｎチャネル制御トランジスタのドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタのゲートとソースとの間に接続され、
前記アップ信号のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタによって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタは非活性状態に制御され、
前記ダウン信号のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタによって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタは非活性状態に制御される
ことを特徴とする半導体集積回路。
【請求項１１】
遅延ロックドループを内蔵する半導体集積回路の動作方法であって、
前記遅延ロックドループは、１よりも大きい整数である合計Ｌ段の複数の可変遅延回路を含む電圧制御遅延回路と、位相周波数比較器と、チャージポンプとを具備して、
前記複数の可変遅延回路は直列接続され、前記複数の可変遅延回路の初段の可変遅延回路の入力端子にクロック入力信号が供給され、前記初段の可変遅延回路の出力信号は前記複数の可変遅延回路の第２段の可変遅延回路の入力端子に供給され、
前記第２段の可変遅延回路の出力信号に、前記複数の可変遅延回路の最終段の可変遅延回路の入力端子が応答して、
前記初段の可変遅延回路の第１位相出力信号と前記最終段の可変遅延回路の最終位相出力信号とは、前記位相周波数比較器の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記位相周波数比較器の一方の出力端子と他方の出力端子とにそれぞれ生成されるアップ信号とダウン信号とは、前記チャージポンプの一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記チャージポンプから生成される可変バイアス電圧が前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路に供給されることによって、前記各可変遅延回路の遅延時間が設定可能とされ、
前記遅延ロックドループは、擬似ロック防止回路を更に具備して、
前記擬似ロック防止回路は、前記複数の可変遅延回路の１よりも大きい整数である第Ｍ段の可変遅延回路のローレベルとハイレベルの一方の信号レベルである位相出力信号と第Ｍ＋１段の可変遅延回路のローレベルとハイレベルの他方の信号レベルである位相出力信号とに応答して、可変遅延非反転リセット信号と可変遅延反転リセット信号とを生成して、
前記複数の可変遅延回路の前記初段の可変遅延回路から第Ｍ＋１段の可変遅延回路までの各可変遅延回路には、前記クロック入力信号と前記クロック入力信号の反転信号であるクロック反転入力信号とがそれぞれ反転リセット信号と非反転リセット信号として供給され、
前記複数の可変遅延回路の第Ｍ＋２段の可変遅延回路から前記最終段の可変遅延回路までの各可変遅延回路には、前記擬似ロック防止回路から生成される前記可変遅延非反転リセット信号と前記可変遅延反転リセット信号とがそれぞれ非反転リセット信号と反転リセット信号として供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記遅延ロックドループは、アンロック防止回路を更に具備して、
前記アンロック防止回路は、前記第Ｍ段の可変遅延回路の段数よりも大きい整数の段数である第Ｎ段の可変遅延回路の位相出力信号のローレベルからハイレベルへの変化またはハイレベルからローレベルへの変化に応答して所定期間に位相周波数比較器リセット信号を生成して前記位相周波数比較器に供給して、
前記位相周波数比較器は、前記アンロック防止回路から供給される前記位相周波数比較器リセット信号に応答して、前記位相周波数比較器の前記一方の入力端子と前記他方の入力端子とにそれぞれ供給される前記第１位相出力信号と前記最終位相出力信号との位相周波数比較動作を強制的に終了する
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記電圧制御遅延回路の前記複数の可変遅延回路の各可変遅延回路は、初段回路と後段回路とを有して、
前記初段回路は、電源電圧と前記初段回路の反転出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタと、前記反転出力端子と接地電圧との間に直列に接続された第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとを含み、
前記初段回路では、前記第１ＰチャネルＭＯＳトランジスタのゲートには前記反転リセット信号が供給され、前記第１ＮチャネルＭＯＳトランジスタのゲートには前記各可変遅延回路の入力信号が供給され、前記第２ＮチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第２可変バイアス電圧が供給され、
前記後段回路は、前記電源電圧と前記各可変遅延回路の非反転出力端子との間に直列に接続された第２ＰチャネルＭＯＳトランジスタと第３ＰチャネルＭＯＳトランジスタと、前記非反転出力端子と前記接地電圧との間に接続された第３ＮチャネルＭＯＳトランジスタとを含み、
前記後段回路では、前記第３ＮチャネルＭＯＳトランジスタのゲートには前記非反転リセット信号が供給され、前記第３ＰチャネルＭＯＳトランジスタのゲートには前記反転出力端子の反転出力信号が供給され、前記第２ＰチャネルＭＯＳトランジスタのゲートには前記チャージポンプから生成される第１可変バイアス電圧が供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、非反転増幅器として動作するバッファを更に有して、
前記バッファの入力端子は前記非反転出力端子に接続され、前記バッファの出力端子から前記各可変遅延回路の各位相出力信号が生成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、第１容量素子と第２容量素子とを更に有して、
前記第１容量素子は前記初段回路の前記第１ＰチャネルＭＯＳトランジスタと並列に接続されて、前記第２容量素子は前記後段回路の前記第３ＮチャネルＭＯＳトランジスタと並列に接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
ハイレベルの前記非反転リセット信号とローレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、リセット状態に制御され、
前記リセット状態では、前記初段回路の前記第１ＰチャネルＭＯＳトランジスタがオン状態に制御され前記反転出力端子は前記電源電圧にプリチャージされ、前記後段回路の前記第３ＮチャネルＭＯＳトランジスタがオン状態に制御され前記非反転出力端子は前記接地電圧にプリチャージされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
ローレベルの前記非反転リセット信号とハイレベルの前記反転リセット信号とに応答して、前記電圧制御遅延回路の前記複数の可変遅延回路の前記各可変遅延回路は、活性状態に制御され、
前記活性状態では、前記各可変遅延回路は、前記入力信号のローレベルからハイレベルへの立ち上がりエッジから所定の遅延時間でローレベルからハイレベルへ立ち上がる非反転出力信号を前記非反転出力端子に生成する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記位相周波数比較器は、第１フリップフロップと第２フリップフロップと第１ＡＮＤ回路と第１ＯＲ回路とを有して、
前記第１フリップフロップのデータ入力端子と前記第２フリップフロップのデータ入力端子とに前記電源電圧が供給され、前記第１フリップフロップのトリガ入力端子には前記第１位相出力信号が供給されて、前記第２フリップフロップのトリガ入力端子には前記最終位相出力信号が供給され、
前記第１フリップフロップのデータ出力端子と前記第２フリップフロップのデータ出力端子から、前記チャージポンプの前記一方の入力端子と前記他方の入力端子にそれぞれ供給される前記アップ信号と前記ダウン信号とがそれぞれ生成され、
前記アップ信号と前記ダウン信号とは前記第１ＡＮＤ回路の一方の入力端子と他方の入力端子とにそれぞれ供給されて、前記第１ＡＮＤ回路の出力信号と前記アンロック防止回路から生成される前記位相周波数比較器リセット信号とが前記第１ＯＲ回路の一方の入力端子と他方の入力端子とにそれぞれ供給され、
前記第１ＯＲ回路の出力端子から生成されるリセット信号が、前記第１フリップフロップのリセット端子と前記第２フリップフロップのリセット端子とに供給される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記チャージポンプは、チャージポンプ容量とＰチャネルカレントミラーと第１Ｐチャネル制御トランジスタとＮチャネルカレントミラーと第１Ｎチャネル制御トランジスタとを有して、
前記ＰチャネルカレントミラーのＰチャネル入力トランジスタには、前記アップ信号のハイレベル期間にオン状態に制御される前記第１Ｐチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の両端間の第２バイアスに応答した入力電流が供給可能とされ、
前記ＮチャネルカレントミラーのＮチャネル入力トランジスタには、前記ダウン信号のハイレベル期間にオン状態に制御される前記第１Ｎチャネル制御トランジスタのドレイン・ソース電流経路を介して、前記チャージポンプ容量の前記両端間の前記第２バイアスに応答した前記入力電流が供給可能とされ、
前記ＰチャネルカレントミラーのＰチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは増大可能とされ、
前記ＮチャネルカレントミラーのＮチャネル出力トランジスタの出力電流により、前記チャージポンプ容量の前記両端間の前記第２バイアスは減少可能とされた
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記チャージポンプは、第２Ｐチャネル制御トランジスタと、第２Ｎチャネル制御トランジスタと、出力Ｎチャネルトランジスタと、出力Ｐチャネルトランジスタとを更に有して、
前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタのソースと前記Ｐチャネル出力トランジスタのソースとは前記電源電圧に接続され、前記Ｐチャネルカレントミラーの前記Ｐチャネル出力トランジスタのドレインは前記チャージポンプ容量の一端に接続され、前記チャージポンプ容量の他端は前記接地電圧に接続され、
前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタのソースと前記Ｎチャネル出力トランジスタのソースとは前記接地電圧に接続され、前記Ｎチャネルカレントミラーの前記Ｎチャネル出力トランジスタのドレインは前記チャージポンプ容量の前記一端に接続され、
前記出力Ｎチャネルトランジスタのソースとゲートとは、前記接地電圧と前記チャージポンプ容量の前記一端にそれぞれ接続され、
前記出力Ｐチャネルトランジスタのソースは前記電源電圧に接続され、前記出力Ｐチャネルトランジスタのゲートとドレインとは前記出力Ｎチャネルトランジスタのドレインと接続され、
前記第２Ｐチャネル制御トランジスタのソース・ドレイン電流経路は、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタのソースとゲートとの間に接続され、
前記第２Ｎチャネル制御トランジスタのドレイン・ソース電流経路は、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタのゲートとソースとの間に接続され、
前記アップ信号のローレベル期間にオン状態に制御される前記第２Ｐチャネル制御トランジスタによって、前記Ｐチャネルカレントミラーの前記Ｐチャネル入力トランジスタおよび前記Ｐチャネル出力トランジスタは非活性状態に制御され、
前記ダウン信号のローレベル期間にオン状態に制御される前記第２Ｎチャネル制御トランジスタによって、前記Ｎチャネルカレントミラーの前記Ｎチャネル入力トランジスタおよび前記Ｎチャネル出力トランジスタは非活性状態に制御される
ことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−７０２３９（Ｐ２０１３−７０２３９Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７３６０（Ｐ２０１１−２０７３６０）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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