【課題】入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供すること。
【解決手段】本発明にかかる遅延回路は、第１電流Ｉ０及び第１電流Ｉ０と略同一の第２電流Ｉ０を生成する電流ミラー回路と、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第１電流Ｉ０が流れることにより電圧Ｖ０を生成するトランジスタ６０７と、電圧Ｖ０に応じた参照電圧Ｖ１を生成する抵抗素子６０８，６０９と、コンデンサ６１３と、第２電流Ｉ０の電荷をコンデンサ６１３に蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する充放電部と、充放電部とコンデンサ６１３との間に設けられ、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第２電流Ｉ０が流れることにより、比較電圧Ｖ２を生成するトランジスタ６１１と、比較電圧Ｖ２と参照電圧Ｖ１とを比較し比較結果を出力信号Ｖｏｕｔとして出力する電圧比較部６１９と、を備える。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】非選択期間においてノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路を提供することを目的とする。
【解決手段】第１〜第４のトランジスタを設け、第１のトランジスタの、ソースとドレインのうち一方を第１の配線に接続し、他方を第２のトランジスタのゲート電極と接続し、ゲート電極を第５の配線に接続し、第２のトランジスタの、ソースとドレインのうち一方を第３の配線に接続し、他方を第６の配線に接続し、第３のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第２のトランジスタのゲート電極に接続し、ゲート電極を第４の配線に接続し、第４のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第６の配線に接続し、ゲート電極を第４の配線に接続する。 （もっと読む）

【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比（目標デューティー比）で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路１０は、デューティー比検出部１６と直流成分生成部１７とから構成される負帰還回路部によって、入力信号増幅部１５の入出力間で出力信号ＳＯのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路１０は、出力信号ＳＯのデューティー比を目的デューティー比に変更した上で、その出力信号ＳＯを出力することができる。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】温度や電圧の変動によって遅延回路に生じる遅延時間をキャンセルする。
【解決手段】Ｎチャンネル型の第１トランジスタ及びＰチャンネル型の第２トランジスタが直列接続されてなる複数のインバータＩＮＶｏ，ＩＮＶｅが交互に接続された遅延回路であって、電源配線ＶＤＤとインバータＩＮＶｅの入力ノードｉｎとの間に接続されたＰチャンネル型の第３トランジスタを備える。本発明によれば、温度や電圧などの変動が生じた場合であっても、第３トランジスタの存在により、複数のインバータにそれぞれ含まれる第２トランジスタの特性変動が相殺される。これにより、温度や電圧などの変動が生じた場合、遅延回路全体の遅延量変動は、第１トランジスタの特性変動によるものとみなすことが可能となる。 （もっと読む）

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。 （もっと読む）

【課題】位相差が減少された差動信号を生成するようにした差動信号生成回路を提供する。
【解決手段】入力信号を順次反転させて複数の遅延信号を生成するように構成されたインバータアレイと、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号とを予め設定された混合比で混合して第１の差動信号を生成するように構成された位相混合器とを備え、複数の遅延信号のうち、第１の遅延信号と第２の遅延信号との中間に該当する遅延時間を持つ第３の遅延信号を第２の差動信号として生成するように構成されることを特徴とする。 （もっと読む）

【課題】電源スイッチを非導通状態から導通状態に遷移させる時間を最適化できる半導体集積回路及びその電源スイッチ制御方法を提供する。
【解決手段】共通電源配線と、第１の回路と、それぞれ電源スイッチ制御信号に基づいて導通、非導通が制御され共通電源配線と第１の回路との間を並列に接続する複数の電源スイッチと、電源スイッチ制御信号と複数の電源スイッチとの間に接続され電源スイッチ制御信号が非導通状態から導通状態に遷移するときに電源スイッチ制御信号の遷移をそれぞれ異なった遅延時間だけ遅延させて複数の電源スイッチに伝え複数の電源スイッチをそれぞれ時間をずらして非導通状態から導通状態に遷移させる遅延回路と、各遅延回路の遅延時間の増減を制御する遅延時間制御部と、を備える。 （もっと読む）

【課題】半導体記憶装置の動作テストに際し、ストローブ信号の発生タイミングを適切に設定する。
【解決手段】遅延回路１３２は、外部クロック信号ＣＬＫＴを遅延させることにより内部クロック信号ＤＣＬＫを出力する。位相差判定回路１４４に含まれる検出電位発生回路は、内部クロック信号ＲＤＣＬＫＴのアクティブエッジのタイミングと、目標となる外部クロック信号ＣＬＫＴのタイミングとの差分に対応する検出電位を第１ノードに発生させる。位相差判定回路１４４に含まれる基準電位発生回路は、基準電位を第２ノードに発生させる。位相制御回路１３４は、検出電位にしたがって内部クロック信号ＤＣＬＫを遅延させる。このとき、検出電位が基準電位よりも大きいときには内部クロック信号ＤＣＬＫの１回あたりの調整量が変化する。 （もっと読む）

【課題】回路を通常の動作していない状態からスタンバイ状態に変える、及び、回路全体は通常の動作をしていない状態だがバイアス条件を変える、という具合に条件を変化させることでストレスを緩和する。
【解決手段】スタンバイ制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、機能回路部３０の論理状態を所定時間毎に変えるＭＯＤＥ制御信号を生成するモード制御回路２０と、機能回路部３０の出力信号を受け前記出力信号の出力を制御する出力制御回路５０と、を備え、出力制御回路５０はＭＯＤＥ制御信号をＤｅｌａｙ回路４０で遅延させて生成されるＤｅｌａｙ出力信号に基づき、機能回路部３０がＭＯＤＥ制御信号により論理状態を変えている間、前記機能回路部出力信号を出力に伝達せずに、機能回路部３０がＭＯＤＥ制御信号によって前記論理状態を変える直前の機能回路部出力信号を保持出力する。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。
【解決手段】キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第１のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第２のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。 （もっと読む）

【課題】 起動時に遅延回路部の遅延時間を調整する半導体装置を提供する。
【解決手段】 半導体装置は、電源立ち上げ動作時に遅延回路部の遅延時間を検出し、検出結果に基づいて遅延調整信号を生成する遅延制御部と、遅延回路部に設けられ、遅延調整信号に応じて遅延回路部の遅延時間を調整する遅延調整部とを備える。 （もっと読む）