半導体装置
【課題】回路を通常の動作していない状態からスタンバイ状態に変える、及び、回路全体は通常の動作をしていない状態だがバイアス条件を変える、という具合に条件を変化させることでストレスを緩和する。
【解決手段】スタンバイ制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、機能回路部３０の論理状態を所定時間毎に変えるＭＯＤＥ制御信号を生成するモード制御回路２０と、機能回路部３０の出力信号を受け前記出力信号の出力を制御する出力制御回路５０と、を備え、出力制御回路５０はＭＯＤＥ制御信号をＤｅｌａｙ回路４０で遅延させて生成されるＤｅｌａｙ出力信号に基づき、機能回路部３０がＭＯＤＥ制御信号により論理状態を変えている間、前記機能回路部出力信号を出力に伝達せずに、機能回路部３０がＭＯＤＥ制御信号によって前記論理状態を変える直前の機能回路部出力信号を保持出力する。
【解決手段】スタンバイ制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、機能回路部３０の論理状態を所定時間毎に変えるＭＯＤＥ制御信号を生成するモード制御回路２０と、機能回路部３０の出力信号を受け前記出力信号の出力を制御する出力制御回路５０と、を備え、出力制御回路５０はＭＯＤＥ制御信号をＤｅｌａｙ回路４０で遅延させて生成されるＤｅｌａｙ出力信号に基づき、機能回路部３０がＭＯＤＥ制御信号により論理状態を変えている間、前記機能回路部出力信号を出力に伝達せずに、機能回路部３０がＭＯＤＥ制御信号によって前記論理状態を変える直前の機能回路部出力信号を保持出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トランジスタのバイアス・温度不安定性等による劣化に対処可能とした半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体回路の動作状態において該回路を構成するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁体−半導体 電界効果トランジスタ）のストレスの緩和として、例えばホットキャリア（ＨＣ：Ｈｏｔ Ｃａｒｒｉｅｒ）や経時絶縁膜破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）によるストレス緩和が知られている。
【０００３】
近時の半導体プロセスの微細化技術の進展によるトランジスタサイズの縮減は著しく、微細化した半導体デバイスのストレスによる特性劣化として、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：負バイアス温度不安定性）と呼ばれるゲートのバイアスと温度によるデバイスの劣化現象が問題となっている。ＮＢＴＩは高温で加速されるが、ＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴ）のバイアス状態が、特定の状態になった場合に起こる。なお、Ｎ型ＭＩＳＦＥＴでは、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：正バイアス温度不安定性）が問題となる。
【０００４】
ＮＢＴＩに関して、例えば特許文献１には、電子システムが動作する時間のうち第１の部分の間、特定の記憶素子が第１の状態にあり、その間にデータが第１のフェーズで記憶されることと、電子システムが動作する時間のうち第２の部分の間、特定の記憶素子が第２の状態にあり、その間にデータが第２のフェーズで記憶されることを保証し、バイアス温度不安定性（ＢＴＩ）によるしきい値電圧シフトを低減する方法と装置が開示されている。これは、特定の記憶素子の状態を変更することで、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のバイアス状態を変え、ＢＴＩ劣化を抑制するものである。また特許文献２には、複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させ、スタンバイ時のＮＢＴＩ劣化を回避する発明が開示されている。この発明は、特定回路のトランジスタのバイアス状態を、動作タイミングを調整して、ＮＢＴＩストレスが加わる時間を少なくするものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５２６９６公報
【特許文献２】特開２００３−３１７４７９公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に関連技術の分析を与える。
【０００７】
特許文献１、２等に開示された関連技術では、特定のトランジスタまたは記憶素子のバイアス条件を変えることでＮＢＴＩのストレスを緩和している。また、特許文献１で開示されている、メモリセルの論理状態を変える技術では、メモリセルは「読み出し」を行わない限り、他の回路に影響を与えない。また、特許文献２においては、特定トランジスタのバイアス条件を当該特定トランジスタが他の回路に影響を与えない時間範囲で変更している。
【０００８】
また、機能回路においては、内部クロック信号を生成するための発振回路等のように、常時動作している回路もあるが、予め定められた特定の時間等には動作していない回路がある。なお、機能回路とは、論理回路の場合、例えば演算回路、符号化回路／復号回路、信号処理回路等、特定の機能を担う回路ブロックをいう。機能回路は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等、アナログ回路を含んでもよいことは勿論である。
【０００９】
機能回路において、常時動作している回路のバイアス状態を変えることは難しい。また、常時動作していない回路であっても、一般に、バイアス状態を変えることは、当該回路の論理状態を変えることになり、当該回路の出力を受ける回路（後段回路）の動作を変えることになる。このため、機能回路内の常時動作していない回路に対して、当該回路が動作していない時間であっても、バイアス状態を変え、回路全体の動作状態を変えることは、これまで行われていない。
【課題を解決するための手段】
【００１０】
本発明によれば、複数の電界効果トランジスタを含む第１の機能回路部と、タイマー回路と、第１の制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、前記第１の機能回路部の論理状態を所定時間毎に変える第２の制御信号を生成するモード制御回路と、前記第１の機能回路部の出力信号を受け、前記出力信号の出力を制御する出力制御回路と、を備え、前記出力制御回路は、前記第２の制御信号に応じて生成される第３の制御信号に基づき、前記第１の機能回路部が前記第２の制御信号により論理状態を変えている間、前記第１の機能回路部の出力信号を出力に伝達せず、前記第１の機能回路部が前記第２の制御信号によって前記論理状態を変える直前の前記第１の機能回路部の出力信号を保持出力する、半導体積回路装置が提供される。
【発明の効果】
【００１１】
本発明によれば、機能回路がスタンバイ状態の時に他の機能回路に影響を与えないように論理状態を変更し、当該機能回路を構成する電界効果トランジスタのストレスを緩和することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を説明するための図である。
【図２】本発明の第１の実施形態の構成を示す図である。
【図３】本発明の第１の実施形態の動作を説明するタイミングチャートである。
【図４】図２のＭＯＤＥ制御回路の構成を示す図である。
【図５】図４のＭＯＤＥ制御回路の回路動作を説明するタイミングチャートである。
【図６】図２の機能回路部の構成を示す図である。
【図７】図６のインバータ３３の構成例を示す図である。
【図８】図６の機能回路部の回路動作を説明するタイミングチャートである。
【図９】図２のＤｅｌａｙ回路の構成を示す図である。
【図１０】図９のＤｅｌａｙ回路の回路動作を説明するタイミングチャートである。
【図１１】図２の出力制御回路の構成を示す図である。
【図１２】図１１の出力制御回路の回路動作を説明するタイミングチャートである。
【図１３】本発明の第２の実施形態の構成を示す図である。
【図１４】本発明の第２の実施形態の動作を説明するタイミングチャートである。
【図１５】本発明の第３の実施形態の構成を示す図である。
【図１６】本発明の第３の実施形態の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１３】
本発明の実施形態について以下に説明する。本発明においては、複数の電界効果トランジスタを含む機能回路部（３０）と、タイマー回路（１０）と、第１の制御信号（スタンバイ制御信号）が活性状態のとき、前記タイマー回路（１０）からのタイマー出力信号に基づき、前記機能回路部（３０）の論理状態を所定時間毎に変える第２の制御信号（ＭＯＤＥ制御出力信号）を生成するモード制御回路（２０）と、前記機能回路部（３０）の出力信号（機能回路部出力信号）を受け、前記出力信号（機能回路部出力信号）の出力を制御する出力制御回路（５０）と、を備えている。出力制御回路（５０）は、前記第２の制御信号（ＭＯＤＥ制御出力信号）を遅延させる遅延回路（４０）から出力される第３の制御信号（Ｄｅｌａｙ出力信号）に基づき、前記機能回路部（３０）が前記第２の制御信号（ＭＯＤＥ制御出力信号）により論理状態を変えている期間中は、出力制御回路（５０）からの出力信号（制御後出力信号）として、前記機能回路部（３０）からの出力信号（機能回路部出力信号）は出力に伝達せず、代わりに、前記機能回路部（３０）が前記第２の制御信号（ＭＯＤＥ制御出力信号）によって前記論理状態を変える直前の前記機能回路部（３０）の出力信号（機能回路部出力信号）を保持出力する構成とされる。はじめに本発明の原理を説明する。
【００１４】
後述するように、多くの回路においては、バイアス条件として、
・ＮＢＴＩ劣化が進行するストレスとなるバイアス条件と、
・ＮＢＴＩ劣化が進行しないストレスとなるバイアス条件と、
の両方が存在する。
【００１５】
回路（機能回路）に対して、
このような２つのバイアス状態を交互に変え、
・回路が、通常の動作をしていない状態からスタンバイ状態へ変化、
・回路全体は、通常の動作をしていない状態だが、バイアス条件が変わる（通常の動作をしている条件に変わる）
というように変化させることで、ストレスを緩和する手法はこれまで提案されていない。
【００１６】
まず、本発明の理解のために、一般の論理回路のバイアス状態とＮＢＴＩやＰＢＴＩのストレスの関係を説明する。また、ＮＢＴＩの性質についても説明する。
【００１７】
図１に、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴで構成される）からなる３段のインバータの回路構成を示す。各インバータＩＮＶｉ（ｉ＝１、２、３）は、ソースが電源Ｖｄｄに接続されたＰ型ＭＩＳＦＥＴ（Ｑｐｉ）と、ソースがＧＮＤに接続されゲートとドレインがＰ型ＭＩＳＦＥＴのゲートとドレインにそれぞれ接続されたＮ型ＭＩＳＦＥＴ（Ｑｎｉ）を備えている。図１において、初段のインバータＩＮＶ１の入力ＩＮがＬｏｗとされスタンバイ状態であるものとする。スタンバイ状態の時、インバータＩＮＶ１とＩＮＶ３におけるＰ型ＭＩＳＦＥＴ Ｑｐ１とＱｐ３はＯＮ（オン）状態であり、そのソースとドレインは電源電圧Ｖｄｄ（Ｈｉｇｈ）であり、ゲートがＧＮＤのバイアス状態とされる。この時、Ｐ型ＭＩＳＦＥＴ Ｑｐ１とＱｐ３のバイアス状態は、ＮＢＴＩの劣化が進行するストレスとなるバイアス状態である。
【００１８】
一方、インバータＩＮＶ２のＰ型ＭＩＳＦＥＴ Ｑｐ２は、ＯＦＦ（オフ）状態であり、そのソースとドレインはそれぞれ電源電圧ＶｄｄとＧＮＤ電位であり、ゲートが電源電圧Ｖｄｄのバイアス状態とされる。Ｐ型ＭＩＳＦＥＴ Ｑｐ２のバイアス状態は、ＮＢＴＩの劣化が進行するストレスとなるバイアス状態ではない。Ｎ型ＭＩＳＦＥＴ Ｑｎ２はＯＮ状態であり、そのソースとドレインがＧＮＤ電位であり、ゲートが電源電圧Ｖｄｄである。このＮ型ＭＩＳＦＥＴ Ｑｎ２のバイアス状態は、ＰＢＴＩ劣化が進行するストレスのバイアス状態である。
【００１９】
各ＭＩＳＦＥＴでこのようなバイアス状態が続くと、劣化が進んだもの（ＭＩＳＦＥＴ）とそうでないもの（ＭＩＳＦＥＴ）とが出てくる。このため、回路特性にその影響が出てくる。
【００２０】
ＮＢＴＩ（Ｐ型ＭＩＳＦＥＴが対象）は次のような特性を有する。
・ 一般に高温ほど劣化が進行する（高温で加速される）。
・ ゲート電界が大きいほど劣化が進行する。
・ リカバリー効果があり、ＮＢＴＩストレス条件が解除されると、劣化を回復する傾向がある。なお、本発明ではこのリカバリー効果も考慮する。
【００２１】
本発明においては、
回路（機能回路）を、通常の動作をしていない状態からスタンバイ状態に変える、及び、
回路（機能回路）全体は、通常の動作をしていない状態だが、バイアス条件を変える、
というように条件を変化させることで、ストレスを緩和する。
【００２２】
すなわち、本発明においては、特定のトランジスタ、特定の小規模回路（メモリセル等）をバイアス条件を変える対象とするのではなく、機能回路を単位として一括でバイアス条件を変える対象としている。
【００２３】
そして、本発明においては、バイアス条件変更対象の機能回路に対して、該機能回路内のトランジスタのバイアス条件の変更により、他の機能回路に対して、影響を与えることがないように制御して、該機能回路内のトランジスタのストレスを緩和している。以下、いくつかの実施形態に即して説明する。
【００２４】
＜実施形態１＞
図２は、本発明の第１の実施形態の構成を示す図である。図２は、半導体集積回路装置における本発明の要部構成を示す図であり、半導体集積回路装置に含まれる機能回路１、２が示されている。なお、図２では、単に説明の容易化のため、バイアス条件変更対象の機能回路１とその後段の機能回路２のみが示されているが、本発明において、機能回路は２つに制限されるものでないことは勿論であり、半導体集積回路装置が他の回路ブロックを含んでもよいことは勿論である。
【００２５】
図２を参照すると、本実施形態において、機能回路１は、
予め設定された所定時間毎にＴｉｍｅｒ出力信号（例えばＨｉｇｈパルス）を出力するタイマー回路（Ｔｉｍｅｒ回路）１０と、
Ｔｉｍｅｒ回路１０からのＴｉｍｅｒ出力信号と、スタンバイ制御信号とを入力し、モード制御信号（ＭＯＤＥ制御出力信号）を出力するモード制御回路（ＭＯＤＥ制御回路）２０と、
ＭＯＤＥ制御回路２０の出力であるＭＯＤＥ制御出力信号により、入力を反転するか否かを制御する回路を備えた機能回路部３０と、
ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号を入力しＭＯＤＥ制御出力信号を遅延させた信号（Ｄｅｌａｙ出力信号）を出力する遅延回路（Ｄｅｌａｙ回路）４０と、
Ｄｅｌａｙ回路４０からのＤｅｌａｙ出力信号に基づき、機能回路部３０からの出力である機能回路部出力信号の他の機能回路（後段回路）への出力を制御し、制御後出力信号を出力する出力制御回路５０と、
を備えている。
【００２６】
特に制限されないが、スタイバイ制御信号は、半導体集積回路装置外部から直接入力する構成としてもよい。あるいは、スタンバイ制御信号は、半導体集積回路装置に外部から入力される制御信号をデコードする不図示のデコーダ回路（半導体集積回路装置内に設けられる）でスタンバイ状態と判定されたときに活性化（例えばＨｉｇｈレベルに設定）される構成としてもよい。なお、Ｔｉｍｅｒ回路１０は、入力されるクロック信号を、予め設定されたカウント値分を計数した時点で所定パルス幅のパルス信号を出力し再び計数を開示するタイマカウンタ等で構成される。
【００２７】
図３は、図２に示した回路の動作を説明するタイミングチャートである。機能回路部３０を反転させる時間をＴ０として、Ｔ０毎にＴｉｍｅｒ回路１０からパルス幅Ｔ１のＨｉｇｈパルスがＴｉｍｅｒ回路１０から出力される。このとき、機能回路をスタンバイ状態にするスタンバイ制御信号がＨｉｇｈ（スタンバイ状態を示す）のとき、ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号もＨｉｇｈになる。ＭＯＤＥ制御出力信号はＴｉｍｅｒ出力信号と同時に立ち上がり、同時に立ち下り、パルス幅はともにＴ１である。
【００２８】
外部からの入力は機能回路部３０に入力される。機能回路部３０にはＭＯＤＥ制御出力信号が入力され、ＭＯＤＥ制御出力信号がＨｉｇｈのとき、機能回路部３０において入力を反転する。その結果、機能回路部３０において入力で論理状態が決定される回路（Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを含む）の論理状態も反転する。
【００２９】
一方、ＭＯＤＥ制御回路２０の出力であるＭＯＤＥ制御出力信号は、Ｄｅｌａｙ回路４０に入力され、所定時間遅延され、Ｄｅｌａｙ出力信号（パルス幅Ｔ２）として、出力制御回路５０に入力される。Ｄｅｌａｙ回路４０では、ＭＯＤＥ制御出力信号のＨｉｇｈパルスの立ち上がりのタイミングと立ち下がりのタイミングを遅延させ、ＭＯＤＥ制御出力信号の立ち上がりから遅延して立ち上がるパルス幅Ｔ２（＞Ｔ１）のＨｉｇｈパルスのＤｅｌａｙ出力信号が出力される。
【００３０】
出力制御回路５０は、Ｄｅｌａｙ回路４０からのＤｅｌａｙ出力信号がＬｏｗのときは、機能回路部３０の機能回路部出力信号をスルー出力し、Ｄｅｌａｙ出力信号がＨｉｇｈとなると、Ｄｅｌａｙ出力信号がＨｉｇｈになる直前の機能回路部３０の機能回路部出力信号を保持出力し、このため、Ｄｅｌａｙ出力信号がＨｉｇｈの期間、機能回路部４０の論理状態が反転しても（図３の例では、Ｄｅｌａｙ出力信号がＨｉｇｈの期間Ｔ２に機能回路部出力信号はＨｉｇｈからＬｏｗに反転する）、反転前の機能回路部出力信号の値を維持し、制御後出力信号として後段回路２へ出力する。
【００３１】
つぎに、Ｔｉｍｅｒ出力信号、ＭＯＤＥ制御出力信号がＬｏｗとなると、ＭＯＤＥ制御出力信号のＬｏｗへの遷移に応答して機能回路部３０の状態も、反転状態から正規状態に戻り、機能回路部出力信号がＬｏｗから元のＨｉｇｈに戻る。このとき、出力制御回路５０は、ラッチ状態から解除され、機能回路部３０からの機能回路部出力信号をそのまま制御後出力信号として、後段回路（機能回路）２に伝える。
【００３２】
以上の一連の動作により、機能回路１において、所定時間Ｔ０毎に、機能回路部３０は論理状態を反転し、ＮＢＴＩに関して、劣化の進行と劣化が進行しない状態、回復が行われ、そのときの機能回路１からの出力は、変化なく、前の状態を維持し続けることが可能となる。
【００３３】
図４は、ＭＯＤＥ制御回路２０の構成を示す図である。Ｔｉｍｅｒ回路１０からのＴｉｍｅｒ出力信号とスタンバイ制御信号を受けるＮＡＮＤ回路２１と、ＮＡＮＤ回路２１の出力を反転してＭＯＤＥ制御出力信号を生成するインバータ２２を備えている。図５は、図４のＭＯＤＥ制御回路２０の動作を示すタイミングチャートである。Ｔｉｍｅｒ出力信号とスタンバイ制御信号がともにＨｉｇｈのとき、ＭＯＤＥ制御出力信号はＨｉｇｈとなる。なお、Ｔｉｍｅｒ出力信号の立ち上がりエッジからＭＯＤＥ制御出力信号への立ち上がりエッジへの遅延、Ｔｉｍｅｒ出力信号の立ち下りエッジからＭＯＤＥ制御出力信号への立ち下りエッジへの遅延は、ＮＡＮＤ回路２１とインバータ２２の各伝播遅延時間の和に対応している。
【００３４】
図６は、図２の機能回路部３０の構成例を示す図である。図６を参照すると、機能回路部３０は、Ｐ型ＭＩＳＦＥＴ、Ｎ型ＭＩＳＦＥＴからなる第１、第２のトランスファゲート３１、３２と、インバータ３３、３４と、ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳＦＥＴ）からなる３段のインバータ３５、３６、３７を備えている。機能回路部３０内の機能を担う回路は、説明の容易化のため、３段のインバータ（図１を参照して説明した回路に対応する）として例示されているが、本発明はかかる構成にのみ限定されるものでないことは勿論である。トランスファゲート３１、３２と、インバータ３３、３４は、ＭＯＤＥ制御出力信号に基づき、機能回路部３０への入力を反転した状態、又は非反転（正転）状態で３段のインバータに伝達する制御を行う切替回路を構成している。
【００３５】
インバータ３４はＭＯＤＥ制御出力信号の反転信号を生成し、ＭＯＤＥ制御出力信号とその反転信号は、トランスファゲート３１のＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴのゲートと、トランスファゲート３２のＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴのゲートに入力される。入力信号はトランスファゲート３１に入力され、インバータ３３による入力信号の反転信号はトランスファゲート３２に入力される。トランスファゲート３１、３２の出力は共通に接続され、制御後入力信号として、インバータ３５に入力される。
【００３６】
通常、機能回路部３０において入力を反転させないときは、ＭＯＤＥ制御出力信号はＬｏｗであり、トランスファゲート３１がＯＮし、トランスファゲート３２がＯＦＦし、パスＡ（ｐａｔｈＡ）で入力を伝える。機能回路部３０において入力を反転させるときは、ＭＯＤＥ制御出力信号はＨｉｇｈであり、トランスファゲート３２がＯＮし、トランスファゲート３１がＯＦＦし、パスＢ（ｐａｔｈＢ）を通る。
【００３７】
入力を受けけるインバータ３３は、入力が変化しないかぎり状態は固定であるため、Ｐ型ＭＩＳＦＥＴを使用すると、ＮＢＴＩが進行する状態となることがある。もし、Ｐ型ＭＩＳＦＥＴの劣化が問題となる場合には、例えば図７に示すように、デプレッションＮ型ＭＩＳＦＥＴ３８と、エンハンスメントＮ型ＭＩＳＦＥＴ３９で構成する。あるいはゲート絶縁膜の厚いＰ型ＭＩＳＦＥＴを用いてもよい。
【００３８】
図８は、図６の回路の動作を示すタイミングチャートである。ＭＯＤＥ制御出力信号がＬｏｗからＨｉｇｈとなると、制御後入力信号は反転する。ＭＯＤＥ制御出力信号がＬｏｗのとき、入力はＨｉｇｈであり、制御後入力信号は入力と同電位のＨｉｇｈとされ、Ｎ型ＭＩＳＦＥＴＱｎ１、Ｐ型ＭＩＳＦＥＴＱｐ２、Ｎ型ＭＩＳＦＥＴＱｎ３がオンとされ、Ｎ型ＭＩＳＦＥＴＱｎ１、Ｑｎ３のソースとドレインはＧＮＤ電位、ゲートは電源電位Ｖｄｄにバイアスされ、Ｐ型ＭＩＳＦＥＴＱｐ２のソースとドレインは電源電位Ｖｄｄ、ゲートはＧＮＤ電位にバイアスされる。ＭＯＤＥ制御出力信号がＨｉｇｈになると、制御後入力信号は入力をインバータ３３で反転したＬｏｗとなり、Ｐ型ＭＩＳＦＥＴＱｐ１、Ｎ型ＭＩＳＦＥＴＱｎ２、Ｐ型ＭＩＳＦＥＴＱｐ３がオンとされ、Ｐ型ＭＩＳＦＥＴＱｐ１、Ｑｐ３のソースとドレインは電源電位Ｖｄｄ、ゲートはＧＮＤ電位にバイアスされ、Ｎ型ＭＩＳＦＥＴＱｎ２のソースとドレインはＧＮＤ電位、ゲートは電源電位Ｖｄｄにバイアスされる。そして、ＭＯＤＥ制御出力信号がＨｉｇｈからＬｏｗとなると、制御後入力信号は、ＭＯＤＥ制御出力信号がＬｏｗのときの値（もとの値）に戻る。
【００３９】
図９は、図２のＤｅｌａｙ回路４０の回路構成を示す図である。図９を参照すると、Ｄｅｌａｙ回路４０は、ＭＯＤＥ制御出力信号を遅延させるインバータ遅延回路４１と、ソースが電源に接続されインバータ遅延回路４１の出力をゲートに受けるＰ型ＭＩＳＦＥＴ４２と、ソースがＰ型ＭＩＳＦＥＴ４２のドレインに接続され、ＭＯＤＥ制御出力信号をゲートに受けるＰ型ＭＩＳＦＥＴ４３と、ソースがＧＮＤに接続され、インバータ遅延回路４１の出力をゲートに受けるＮ型ＭＩＳＦＥＴ４４と、ソースがＧＮＤに接続され、ＭＯＤＥ制御出力信号をゲートに受けるＮ型ＭＩＳＦＥＴ４５を備え、Ｎ型ＭＩＳＦＥＴ４４、４５のドレイン、Ｐ型ＭＩＳＦＥＴ４３のドレインは共通接続され、共通接続されたドレインノードからＤｅｌａｙ出力信号が出力される。
【００４０】
ＭＯＤＥ制御出力信号がＬｏｗからＨｉｇｈに切り替わるとき、Ｄｅｌａｙ出力信号は、Ｎ型ＭＩＳＦＥＴ４５がＯＮし、即座にＬｏｗへ切り替わる。逆に、ＭＯＤＥ制御出力信号がＨｉｇｈからＬｏｗになる場合は、インバータ遅延回路４１を介してＰ型ＭＩＳＦＥＴ４２がＯＮするため、Ｄｅｌａｙ出力信号のＨｉｇｈへの引き上げは遅くなる。このことにより、機能回路が反転する際、機能回路の出力が切り替わる前に、ラッチをかけることができる。
【００４１】
逆に、ラッチを解除する際は、機能回路が十分もとの状態にもどってから、出力を後段へ伝えることになり、出力波形において不要なジッタを抑制することができる。
【００４２】
図１０は、図９のＤｅｌａｙ回路４０の動作を示すタイミングチャートである。ＭＯＤＥ制御出力信号のＨｉｇｈ期間の幅Ｔ１に対して、Ｄｅｌａｙ出力信号Ｔ２のＨｉｇｈ期間の幅は、インバータ遅延分だけ伸びている。
【００４３】
図１１は、出力制御回路５０の構成を示す図である。出力制御回路５０は、Ｄｅｌａｙ出力信号がＬｏｗのとき、入力信号をそのまま出力し、Ｄｅｌａｙ出力信号がＨｉｇｈのとき、直前の信号をラッチ出力するラッチ回路となっている。出力制御回路５０は、トランスファゲート５１、５２、インバータ５３、５４、５５、５６を備えている。Ｄｅｌａｙ出力信号がＬｏｗのとき、トランスファゲート５１はＯＮし、トランスファゲート５２はＯＦＦ、機能回路部出力信号はトランスファゲート５１、インバータ５４と、インバータ５６（反転型の出力バッファ）を介して、制御後出力信号として、後段の機能回路２へスルーで出力される。Ｄｅｌａｙ出力信号がＨｉｇｈのとき、トランスファゲート５１はＯＦＦし、トランスファゲート５２はＯＮし、インバータ５４と５５は一方の出力が他方の入力、他方の出力が一方の入力に接続され、フリップフロップ（記憶素子）を構成する。機能回路部出力信号はトランスファゲート５１、インバータ５４、５６を介して、制御後出力信号として、後段の機能回路２へ出力される。
【００４４】
図１２は、図１１の出力制御回路５０の動作を示すタイミングチャートである。図１２に示すように、Ｔｉｍｅｒ回路１０の制御によって、機能回路部３０の状態が反転しても、Ｄｅｌａｙ出力信号の制御により、制御後出力信号は、前の状態（Ｄｅｌａｙ出力信号がＨｉｇｈになる直前の状態）を維持しつづける。
【００４５】
機能回路を構成するＭＩＳＦＥＴのバイアス状態、論理状態が交互に変わるため、ＮＢＴＩ劣化進行状態やＰＢＴＩ劣化進行状態が特定のＭＩＳＦＥＴに起こるということはない。また、ＮＢＴＩに関して劣化の回復（リカバリー）進行状態になることから、機能回路全体の劣化が抑制される。
【００４６】
次に本発明の第２の実施形態を説明する。図１３は、本発明の第２の実施形態の構成を示す図である。本発明の第２の実施形態においては、前記第１の実施形態に対して、Ｔｉｍｅｒ回路１０をスタンバイ制御信号によって制御する。このことにより、Ｔｉｍｅｒ回路１０は、スタンバイ状態の場合にのみ、トリガーがかかり、活性化される。すなわち、Ｔｉｍｅｒ回路１０は、スタンバイ状態の時にのみ動作し、Ｔｉｍｅｒ出力信号を出力する。
【００４７】
図１４は、本発明の第２の実施形態の動作を説明するタイミングチャートである。図１４に示すとおり、スタンバイ制御信号をトリガーにして、Ｔｉｍｅｒ回路１０は活性化され、Ｔｉｍｅｒ出力信号を出力する。スタンバイ状態の頻度（またはスタンバイ状態の期間）は製品によって異なる。このため、製品によっては、Ｔｉｍｅｒ回路１０を常時動作せると、その消費電力が無視できなくなる場合がある。そこで、本実施形態では、Ｔｉｍｅｒ回路１０を、スタンバイ制御信号に基づき、スタンバイ時にのみ動作させるようにしている。この結果、消費電力の低減が可能である。
【００４８】
次に本発明の第３の実施形態を説明する。図１５は、本発明の第３の実施形態の構成を示す図である。図１５を参照すると、本実施形態においては、前記第１の実施形態で示したＭＯＤＥ制御出力信号から、当該機能回路部３０の反転を示すＢｕｓｙ信号を出し、チップ全体の制御を司るシステムコントロール回路３に伝える。
【００４９】
機能回路部３０において状態を反転している期間は、機能回路部３０の出力（機能回路部出力信号）を無視するように制御する。本実施形態では、Ｂｕｓｙ信号を受けたシステムコントロール回路３は、機能回路部３０の出力を無視するように、出力制御信号を出力制御回路５０に供給する。出力制御回路５０は、システムコントロール回路３からの出力制御信号に基づき、機能回路部３０において状態を反転している期間は、機能回路部３０から出力される機能回路部出力信号を出力せず、機能回路部３０において状態を反転する直前の機能回路部出力信号を保持出力する。
【００５０】
図１６は、図１５の動作を説明するタイミングチャートである。図１６に示すように、スタンバイ状態の間（スタンバイ制御信号がＨｉｇｈの期間）、Ｈｉｇｈのｂｕｓｙ信号（ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号）はシステムコントロール回路３に伝えられる。システムコントロール回路３は、出力制御信号を出して、出力制御回路５０を制御し、機能回路部３０の出力を後段の機能回路２へ伝えないように制御する。
【００５１】
図１６に示すように、出力制御信号がＨｉｇｈのとき、機能回路出力信号のＬｏｗは、制御後出力信号には伝達されず、制御後出力信号は、ＭＯＤＥ制御出力信号がＨｉｇｈに変化する直前の値であるＨｉｇｈを出し続ける。
【００５２】
図１５では、システムコントロール回路３から機能回路１の出力を制御しているが、システムコントロール回路３は複数の機能回路を制御しても良い。例えば、チップから外部への出力をすべて停止するように制御する構成とした場合、広範囲の回路でＭＩＳＦＥＴの劣化を抑制することが可能である。
【００５３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５４】
１ 機能回路
２ 機能回路（後段）
３ システムコントロール回路
１０ タイマー回路（Ｔｉｍｅｒ回路）
２０ モード制御回路（ＭＯＤＥ制御回路）
２１ ＮＡＮＤ回路
２２、３３、３４、３５、３６、３７、４１−１〜４１−４、５３、５４、５５、５６ インバータ
３０ 機能回路部
３１、３２、５１、５２ トランスファゲート
３８ デプレッションＮ型ＭＩＳＦＥＴ
３９ エンハンスメントＮ型ＭＩＳＦＥＴ
４０ 遅延回路（Ｄｅｌａｙ回路）
４１ インバータ遅延回路
４２、４２、４３ Ｐ型ＭＩＳＦＥＴ
４４、４５ Ｎ型ＭＩＳＦＥＴ
５０ 出力制御回路
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トランジスタのバイアス・温度不安定性等による劣化に対処可能とした半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体回路の動作状態において該回路を構成するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁体−半導体 電界効果トランジスタ）のストレスの緩和として、例えばホットキャリア（ＨＣ：Ｈｏｔ Ｃａｒｒｉｅｒ）や経時絶縁膜破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）によるストレス緩和が知られている。
【０００３】
近時の半導体プロセスの微細化技術の進展によるトランジスタサイズの縮減は著しく、微細化した半導体デバイスのストレスによる特性劣化として、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：負バイアス温度不安定性）と呼ばれるゲートのバイアスと温度によるデバイスの劣化現象が問題となっている。ＮＢＴＩは高温で加速されるが、ＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴ）のバイアス状態が、特定の状態になった場合に起こる。なお、Ｎ型ＭＩＳＦＥＴでは、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：正バイアス温度不安定性）が問題となる。
【０００４】
ＮＢＴＩに関して、例えば特許文献１には、電子システムが動作する時間のうち第１の部分の間、特定の記憶素子が第１の状態にあり、その間にデータが第１のフェーズで記憶されることと、電子システムが動作する時間のうち第２の部分の間、特定の記憶素子が第２の状態にあり、その間にデータが第２のフェーズで記憶されることを保証し、バイアス温度不安定性（ＢＴＩ）によるしきい値電圧シフトを低減する方法と装置が開示されている。これは、特定の記憶素子の状態を変更することで、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のバイアス状態を変え、ＢＴＩ劣化を抑制するものである。また特許文献２には、複数のメモリセルを有するメモリアレイの中から選択回路によりメモリセルを選択し、その読み出し信号をメインアンプに伝える信号線に設けられるプリチャージ回路を構成するＭＯＳＦＥＴを、上記選択回路に伝えられるメモリセルの選択開始信号に基づいてオン状態にし、上記メモリセルからの読み出し信号が伝えられる前にオフ状態にしてプリチャージを終了させ、スタンバイ時のＮＢＴＩ劣化を回避する発明が開示されている。この発明は、特定回路のトランジスタのバイアス状態を、動作タイミングを調整して、ＮＢＴＩストレスが加わる時間を少なくするものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５２６９６公報
【特許文献２】特開２００３−３１７４７９公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に関連技術の分析を与える。
【０００７】
特許文献１、２等に開示された関連技術では、特定のトランジスタまたは記憶素子のバイアス条件を変えることでＮＢＴＩのストレスを緩和している。また、特許文献１で開示されている、メモリセルの論理状態を変える技術では、メモリセルは「読み出し」を行わない限り、他の回路に影響を与えない。また、特許文献２においては、特定トランジスタのバイアス条件を当該特定トランジスタが他の回路に影響を与えない時間範囲で変更している。
【０００８】
また、機能回路においては、内部クロック信号を生成するための発振回路等のように、常時動作している回路もあるが、予め定められた特定の時間等には動作していない回路がある。なお、機能回路とは、論理回路の場合、例えば演算回路、符号化回路／復号回路、信号処理回路等、特定の機能を担う回路ブロックをいう。機能回路は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等、アナログ回路を含んでもよいことは勿論である。
【０００９】
機能回路において、常時動作している回路のバイアス状態を変えることは難しい。また、常時動作していない回路であっても、一般に、バイアス状態を変えることは、当該回路の論理状態を変えることになり、当該回路の出力を受ける回路（後段回路）の動作を変えることになる。このため、機能回路内の常時動作していない回路に対して、当該回路が動作していない時間であっても、バイアス状態を変え、回路全体の動作状態を変えることは、これまで行われていない。
【課題を解決するための手段】
【００１０】
本発明によれば、複数の電界効果トランジスタを含む第１の機能回路部と、タイマー回路と、第１の制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、前記第１の機能回路部の論理状態を所定時間毎に変える第２の制御信号を生成するモード制御回路と、前記第１の機能回路部の出力信号を受け、前記出力信号の出力を制御する出力制御回路と、を備え、前記出力制御回路は、前記第２の制御信号に応じて生成される第３の制御信号に基づき、前記第１の機能回路部が前記第２の制御信号により論理状態を変えている間、前記第１の機能回路部の出力信号を出力に伝達せず、前記第１の機能回路部が前記第２の制御信号によって前記論理状態を変える直前の前記第１の機能回路部の出力信号を保持出力する、半導体積回路装置が提供される。
【発明の効果】
【００１１】
本発明によれば、機能回路がスタンバイ状態の時に他の機能回路に影響を与えないように論理状態を変更し、当該機能回路を構成する電界効果トランジスタのストレスを緩和することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を説明するための図である。
【図２】本発明の第１の実施形態の構成を示す図である。
【図３】本発明の第１の実施形態の動作を説明するタイミングチャートである。
【図４】図２のＭＯＤＥ制御回路の構成を示す図である。
【図５】図４のＭＯＤＥ制御回路の回路動作を説明するタイミングチャートである。
【図６】図２の機能回路部の構成を示す図である。
【図７】図６のインバータ３３の構成例を示す図である。
【図８】図６の機能回路部の回路動作を説明するタイミングチャートである。
【図９】図２のＤｅｌａｙ回路の構成を示す図である。
【図１０】図９のＤｅｌａｙ回路の回路動作を説明するタイミングチャートである。
【図１１】図２の出力制御回路の構成を示す図である。
【図１２】図１１の出力制御回路の回路動作を説明するタイミングチャートである。
【図１３】本発明の第２の実施形態の構成を示す図である。
【図１４】本発明の第２の実施形態の動作を説明するタイミングチャートである。
【図１５】本発明の第３の実施形態の構成を示す図である。
【図１６】本発明の第３の実施形態の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１３】
本発明の実施形態について以下に説明する。本発明においては、複数の電界効果トランジスタを含む機能回路部（３０）と、タイマー回路（１０）と、第１の制御信号（スタンバイ制御信号）が活性状態のとき、前記タイマー回路（１０）からのタイマー出力信号に基づき、前記機能回路部（３０）の論理状態を所定時間毎に変える第２の制御信号（ＭＯＤＥ制御出力信号）を生成するモード制御回路（２０）と、前記機能回路部（３０）の出力信号（機能回路部出力信号）を受け、前記出力信号（機能回路部出力信号）の出力を制御する出力制御回路（５０）と、を備えている。出力制御回路（５０）は、前記第２の制御信号（ＭＯＤＥ制御出力信号）を遅延させる遅延回路（４０）から出力される第３の制御信号（Ｄｅｌａｙ出力信号）に基づき、前記機能回路部（３０）が前記第２の制御信号（ＭＯＤＥ制御出力信号）により論理状態を変えている期間中は、出力制御回路（５０）からの出力信号（制御後出力信号）として、前記機能回路部（３０）からの出力信号（機能回路部出力信号）は出力に伝達せず、代わりに、前記機能回路部（３０）が前記第２の制御信号（ＭＯＤＥ制御出力信号）によって前記論理状態を変える直前の前記機能回路部（３０）の出力信号（機能回路部出力信号）を保持出力する構成とされる。はじめに本発明の原理を説明する。
【００１４】
後述するように、多くの回路においては、バイアス条件として、
・ＮＢＴＩ劣化が進行するストレスとなるバイアス条件と、
・ＮＢＴＩ劣化が進行しないストレスとなるバイアス条件と、
の両方が存在する。
【００１５】
回路（機能回路）に対して、
このような２つのバイアス状態を交互に変え、
・回路が、通常の動作をしていない状態からスタンバイ状態へ変化、
・回路全体は、通常の動作をしていない状態だが、バイアス条件が変わる（通常の動作をしている条件に変わる）
というように変化させることで、ストレスを緩和する手法はこれまで提案されていない。
【００１６】
まず、本発明の理解のために、一般の論理回路のバイアス状態とＮＢＴＩやＰＢＴＩのストレスの関係を説明する。また、ＮＢＴＩの性質についても説明する。
【００１７】
図１に、相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴで構成される）からなる３段のインバータの回路構成を示す。各インバータＩＮＶｉ（ｉ＝１、２、３）は、ソースが電源Ｖｄｄに接続されたＰ型ＭＩＳＦＥＴ（Ｑｐｉ）と、ソースがＧＮＤに接続されゲートとドレインがＰ型ＭＩＳＦＥＴのゲートとドレインにそれぞれ接続されたＮ型ＭＩＳＦＥＴ（Ｑｎｉ）を備えている。図１において、初段のインバータＩＮＶ１の入力ＩＮがＬｏｗとされスタンバイ状態であるものとする。スタンバイ状態の時、インバータＩＮＶ１とＩＮＶ３におけるＰ型ＭＩＳＦＥＴ Ｑｐ１とＱｐ３はＯＮ（オン）状態であり、そのソースとドレインは電源電圧Ｖｄｄ（Ｈｉｇｈ）であり、ゲートがＧＮＤのバイアス状態とされる。この時、Ｐ型ＭＩＳＦＥＴ Ｑｐ１とＱｐ３のバイアス状態は、ＮＢＴＩの劣化が進行するストレスとなるバイアス状態である。
【００１８】
一方、インバータＩＮＶ２のＰ型ＭＩＳＦＥＴ Ｑｐ２は、ＯＦＦ（オフ）状態であり、そのソースとドレインはそれぞれ電源電圧ＶｄｄとＧＮＤ電位であり、ゲートが電源電圧Ｖｄｄのバイアス状態とされる。Ｐ型ＭＩＳＦＥＴ Ｑｐ２のバイアス状態は、ＮＢＴＩの劣化が進行するストレスとなるバイアス状態ではない。Ｎ型ＭＩＳＦＥＴ Ｑｎ２はＯＮ状態であり、そのソースとドレインがＧＮＤ電位であり、ゲートが電源電圧Ｖｄｄである。このＮ型ＭＩＳＦＥＴ Ｑｎ２のバイアス状態は、ＰＢＴＩ劣化が進行するストレスのバイアス状態である。
【００１９】
各ＭＩＳＦＥＴでこのようなバイアス状態が続くと、劣化が進んだもの（ＭＩＳＦＥＴ）とそうでないもの（ＭＩＳＦＥＴ）とが出てくる。このため、回路特性にその影響が出てくる。
【００２０】
ＮＢＴＩ（Ｐ型ＭＩＳＦＥＴが対象）は次のような特性を有する。
・ 一般に高温ほど劣化が進行する（高温で加速される）。
・ ゲート電界が大きいほど劣化が進行する。
・ リカバリー効果があり、ＮＢＴＩストレス条件が解除されると、劣化を回復する傾向がある。なお、本発明ではこのリカバリー効果も考慮する。
【００２１】
本発明においては、
回路（機能回路）を、通常の動作をしていない状態からスタンバイ状態に変える、及び、
回路（機能回路）全体は、通常の動作をしていない状態だが、バイアス条件を変える、
というように条件を変化させることで、ストレスを緩和する。
【００２２】
すなわち、本発明においては、特定のトランジスタ、特定の小規模回路（メモリセル等）をバイアス条件を変える対象とするのではなく、機能回路を単位として一括でバイアス条件を変える対象としている。
【００２３】
そして、本発明においては、バイアス条件変更対象の機能回路に対して、該機能回路内のトランジスタのバイアス条件の変更により、他の機能回路に対して、影響を与えることがないように制御して、該機能回路内のトランジスタのストレスを緩和している。以下、いくつかの実施形態に即して説明する。
【００２４】
＜実施形態１＞
図２は、本発明の第１の実施形態の構成を示す図である。図２は、半導体集積回路装置における本発明の要部構成を示す図であり、半導体集積回路装置に含まれる機能回路１、２が示されている。なお、図２では、単に説明の容易化のため、バイアス条件変更対象の機能回路１とその後段の機能回路２のみが示されているが、本発明において、機能回路は２つに制限されるものでないことは勿論であり、半導体集積回路装置が他の回路ブロックを含んでもよいことは勿論である。
【００２５】
図２を参照すると、本実施形態において、機能回路１は、
予め設定された所定時間毎にＴｉｍｅｒ出力信号（例えばＨｉｇｈパルス）を出力するタイマー回路（Ｔｉｍｅｒ回路）１０と、
Ｔｉｍｅｒ回路１０からのＴｉｍｅｒ出力信号と、スタンバイ制御信号とを入力し、モード制御信号（ＭＯＤＥ制御出力信号）を出力するモード制御回路（ＭＯＤＥ制御回路）２０と、
ＭＯＤＥ制御回路２０の出力であるＭＯＤＥ制御出力信号により、入力を反転するか否かを制御する回路を備えた機能回路部３０と、
ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号を入力しＭＯＤＥ制御出力信号を遅延させた信号（Ｄｅｌａｙ出力信号）を出力する遅延回路（Ｄｅｌａｙ回路）４０と、
Ｄｅｌａｙ回路４０からのＤｅｌａｙ出力信号に基づき、機能回路部３０からの出力である機能回路部出力信号の他の機能回路（後段回路）への出力を制御し、制御後出力信号を出力する出力制御回路５０と、
を備えている。
【００２６】
特に制限されないが、スタイバイ制御信号は、半導体集積回路装置外部から直接入力する構成としてもよい。あるいは、スタンバイ制御信号は、半導体集積回路装置に外部から入力される制御信号をデコードする不図示のデコーダ回路（半導体集積回路装置内に設けられる）でスタンバイ状態と判定されたときに活性化（例えばＨｉｇｈレベルに設定）される構成としてもよい。なお、Ｔｉｍｅｒ回路１０は、入力されるクロック信号を、予め設定されたカウント値分を計数した時点で所定パルス幅のパルス信号を出力し再び計数を開示するタイマカウンタ等で構成される。
【００２７】
図３は、図２に示した回路の動作を説明するタイミングチャートである。機能回路部３０を反転させる時間をＴ０として、Ｔ０毎にＴｉｍｅｒ回路１０からパルス幅Ｔ１のＨｉｇｈパルスがＴｉｍｅｒ回路１０から出力される。このとき、機能回路をスタンバイ状態にするスタンバイ制御信号がＨｉｇｈ（スタンバイ状態を示す）のとき、ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号もＨｉｇｈになる。ＭＯＤＥ制御出力信号はＴｉｍｅｒ出力信号と同時に立ち上がり、同時に立ち下り、パルス幅はともにＴ１である。
【００２８】
外部からの入力は機能回路部３０に入力される。機能回路部３０にはＭＯＤＥ制御出力信号が入力され、ＭＯＤＥ制御出力信号がＨｉｇｈのとき、機能回路部３０において入力を反転する。その結果、機能回路部３０において入力で論理状態が決定される回路（Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを含む）の論理状態も反転する。
【００２９】
一方、ＭＯＤＥ制御回路２０の出力であるＭＯＤＥ制御出力信号は、Ｄｅｌａｙ回路４０に入力され、所定時間遅延され、Ｄｅｌａｙ出力信号（パルス幅Ｔ２）として、出力制御回路５０に入力される。Ｄｅｌａｙ回路４０では、ＭＯＤＥ制御出力信号のＨｉｇｈパルスの立ち上がりのタイミングと立ち下がりのタイミングを遅延させ、ＭＯＤＥ制御出力信号の立ち上がりから遅延して立ち上がるパルス幅Ｔ２（＞Ｔ１）のＨｉｇｈパルスのＤｅｌａｙ出力信号が出力される。
【００３０】
出力制御回路５０は、Ｄｅｌａｙ回路４０からのＤｅｌａｙ出力信号がＬｏｗのときは、機能回路部３０の機能回路部出力信号をスルー出力し、Ｄｅｌａｙ出力信号がＨｉｇｈとなると、Ｄｅｌａｙ出力信号がＨｉｇｈになる直前の機能回路部３０の機能回路部出力信号を保持出力し、このため、Ｄｅｌａｙ出力信号がＨｉｇｈの期間、機能回路部４０の論理状態が反転しても（図３の例では、Ｄｅｌａｙ出力信号がＨｉｇｈの期間Ｔ２に機能回路部出力信号はＨｉｇｈからＬｏｗに反転する）、反転前の機能回路部出力信号の値を維持し、制御後出力信号として後段回路２へ出力する。
【００３１】
つぎに、Ｔｉｍｅｒ出力信号、ＭＯＤＥ制御出力信号がＬｏｗとなると、ＭＯＤＥ制御出力信号のＬｏｗへの遷移に応答して機能回路部３０の状態も、反転状態から正規状態に戻り、機能回路部出力信号がＬｏｗから元のＨｉｇｈに戻る。このとき、出力制御回路５０は、ラッチ状態から解除され、機能回路部３０からの機能回路部出力信号をそのまま制御後出力信号として、後段回路（機能回路）２に伝える。
【００３２】
以上の一連の動作により、機能回路１において、所定時間Ｔ０毎に、機能回路部３０は論理状態を反転し、ＮＢＴＩに関して、劣化の進行と劣化が進行しない状態、回復が行われ、そのときの機能回路１からの出力は、変化なく、前の状態を維持し続けることが可能となる。
【００３３】
図４は、ＭＯＤＥ制御回路２０の構成を示す図である。Ｔｉｍｅｒ回路１０からのＴｉｍｅｒ出力信号とスタンバイ制御信号を受けるＮＡＮＤ回路２１と、ＮＡＮＤ回路２１の出力を反転してＭＯＤＥ制御出力信号を生成するインバータ２２を備えている。図５は、図４のＭＯＤＥ制御回路２０の動作を示すタイミングチャートである。Ｔｉｍｅｒ出力信号とスタンバイ制御信号がともにＨｉｇｈのとき、ＭＯＤＥ制御出力信号はＨｉｇｈとなる。なお、Ｔｉｍｅｒ出力信号の立ち上がりエッジからＭＯＤＥ制御出力信号への立ち上がりエッジへの遅延、Ｔｉｍｅｒ出力信号の立ち下りエッジからＭＯＤＥ制御出力信号への立ち下りエッジへの遅延は、ＮＡＮＤ回路２１とインバータ２２の各伝播遅延時間の和に対応している。
【００３４】
図６は、図２の機能回路部３０の構成例を示す図である。図６を参照すると、機能回路部３０は、Ｐ型ＭＩＳＦＥＴ、Ｎ型ＭＩＳＦＥＴからなる第１、第２のトランスファゲート３１、３２と、インバータ３３、３４と、ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳＦＥＴ）からなる３段のインバータ３５、３６、３７を備えている。機能回路部３０内の機能を担う回路は、説明の容易化のため、３段のインバータ（図１を参照して説明した回路に対応する）として例示されているが、本発明はかかる構成にのみ限定されるものでないことは勿論である。トランスファゲート３１、３２と、インバータ３３、３４は、ＭＯＤＥ制御出力信号に基づき、機能回路部３０への入力を反転した状態、又は非反転（正転）状態で３段のインバータに伝達する制御を行う切替回路を構成している。
【００３５】
インバータ３４はＭＯＤＥ制御出力信号の反転信号を生成し、ＭＯＤＥ制御出力信号とその反転信号は、トランスファゲート３１のＰ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴのゲートと、トランスファゲート３２のＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴのゲートに入力される。入力信号はトランスファゲート３１に入力され、インバータ３３による入力信号の反転信号はトランスファゲート３２に入力される。トランスファゲート３１、３２の出力は共通に接続され、制御後入力信号として、インバータ３５に入力される。
【００３６】
通常、機能回路部３０において入力を反転させないときは、ＭＯＤＥ制御出力信号はＬｏｗであり、トランスファゲート３１がＯＮし、トランスファゲート３２がＯＦＦし、パスＡ（ｐａｔｈＡ）で入力を伝える。機能回路部３０において入力を反転させるときは、ＭＯＤＥ制御出力信号はＨｉｇｈであり、トランスファゲート３２がＯＮし、トランスファゲート３１がＯＦＦし、パスＢ（ｐａｔｈＢ）を通る。
【００３７】
入力を受けけるインバータ３３は、入力が変化しないかぎり状態は固定であるため、Ｐ型ＭＩＳＦＥＴを使用すると、ＮＢＴＩが進行する状態となることがある。もし、Ｐ型ＭＩＳＦＥＴの劣化が問題となる場合には、例えば図７に示すように、デプレッションＮ型ＭＩＳＦＥＴ３８と、エンハンスメントＮ型ＭＩＳＦＥＴ３９で構成する。あるいはゲート絶縁膜の厚いＰ型ＭＩＳＦＥＴを用いてもよい。
【００３８】
図８は、図６の回路の動作を示すタイミングチャートである。ＭＯＤＥ制御出力信号がＬｏｗからＨｉｇｈとなると、制御後入力信号は反転する。ＭＯＤＥ制御出力信号がＬｏｗのとき、入力はＨｉｇｈであり、制御後入力信号は入力と同電位のＨｉｇｈとされ、Ｎ型ＭＩＳＦＥＴＱｎ１、Ｐ型ＭＩＳＦＥＴＱｐ２、Ｎ型ＭＩＳＦＥＴＱｎ３がオンとされ、Ｎ型ＭＩＳＦＥＴＱｎ１、Ｑｎ３のソースとドレインはＧＮＤ電位、ゲートは電源電位Ｖｄｄにバイアスされ、Ｐ型ＭＩＳＦＥＴＱｐ２のソースとドレインは電源電位Ｖｄｄ、ゲートはＧＮＤ電位にバイアスされる。ＭＯＤＥ制御出力信号がＨｉｇｈになると、制御後入力信号は入力をインバータ３３で反転したＬｏｗとなり、Ｐ型ＭＩＳＦＥＴＱｐ１、Ｎ型ＭＩＳＦＥＴＱｎ２、Ｐ型ＭＩＳＦＥＴＱｐ３がオンとされ、Ｐ型ＭＩＳＦＥＴＱｐ１、Ｑｐ３のソースとドレインは電源電位Ｖｄｄ、ゲートはＧＮＤ電位にバイアスされ、Ｎ型ＭＩＳＦＥＴＱｎ２のソースとドレインはＧＮＤ電位、ゲートは電源電位Ｖｄｄにバイアスされる。そして、ＭＯＤＥ制御出力信号がＨｉｇｈからＬｏｗとなると、制御後入力信号は、ＭＯＤＥ制御出力信号がＬｏｗのときの値（もとの値）に戻る。
【００３９】
図９は、図２のＤｅｌａｙ回路４０の回路構成を示す図である。図９を参照すると、Ｄｅｌａｙ回路４０は、ＭＯＤＥ制御出力信号を遅延させるインバータ遅延回路４１と、ソースが電源に接続されインバータ遅延回路４１の出力をゲートに受けるＰ型ＭＩＳＦＥＴ４２と、ソースがＰ型ＭＩＳＦＥＴ４２のドレインに接続され、ＭＯＤＥ制御出力信号をゲートに受けるＰ型ＭＩＳＦＥＴ４３と、ソースがＧＮＤに接続され、インバータ遅延回路４１の出力をゲートに受けるＮ型ＭＩＳＦＥＴ４４と、ソースがＧＮＤに接続され、ＭＯＤＥ制御出力信号をゲートに受けるＮ型ＭＩＳＦＥＴ４５を備え、Ｎ型ＭＩＳＦＥＴ４４、４５のドレイン、Ｐ型ＭＩＳＦＥＴ４３のドレインは共通接続され、共通接続されたドレインノードからＤｅｌａｙ出力信号が出力される。
【００４０】
ＭＯＤＥ制御出力信号がＬｏｗからＨｉｇｈに切り替わるとき、Ｄｅｌａｙ出力信号は、Ｎ型ＭＩＳＦＥＴ４５がＯＮし、即座にＬｏｗへ切り替わる。逆に、ＭＯＤＥ制御出力信号がＨｉｇｈからＬｏｗになる場合は、インバータ遅延回路４１を介してＰ型ＭＩＳＦＥＴ４２がＯＮするため、Ｄｅｌａｙ出力信号のＨｉｇｈへの引き上げは遅くなる。このことにより、機能回路が反転する際、機能回路の出力が切り替わる前に、ラッチをかけることができる。
【００４１】
逆に、ラッチを解除する際は、機能回路が十分もとの状態にもどってから、出力を後段へ伝えることになり、出力波形において不要なジッタを抑制することができる。
【００４２】
図１０は、図９のＤｅｌａｙ回路４０の動作を示すタイミングチャートである。ＭＯＤＥ制御出力信号のＨｉｇｈ期間の幅Ｔ１に対して、Ｄｅｌａｙ出力信号Ｔ２のＨｉｇｈ期間の幅は、インバータ遅延分だけ伸びている。
【００４３】
図１１は、出力制御回路５０の構成を示す図である。出力制御回路５０は、Ｄｅｌａｙ出力信号がＬｏｗのとき、入力信号をそのまま出力し、Ｄｅｌａｙ出力信号がＨｉｇｈのとき、直前の信号をラッチ出力するラッチ回路となっている。出力制御回路５０は、トランスファゲート５１、５２、インバータ５３、５４、５５、５６を備えている。Ｄｅｌａｙ出力信号がＬｏｗのとき、トランスファゲート５１はＯＮし、トランスファゲート５２はＯＦＦ、機能回路部出力信号はトランスファゲート５１、インバータ５４と、インバータ５６（反転型の出力バッファ）を介して、制御後出力信号として、後段の機能回路２へスルーで出力される。Ｄｅｌａｙ出力信号がＨｉｇｈのとき、トランスファゲート５１はＯＦＦし、トランスファゲート５２はＯＮし、インバータ５４と５５は一方の出力が他方の入力、他方の出力が一方の入力に接続され、フリップフロップ（記憶素子）を構成する。機能回路部出力信号はトランスファゲート５１、インバータ５４、５６を介して、制御後出力信号として、後段の機能回路２へ出力される。
【００４４】
図１２は、図１１の出力制御回路５０の動作を示すタイミングチャートである。図１２に示すように、Ｔｉｍｅｒ回路１０の制御によって、機能回路部３０の状態が反転しても、Ｄｅｌａｙ出力信号の制御により、制御後出力信号は、前の状態（Ｄｅｌａｙ出力信号がＨｉｇｈになる直前の状態）を維持しつづける。
【００４５】
機能回路を構成するＭＩＳＦＥＴのバイアス状態、論理状態が交互に変わるため、ＮＢＴＩ劣化進行状態やＰＢＴＩ劣化進行状態が特定のＭＩＳＦＥＴに起こるということはない。また、ＮＢＴＩに関して劣化の回復（リカバリー）進行状態になることから、機能回路全体の劣化が抑制される。
【００４６】
次に本発明の第２の実施形態を説明する。図１３は、本発明の第２の実施形態の構成を示す図である。本発明の第２の実施形態においては、前記第１の実施形態に対して、Ｔｉｍｅｒ回路１０をスタンバイ制御信号によって制御する。このことにより、Ｔｉｍｅｒ回路１０は、スタンバイ状態の場合にのみ、トリガーがかかり、活性化される。すなわち、Ｔｉｍｅｒ回路１０は、スタンバイ状態の時にのみ動作し、Ｔｉｍｅｒ出力信号を出力する。
【００４７】
図１４は、本発明の第２の実施形態の動作を説明するタイミングチャートである。図１４に示すとおり、スタンバイ制御信号をトリガーにして、Ｔｉｍｅｒ回路１０は活性化され、Ｔｉｍｅｒ出力信号を出力する。スタンバイ状態の頻度（またはスタンバイ状態の期間）は製品によって異なる。このため、製品によっては、Ｔｉｍｅｒ回路１０を常時動作せると、その消費電力が無視できなくなる場合がある。そこで、本実施形態では、Ｔｉｍｅｒ回路１０を、スタンバイ制御信号に基づき、スタンバイ時にのみ動作させるようにしている。この結果、消費電力の低減が可能である。
【００４８】
次に本発明の第３の実施形態を説明する。図１５は、本発明の第３の実施形態の構成を示す図である。図１５を参照すると、本実施形態においては、前記第１の実施形態で示したＭＯＤＥ制御出力信号から、当該機能回路部３０の反転を示すＢｕｓｙ信号を出し、チップ全体の制御を司るシステムコントロール回路３に伝える。
【００４９】
機能回路部３０において状態を反転している期間は、機能回路部３０の出力（機能回路部出力信号）を無視するように制御する。本実施形態では、Ｂｕｓｙ信号を受けたシステムコントロール回路３は、機能回路部３０の出力を無視するように、出力制御信号を出力制御回路５０に供給する。出力制御回路５０は、システムコントロール回路３からの出力制御信号に基づき、機能回路部３０において状態を反転している期間は、機能回路部３０から出力される機能回路部出力信号を出力せず、機能回路部３０において状態を反転する直前の機能回路部出力信号を保持出力する。
【００５０】
図１６は、図１５の動作を説明するタイミングチャートである。図１６に示すように、スタンバイ状態の間（スタンバイ制御信号がＨｉｇｈの期間）、Ｈｉｇｈのｂｕｓｙ信号（ＭＯＤＥ制御回路２０からのＭＯＤＥ制御出力信号）はシステムコントロール回路３に伝えられる。システムコントロール回路３は、出力制御信号を出して、出力制御回路５０を制御し、機能回路部３０の出力を後段の機能回路２へ伝えないように制御する。
【００５１】
図１６に示すように、出力制御信号がＨｉｇｈのとき、機能回路出力信号のＬｏｗは、制御後出力信号には伝達されず、制御後出力信号は、ＭＯＤＥ制御出力信号がＨｉｇｈに変化する直前の値であるＨｉｇｈを出し続ける。
【００５２】
図１５では、システムコントロール回路３から機能回路１の出力を制御しているが、システムコントロール回路３は複数の機能回路を制御しても良い。例えば、チップから外部への出力をすべて停止するように制御する構成とした場合、広範囲の回路でＭＩＳＦＥＴの劣化を抑制することが可能である。
【００５３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５４】
１ 機能回路
２ 機能回路（後段）
３ システムコントロール回路
１０ タイマー回路（Ｔｉｍｅｒ回路）
２０ モード制御回路（ＭＯＤＥ制御回路）
２１ ＮＡＮＤ回路
２２、３３、３４、３５、３６、３７、４１−１〜４１−４、５３、５４、５５、５６ インバータ
３０ 機能回路部
３１、３２、５１、５２ トランスファゲート
３８ デプレッションＮ型ＭＩＳＦＥＴ
３９ エンハンスメントＮ型ＭＩＳＦＥＴ
４０ 遅延回路（Ｄｅｌａｙ回路）
４１ インバータ遅延回路
４２、４２、４３ Ｐ型ＭＩＳＦＥＴ
４４、４５ Ｎ型ＭＩＳＦＥＴ
５０ 出力制御回路
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタを含む機能回路部と、
タイマー回路と、
第１の制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、前記機能回路部の論理状態を所定時間毎に変える第２の制御信号を生成するモード制御回路と、
前記機能回路部の出力信号を受け、前記出力信号の出力を制御する出力制御回路と、
を備え、
前記出力制御回路は、前記第２の制御信号に応じて生成される第３の制御信号に基づき、前記機能回路部が前記第２の制御信号により論理状態を変えている間、前記機能回路部の出力信号を出力に伝達せず、前記機能回路部が前記第２の制御信号によって前記論理状態を変える直前の前記機能回路部の出力信号を保持出力する、半導体集積回路装置。
【請求項２】
前記第１の制御信号は、機能回路のスタンバイ状態を制御する信号である請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の制御信号を所定時間遅延させた信号を前記第３の制御信号として生成し、前期出力制御回路に供給する遅延回路を備えた請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記電界効果トランジスタがＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁体−半導体 電界効果トランジスタ）であり、
前記機能回路部の論理状態を所定時間毎に変える第２の制御信号に基づき、前記機能回路部に含まれる複数のＭＩＳＦＥＴが、
ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ；負バイアス温度不安定性）又はＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ；正バイアス温度不安定性）が進行するストレス状態と、
ＮＢＴＩ又はＰＢＴＩが進行しないストレス状態と、
を交互に受ける請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記タイマー回路が前記第１の制御信号を入力し、前記第１の制御信号が活性化すると起動する請求項１１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記機能回路部を構成する複数のＭＩＳＦＥＴは、
ＮＢＴＩ又はＰＢＴＩが進行するストレス状態の時間と、
ＮＢＴＩ又はＰＢＴＩが進行しないストレス状態の時間と
が略等しい請求項４に記載の半導体集積回路装置。
【請求項７】
第１の動作モードのとき、機能回路部を構成する複数のＭＩＳＦＥＴのバイアス状態を、第１のバイアス状態と、前記第１のバイアス状態と論理反転する第２のバイアス状態とに、所定の時間毎に、切り替える制御を行う制御回路と、
前記第２のバイアス状態のとき、前記機能回路の出力信号を出力に伝達せず、前記第１のバイアス状態のときの前記機能回路の出力信号を出力する出力制御回路と、
を有する半導体集積回路装置。
【請求項８】
前記第１のバイアス状態と前記第２のバイアス状態は略同じ時間である、請求項７に記載の半導体集積回路装置。
【請求項９】
前記第１の動作モードを決定するモード制御信号が、前記機能回路に入力される、請求項７又は８に記載の半導体集積回路装置。
【請求項１０】
前記第１の動作モードはスタンバイ状態である、請求項７乃至９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
第１電源と第２電源間に直列形態に接続された第１導電型と第２電動型の電界効果トランジスタを少なくとも含み、入力信号に基づき、一方がオンのとき他方はオフに制御される機能回路部を備え、
前記機能回路部において入力した前記入力信号の反転を制御する制御信号を、所定期間ごとに生成し前記機能回路部に供給する手段と、
前記機能回路部において、前記制御信号に基づき、前記入力信号が反転し前記機能回路部の論理状態が反転しているときは、前記機能回路部の論理状態が反転する前の前記機能回路部の出力信号を保持出力し、前記入力信号が反転しないときは、前記機能回路部の出力信号をそのまま出力する制御を行う手段と、
を備えた半導体装置。
【請求項１】
複数の電界効果トランジスタを含む機能回路部と、
タイマー回路と、
第１の制御信号が活性状態のとき、前記タイマー回路からのタイマー出力信号に基づき、前記機能回路部の論理状態を所定時間毎に変える第２の制御信号を生成するモード制御回路と、
前記機能回路部の出力信号を受け、前記出力信号の出力を制御する出力制御回路と、
を備え、
前記出力制御回路は、前記第２の制御信号に応じて生成される第３の制御信号に基づき、前記機能回路部が前記第２の制御信号により論理状態を変えている間、前記機能回路部の出力信号を出力に伝達せず、前記機能回路部が前記第２の制御信号によって前記論理状態を変える直前の前記機能回路部の出力信号を保持出力する、半導体集積回路装置。
【請求項２】
前記第１の制御信号は、機能回路のスタンバイ状態を制御する信号である請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の制御信号を所定時間遅延させた信号を前記第３の制御信号として生成し、前期出力制御回路に供給する遅延回路を備えた請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記電界効果トランジスタがＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−絶縁体−半導体 電界効果トランジスタ）であり、
前記機能回路部の論理状態を所定時間毎に変える第２の制御信号に基づき、前記機能回路部に含まれる複数のＭＩＳＦＥＴが、
ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ；負バイアス温度不安定性）又はＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ；正バイアス温度不安定性）が進行するストレス状態と、
ＮＢＴＩ又はＰＢＴＩが進行しないストレス状態と、
を交互に受ける請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記タイマー回路が前記第１の制御信号を入力し、前記第１の制御信号が活性化すると起動する請求項１１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記機能回路部を構成する複数のＭＩＳＦＥＴは、
ＮＢＴＩ又はＰＢＴＩが進行するストレス状態の時間と、
ＮＢＴＩ又はＰＢＴＩが進行しないストレス状態の時間と
が略等しい請求項４に記載の半導体集積回路装置。
【請求項７】
第１の動作モードのとき、機能回路部を構成する複数のＭＩＳＦＥＴのバイアス状態を、第１のバイアス状態と、前記第１のバイアス状態と論理反転する第２のバイアス状態とに、所定の時間毎に、切り替える制御を行う制御回路と、
前記第２のバイアス状態のとき、前記機能回路の出力信号を出力に伝達せず、前記第１のバイアス状態のときの前記機能回路の出力信号を出力する出力制御回路と、
を有する半導体集積回路装置。
【請求項８】
前記第１のバイアス状態と前記第２のバイアス状態は略同じ時間である、請求項７に記載の半導体集積回路装置。
【請求項９】
前記第１の動作モードを決定するモード制御信号が、前記機能回路に入力される、請求項７又は８に記載の半導体集積回路装置。
【請求項１０】
前記第１の動作モードはスタンバイ状態である、請求項７乃至９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
第１電源と第２電源間に直列形態に接続された第１導電型と第２電動型の電界効果トランジスタを少なくとも含み、入力信号に基づき、一方がオンのとき他方はオフに制御される機能回路部を備え、
前記機能回路部において入力した前記入力信号の反転を制御する制御信号を、所定期間ごとに生成し前記機能回路部に供給する手段と、
前記機能回路部において、前記制御信号に基づき、前記入力信号が反転し前記機能回路部の論理状態が反転しているときは、前記機能回路部の論理状態が反転する前の前記機能回路部の出力信号を保持出力し、前記入力信号が反転しないときは、前記機能回路部の出力信号をそのまま出力する制御を行う手段と、
を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１７１９９９（Ｐ２０１１−１７１９９９Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３７１０（Ｐ２０１０−３３７１０）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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