【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧Ｖ_DDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧Ｖ_SSに接続された負荷インピーダンスＺ_out1とを有する。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

集積回路（ＩＣ）内のデューティサイクルの歪みを補正するための回路および方法が、開示される。ＩＣは、クロック信号を受信するように連結されるスプリッタ回路を含む。クロック信号は、２つの異なるクロック信号に分割される。クロック信号のうちの１つは、他方の反転したバージョンである。遅延回路は、クロック信号の各々に連結される。遅延回路の各々は、対応するクロック信号の遅延したバージョンを発生させる。補正器回路は、クロック信号の遅延したバージョンの両方を受信するように連結される。補正器回路は、補正されたデューティサイクルを有するクロック出力信号を発生させる。
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共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

【課題】ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する過程において、デューティ比の不一致を防止するＣＭＬ−ＣＭＯＳ変換器を提供すること。
【解決手段】第１基準レベルを中心にスイングする正ＣＭＬ信号を第２基準レベルにシフトする第１基準レベルシフト部、第１基準レベルを中心にスイングする負ＣＭＬ信号を第２基準レベルにシフトする第２基準レベルシフト部、第１基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転部、第２基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第２ＣＭＯＳ反転部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にソース電流を提供する第１バイアス部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にシンク電流を提供する第２バイアス部を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。 （もっと読む）

【課題】入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる通信装置、ベースバンド信号処理装置及び受信処理方法を提供する。
【解決手段】ＶＣＴＣＸＯ１６と、ＶＣＴＣＸＯ１６からの第１クロック信号ａを分周するクロック分周回路２７と、クロック分周回路２７から出力された分周クロック信号ｂが入力され、入力された分周クロック信号ｂを所定倍して第２クロック信号ｃを生成するＰＬＬ部２８と、ＰＬＬ部２８で生成された第２クロック信号ｃによってベースバンド信号処理を行うベースバンド信号処理部２２と、を含む。第１クロック信号ａと第２クロック信号ｃとが同じ周波数となるように生成する。 （もっと読む）

【課題】多相出力発振回路を備える位相遅延回路は、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響が及ぶ。
【解決手段】遅延ロックループ回路は、第１の遅延ロックループ回路と、第２の遅延ロックループ回路と、入力信号遅延回路とを具備し、入力信号遅延回路は、入力信号に遅延を与えて出力する。第１の遅延ロックループ回路は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える。第２の遅延ロックループ回路は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える。入力信号遅延回路は、第２の遅延線回路の遅延量に等しい遅延量に制御され、入力信号に遅延を与えて出力する第３の遅延線回路を備える。 （もっと読む）

【課題】簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供する。
【解決手段】バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と有効データ識別パルスとを利用して、カウンタ１４２により有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントし、乗算器１４５にてこのカウント値の１／２の値を求め、比較器１４６にてこの１／２の値とカウンタ１４２のカウント値とを比較し、この比較結果に基づきＦＦ回路１４３にて有効データ識別パルス周期の略１／２期間で立ち上がりまた略１／２期間で立ち下がりへ変化する出力クロック信号を生成する。 （もっと読む）

【課題】二端子間に接続されて用いられる容量装置及び半導体装置並びにそれを用いたマルチバイブレータに関し、寄生容量の影響を低減できる容量装置及び半導体装置並びにそれを用いたマルチバイブレータを提供することを目的とする。
【解決手段】 本発明は、二端子（ａ、ｂ）間に接続される容量装置（Ｃ100、Ｃ200）において、複数の容量素子（Ｃ10、Ｃ20）を、二端子（ａ、ｂ）の両方の端子から見た素子容量（Ｃ11、Ｃ21）及び寄生容量（Ｃ12、Ｃ22）の配置が対称となるように接続したことを特徴とする。 （もっと読む）

【課題】 位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供する。
【解決手段】 フリップフロップ１７＿１，１７＿２，イクスクルーシブノア回路１７＿３からなるコースサーチ回路１７で、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとを比較しておおまかなロックポイントを求め、次いで、フリップフロップ１８＿１，１８＿２，１８＿５，切替回路１８＿３，遅延回路１８＿４からなるファインサーチ回路１８で、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによって、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６の遅延量を制御回路１９で制御する。 （もっと読む）

【課題】 波形歪みが補正された信号を用いて復調を行うことによりビット誤り率の低いDUTY補正回路を提供する。
【解決手段】 波形の形状を観測することで、波形歪を検出することにより歪補正を行うので、受信マンチェスタ信号のDUTY比が50%を維持できない場合でも本DUTY補正回路を使用することで、補正信号は50％近傍となり、より精度の高い再生クロックを作成することができる。また、精度の高い再生クロックと波形歪みが補正された信号を用いて復調を行うことで、ビット誤り率の低い復調が可能となる。 （もっと読む）