【課題】非選択期間においてノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路を提供することを目的とする。
【解決手段】第１〜第４のトランジスタを設け、第１のトランジスタの、ソースとドレインのうち一方を第１の配線に接続し、他方を第２のトランジスタのゲート電極と接続し、ゲート電極を第５の配線に接続し、第２のトランジスタの、ソースとドレインのうち一方を第３の配線に接続し、他方を第６の配線に接続し、第３のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第２のトランジスタのゲート電極に接続し、ゲート電極を第４の配線に接続し、第４のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第６の配線に接続し、ゲート電極を第４の配線に接続する。 （もっと読む）

【課題】高速且つ正確にＤＬＬ回路をロックさせる。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ０の論理レベルに基づいてカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が変化しない期間においてはカウンタ回路１３０の更新ピッチを最小ピッチの２倍に設定し、位相判定信号ＰＤ０が変化したことに応答してカウンタ回路１３０の更新ピッチを最小ピッチに設定するピッチ調整回路３００と、を備える。これにより、高速且つ正確にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。 （もっと読む）

【課題】一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。
【解決手段】コントロール部１６は、ワンセグ受信機２から受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートを最も小さくするような、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の周波数の設定周波数データＤｆ、及び、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間の設定遅延時間データＤｔに設定し、その設定周波数データＤｆ及び設定遅延時間データＤｔを基準クロック生成回路２１に出力する。基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。 （もっと読む）

【課題】本発明は、デューティの歪曲を補正したＤＬＬクロックを生成するＤＬＬクロック生成回路を提供する。
【解決手段】本発明のＤＬＬクロック生成回路は、 第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、第１の内部クロックのデューティ比により生成された基準信号に基づき、第１の内部クロック及び第２の内部クロックのデューティを補正するデューティ補正バッファと、デューティ補正バッファに連結しており、第１の内部クロックのイネーブル動作により第１のレベルに遷移され、第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部を含む。 （もっと読む）

【課題】従来と同一構造の伝送線路で、従来に比べ高転送レートにて伝送を実現できるようにする。
【解決手段】与えられた外部データ信号ＤＩＮを送信する送信回路１１０を備えた半導体集積回路において、送信回路１１０を次のように構成する。すなわち、送信回路１１０には、リファレンスクロックＣＫを入力とし、リファレンスクロックＣＫに同期して外部データ信号ＤＩＮを保持する送信用フリップフロップ回路１１１と、リファレンスクロックＣＫをｎ／ｍ倍（ｍ、ｎは２以上の整数かつｍ＞ｎ）に分周して出力する分周回路１１２と、送信用フリップフロップ回路１１１が保持しているデータ信号を伝送するデータ信号用バッファ回路１１３と、分周回路の出力を伝送するクロック用バッファ回路１１４とを設ける。 （もっと読む）

【課題】クロック分配回路のクロック遅延を補正するクロック遅延補正回路で固定遅延手段を除き、設計時における設計検証を容易にする。
【解決手段】クロック遅延補正回路１０は、分配クロックＣＬＫの周期を示す周期データを生成する周期データ生成手段１１と、可変遅延時間を持ち分配クロックＣＬＫを遅延して出力クロックＣＯＵＴ１を生成する可変遅延回路１２１と、出力クロックＣＯＵＴ１の位相と基準クロックＣＲＥＦ１の位相とを比較する位相比較回路１２２と、位相比較回路１２２の比較結果に従ってカウントＵＰするカウンタ１２３とを有し、カウンタ１２３のカウント値で可変遅延回路１２１の遅延時間を制御する。 （もっと読む）

【課題】 周波数が周期的に変動するスペクトラム拡散クロックに発生するジッタを小さく抑えるとともに、そのスペクトラム拡散クロックのデューティ比の悪化や周波数変調の特性の悪化を小さく抑えることができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 遅延回路１０を構成する遅延セル１１が２入力ＮＡＮＤゲートからなり、遅延回路１０にクロックＣＬＫを入力するクロック入力回路２１,２２，２３,２４，２５，２６が２入力ＡＮＤゲートとＮＯＲゲートからなり、複数の変調度を実現するためのバイパス回路４が２入力ＮＡＮＤゲートからなるものであって、第１のモードでは遅延回路１０の第１ポイントＰ１まで伝搬してきたクロックＣＬＫをその直近の遅延セル１１に伝え、第２のモードでは第１ポイントＰ１まで伝搬してきたクロックＣＬＫを、遅延回路１０の途中をバイパスして、第２ポイントＰ２の遅延セル１１に入力する。 （もっと読む）