クロック生成回路、電源供給システム及び遅延時間調整部
【課題】一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。
【解決手段】コントロール部１６は、ワンセグ受信機２から受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートを最も小さくするような、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の周波数の設定周波数データＤｆ、及び、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間の設定遅延時間データＤｔに設定し、その設定周波数データＤｆ及び設定遅延時間データＤｔを基準クロック生成回路２１に出力する。基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。
【解決手段】コントロール部１６は、ワンセグ受信機２から受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートを最も小さくするような、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の周波数の設定周波数データＤｆ、及び、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間の設定遅延時間データＤｔに設定し、その設定周波数データＤｆ及び設定遅延時間データＤｔを基準クロック生成回路２１に出力する。基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
クロック生成回路、電源供給システム及び遅延時間調整部に関するものである。
【背景技術】
【０００２】
可搬性の電子機器（例えば、ノートパソコン、携帯ゲーム機など）には、複数のＤＣ−ＤＣコンバータを有するシステム電源が搭載されている。各ＤＣ−ＤＣコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の各半導体装置の電子部品（負荷）にそれぞれ供給する。
【０００３】
ところで、システム電源は、基準クロック信号を生成するための基準クロック生成回路を有している。各ＤＣ−ＤＣコンバータは、基準クロック生成回路からの基準クロック信号が入力される。各ＤＣ−ＤＣコンバータは、入力された基準クロック信号の周期に基づいて、スイッチング素子をオン・オフ制御して電池からの入力電圧を昇圧・降圧して所望の出力電圧を生成している。
【０００４】
近年、この種の可搬性の電子機器は、ワンセグ受信機や無線通信機を搭載する場合がある。この場合、ワンセグ受信機や無線通信機は、基準クロック信号、及び、ＤＣ−ＤＣコンバータが発生するスイッチングノイズなどの輻射ノイズにより悪影響を及ぼされ、精度良く受信することができないという問題があった。
【０００５】
上記の問題の対策として、ＤＣ−ＤＣコンバータは、ワンセグ受信機や無線通信機などが受信する周波数と、基準クロック信号の周波数が同じ場合、基準クロック信号の周波数をずらす基準クロック生成回路が提案されている。（例えば、特許文献１、特許文献２参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３３２２３０号公報
【特許文献２】特開２０００−１６５２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＤＣ−ＤＣコンバータは、スイッチング素子をオン・オフ制御して生成したスイッチング電圧を、外付けのコイル及び平滑コンデンサにて平滑化して出力電圧を生成している。このとき、外付けコイルは、エネルギーを充放電している。詳述すると、外付けコイルは、電位差が生じて電流が流れると電気エネルギーを磁気エネルギーとして充電する。そして、外付けコイルは、その充電した磁気エネルギーを電気エネルギーに変換して放電、つまり、電流を出力する。外付けコイルに流れる電流は、外付けコイルのインダクタンス値に反比例し、外付けコイルに電位差が生じる時間に比例する。
【０００８】
これにより、予め設定された電流を流すためには、基準クロック信号の周波数に対して最適なインダクタンス値の外付けコイルを選定している。つまり、基準クロック信号の周波数が高い場合、外付けコイルのインダクタンス値を小さくし、反対に、基準クロック信号の周波数が低い場合、外付けコイルのインダクタンス値を大きくしている。
【０００９】
従って、予め設定された基準クロック信号の周波数をずらし過ぎると、基準クロック信号の周波数に対して外付けコイルのインダクタンス値が最適ではなくなり、ＤＣ−ＤＣコンバータが正常に動作しなくなってしまう。
【００１０】
また、ワンセグ受信機や無線通信機などが受信する信号の信号強度は、そのときどきで変化する。
このクロック生成回路及びシステム電源は、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一側面によれば、クロック生成回路は、複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、受信機の電波状況に応じて、前記複数のクロック信号の周波数を制御する周波数調整部と、第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部とを有する。
【発明の効果】
【００１２】
本発明の一側面によれば、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態のシステム電源の概略構成図である。
【図２】第１実施形態の基準クロック生成回路の回路図である。
【図３】第１実施形態の可変抵抗の回路図である。
【図４】第１実施形態の遅延時間調整部の説明図である。
【図５】第１実施形態の設定テーブルの説明図である。
【図６】第１実施形態の遅延時間調整部の説明図である。
【図７】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図８】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図９】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１０】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１１】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１２】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１３】第２実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【発明を実施するための形態】
【００１４】
（第１実施形態）
以下、第１実施形態を図１〜図８に従って説明する。
図１に示す電子機器１は、ワンセグ受信機２、電源供給システムとしてのシステム電源３を有している。
【００１５】
電子機器１において、ワンセグ受信機２及びシステム電源３は、バスを介して接続され、データ通信を行っている。本実施形態では、電子機器１内においてデータ通信を行うＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）シリアルバスが用いられている。
【００１６】
ワンセグ受信機２は、放送基地局から映像や音声などのデジタルデータであるワンセグデータを受信する。ワンセグ受信機２は、受信したワンセグデータに基づいて映像や音声などを再生する。このとき、ワンセグ受信機２は、受信したワンセグデータからビットエラーレートを算出し、その算出結果から電波状況を判断している。
【００１７】
ビットエラーレートは、ワンセグ受信機２が受信した受信データの中に放送基地局が送信した送信データとは異なるビットが含まれる確率（％で表す）をいう。
ワンセグ受信機２は、システム電源３からビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを受信する。ワンセグ受信機２は、受信したＢＥＲ要求信号Ｓｒに応答して、％で表されるビットエラーレートのデータであるビットエラーレートデータ（ＢＥＲデータ）ＤＢをシステム電源３に送信する。
【００１８】
また、ワンセグ受信機２は、システム電源３に対して、動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ｓｓを送信する。
システム電源３は、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂ、クロック生成回路としての基準クロック生成部６を有している。
【００１９】
なお、本実施形態では、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂは、基準クロック生成部６から供給される信号と、生成した出力電圧を供給する負荷Ｚ１，Ｚ２が相違するだけで、その回路構成を同じにしている。そのため、第１ＤＣ−ＤＣコンバータ５ａについて詳細に説明し、第２ＤＣ−ＤＣコンバータ５ｂの構成については符号を同じにして詳細な説明を省略する。
【００２０】
第１ＤＣ−ＤＣコンバータ５ａは、コンバータ部８、制御回路９を含んでいる。
コンバータ部８は、ＰチャネルＭＯＳトランジスタよりなるメイン側トランジスタＴｒ１、ＮチャネルＭＯＳトランジスタよりなる同期側トランジスタＴｒ２を有している。コンバータ部８は、外付け部品として、平滑回路１１を構成するチョークコイルＬ１及び平滑用コンデンサＣ１を含んでいる。
【００２１】
メイン側トランジスタＴｒ１は、そのゲートが制御回路９から第１制御信号Ｓｃ１が入力される。メイン側トランジスタＴｒ１は、そのソースが電子機器１に内蔵した電池Ｂから入力電圧ＶＩＮが供給され、そのドレインが同期側トランジスタＴｒ２のドレイン及び平滑回路１１に接続されている。
【００２２】
同期側トランジスタＴｒ２は、そのゲートが制御回路９から第２制御信号Ｓｃ２が入力される。同期側トランジスタＴｒ２は、そのソースがグランド線ＧＬ２に接続されている。
【００２３】
そして、第１ＤＣ−ＤＣコンバータ５ａは、第１及び第２制御信号Ｓｃ１，Ｓｃ２に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２が相補的にオン・オフすることによって、入力電圧ＶＩＮが降圧されて出力電圧Ｖｏとして外部出力端子Ｔｏから負荷Ｚ１に供給される。この出力電圧Ｖｏは、メイン側トランジスタＴｒ１のオン時間とオフ時間の比（デューティー比）を変化することにより予め定めた目標電圧に制御される。
【００２４】
制御回路９は、基準クロック生成部６から第１基準クロック信号Ｃｋ１が入力される。制御回路９は、入力された第１基準クロック信号Ｃｋ１の周期に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を相補的にオン・オフさせる第１及び第２制御信号Ｓｃ１，Ｓｃ２をコンバータ部８に出力する。つまり、制御回路９は、第１基準クロック信号Ｃｋ１の周期に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２のオン時間とオフ時間の比（デューティー比）を制御している。
【００２５】
詳述すると、制御回路９は、高い周波数の第１基準クロック信号Ｃｋ１を入力すると、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を早くスイッチングさせる。反対に、制御回路９は、低い周波数の第１基準クロック信号Ｃｋ１を入力すると、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を遅くスイッチングさせる。
【００２６】
従って、第１ＤＣ−ＤＣコンバータ５ａでは、第１基準クロック信号Ｃｋ１の周波数に応じて、そのスイッチングによって生じる輻射ノイズ（基本周波数の高調波成分）の基本周波数が変化する。つまり、第１ＤＣ−ＤＣコンバータ５ａは、高い周波数の第１基準クロック信号Ｃｋ１を入力すると、輻射ノイズの周波数が高くなる。反対に、第１ＤＣ−ＤＣコンバータ５ａは、低い周波数の第１基準クロック信号Ｃｋ１を入力すると、輻射ノイズ（基本周波数の高調波成分）の基本周波数が低くなる。
【００２７】
第２ＤＣ−ＤＣコンバータ５ｂは、基準クロック生成部６から第２基準クロック信号Ｃｋ２が入力される。第２基準クロック信号Ｃｋ２は、図４に示すように、その立ち上がるタイミングが第１基準クロック信号Ｃｋ１の立ち上がりタイミングより時間（以下、立ち上がり遅延時間という）Ｔｄ遅れ、その立ち下がるタイミングが第1基準クロック信号Ｃｋ１の立ち下がりタイミングと同じとなる信号である。
【００２８】
従って、第２ＤＣ−ＤＣコンバータ５ｂのメイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２は、第１ＤＣ−ＤＣコンバータ５ａのメイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２と異なるタイミングでスイッチングすることになる。
【００２９】
そして、第２ＤＣ−ＤＣコンバータ５ｂにて生成された出力電圧Ｖｏは、外部出力端子Ｔｏから負荷Ｚ２に供給される。
基準クロック生成部６は、インターフェース回路１５、コントロール部１６、設定テーブル１７、最小値記憶レジスタ１９、比較器２０、基準クロック生成回路２１を有している。
【００３０】
インターフェース回路１５は、コントロール部１６からＢＥＲ要求信号Ｓｒを入力し、この受信したＢＥＲ要求信号Ｓｒをワンセグ受信機２に送信する。また、インターフェース回路１５は、ワンセグ受信機２からＢＥＲデータＤＢ、ステート信号Ｓｓを受信し、この受信したＢＥＲデータＤＢ、ステート信号Ｓｓをコントロール部１６に出力する。
【００３１】
コントロール部１６は、ＢＥＲ要求信号Ｓｒをワンセグ受信機２にインターフェース回路１５を介して送信し、それに応答してＢＥＲデータＤＢをワンセグ受信機２からインターフェース回路１５を介して受信する。
【００３２】
コントロール部１６は、ＢＥＲデータＤＢに基づいて、次段の基準クロック生成回路２１が生成する基準クロック信号Ｃｋの周波数を、ワンセグ受信機２のビットエラーレートが最小値となるように設定するデータ（設定周波数データＤｆ）を生成する。基準クロック信号Ｃｋは、前記第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の元となるクロック信号であって、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２と同じ周波数である。
【００３３】
また、コントロール部１６は、ＢＥＲデータＤＢに基づいて、次段の基準クロック生成回路２１が生成する第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが、ワンセグ受信機２のビットエラーレートが最小値となるように設定するデータ（設定遅延時間データＤｔ）を生成する。
【００３４】
コントロール部１６は、これら設定周波数データＤｆ及び設定遅延時間データＤｔを設定テーブル１７に記憶したデータに基づいて生成する。
設定テーブル１７には、複数の設定周波数データＤｆ及び設定遅延時間データＤｔが記憶されている。本実施形態では、図５に示すように、設定テーブル１７には、設定周波数データＤｆとして「ｆ１」〜「ｆ９」が記憶されている。「ｆ１」〜「ｆ９」は、「ｆ１」〜「ｆ９」の順で高い周波数が設定されている。
【００３５】
設定周波数データＤｆは、８ビットのデータであって、上位ビットから下位ビットの順で第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８よりなっている。そして、本実施形態では、設定周波数データＤｆは、設定周波数が最も周波数が低い「設定周波数ｆ１」のとき、論理値「１１１１１１１１」、設定周波数が次に周波数が低い「設定周波数ｆ２」のとき、論理値「１１１１１１１０」、設定周波数が次に周波数が低い「設定周波数ｆ３」のとき、論理値「１１１１１１００」、・・・・・・、設定周波数が最も周波数が高い「設定周波数ｆ９」のとき、論理値「００００００００」になっている。
【００３６】
また、設定テーブル１７には、設定遅延時間データＤｔとして「Ｔｄ１」〜「Ｔｄ９」が記憶されている。「Ｔｄ１」〜「Ｔｄ９」は、「Ｔｄ１」〜「Ｔｄ９」の順で長い遅延時間が設定されている。
【００３７】
設定周波数データＤｆと同様に、設定遅延時間データＤｔは、８ビットのデータであって、上位ビットから下位ビットの順で第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８よりなっている。そして、本実施形態では、設定遅延時間データＤｔは、設定遅延時間が最も遅延時間が短い「設定遅延時間Ｔｄ１」のとき、論理値「１１１１１１１１」、設定遅延時間が次に遅延時間が短い「設定遅延時間Ｔｄ２」のとき、論理値「１１１１１１１０」、設定遅延時間が次に遅延時間が短い「設定遅延時間Ｔｄ３」のとき、論理値「１１１１１１００」、・・・・・・、設定遅延時間が最も遅延時間が長い「設定遅延時間Ｔｄ９」のとき、論理値「００００００００」になっている。
【００３８】
そして、コントロール部１６は、設定テーブル１７、最小値記憶レジスタ１９及び比較器２０を使って、その時々の設定周波数データＤｆ及び設定遅延時間データＤｔを生成して、基準クロック生成回路２１に出力する。
【００３９】
つまり、例えば、ワンセグ受信機２が動作停止しているとき、コントロール部１６は、設定テーブル１７から予め定めた設定周波数（例えば設定周波数ｆ３）の設定周波数データＤｆ及び予め定めた設定遅延時間（例えば設定遅延時間Ｔｄ３）の設定遅延時間データＤｔを選択し、基準クロック生成回路２１に出力する。このとき、基準クロック生成回路２１は、設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【００４０】
この状態で、ワンセグ受信機２が動作を開始して、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを取得し、ＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するとともに、先に設定した設定周波数（例えば設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）の設定周波数データＤｆを基準クロック生成回路２１に出力する。
【００４１】
これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づいた第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４２】
そして、コントロール部１６は、設定周波数データＤｆを変更し、基準クロック生成回路２１から設定周波数データＤｆに基づいて変更された周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を出力させるごとに、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得するようになっている。
【００４３】
コントロール部１６は、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させるようになっている。そして、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００４４】
また、このとき、先に設定した設定周波数（この場合、設定周波数ｆ４）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ５）の設定周波数データＤｆを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４５】
コントロール部１６は、基準クロック生成回路２１から変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定周波数が最大周波数の設定周波数ｆ９でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００４６】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定周波数が最大周波数の設定周波数ｆ９になった時には、上記の処理を終了するようになっている。
【００４７】
一方、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００４８】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間ｆ４）から、設定テーブル１７において１段階低い周波数の設定周波数（設定周波数ｆ３）の設定周波数データＤｆを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４９】
コントロール部１６は、前記と同様に、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定周波数が最小周波数の設定周波数ｆ１でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００５０】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定周波数が最小周波数の設定周波数ｆ１になった時には、上記の処理を終了するようになっている。
【００５１】
さらに、コントロール部１６は、ＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致した時、変更された設定周波数が最大周波数の設定周波数ｆ９になった時、又は、変更された設定周波数が最小周波数の設定周波数ｆ１になった時には、設定遅延時間Ｔｄ３の設定より行う。
【００５２】
コントロール部１６は、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ４）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づいた第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００５３】
そして、コントロール部１６は、設定遅延時間データＤｔを変更し、基準クロック生成回路２１から設定遅延時間データＤｔに基づいて変更された遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を出力させるごとに、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得するようになっている。
【００５４】
コントロール部１６は、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させるようになっている。そして、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００５５】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階長い設定遅延時時間（設定遅延時間Ｔｄ５）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００５６】
コントロール部１６は、基準クロック生成回路２１から変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定遅延時間が最大遅延時間の設定遅延時間Ｔｄ９でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００５７】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定遅延時間が最大遅延時間の設定遅延時間Ｔｄ９になった時には、上記の処理を終了するようになっている。
【００５８】
一方、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００５９】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階短い遅延時間の設定遅延時間（設定遅延時間Ｔｄ３）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００６０】
コントロール部１６は、前記と同様に、変更された設定遅延時間データＤｔに基づく遅延時間の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定遅延時間が最小遅延時間の設定遅延時間Ｔｄ１でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００６１】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定遅延時間が最小遅延時間の設定遅延時間Ｔｄ１になった時には、上記の処理を終了するようになっている。
（基準クロック生成回路２１）
図２に示すように、基準クロック生成回路２１は、周波数調整部２３、充放電調整部２４、遅延時間調整部２５を有している。
【００６２】
周波数調整部２３は、分圧回路２７、アンプ回路ＡＭＰを含んでいる。
分圧回路２７は、第１抵抗Ｒ１と第１可変抵抗Ｒｃ１の直列回路よりなり、その直列回路の一端（第１抵抗Ｒ１側）に基準電圧ＶＲＥＦが印加され、その直列回路の他端（第１可変抵抗Ｒｃ１側）にグランド線ＧＬ２が接続されている。
【００６３】
第１可変抵抗Ｒｃ１は、コントロール部１６から設定周波数データＤｆを入力し、この設定周波数データＤｆに応じて、その抵抗値が変更される。
例えば、第１可変抵抗Ｒｃ１は、図３に示すように、第２抵抗Ｒ２に対して、第３抵抗Ｒ３とスイッチＳＷよりなる直列回路が並列に接続されて構成されている。本実施形態では、第１可変抵抗Ｒｃ１は、第２抵抗Ｒ２に対して、第３抵抗Ｒ３とスイッチＳＷよりなる直列回路を８個並列に接続されて構成されている。
【００６４】
そして、各スイッチＳＷは、対応する第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８をそれぞれ入力し、入力された第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８に応じてそれぞれオン・オフしている。各スイッチＳＷは、対応する論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８を入力すると、オフする。反対に、各スイッチＳＷは、対応する論理値「１」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８を入力すると、オンする。
【００６５】
すなわち、第１可変抵抗Ｒｃ１は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が少ないと、第２抵抗Ｒ２に対して並列に接続される第３抵抗Ｒ３の数が多くなり、その抵抗値が小さくなる。反対に、第１可変抵抗Ｒｃ１は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が多いと、第２抵抗Ｒ２に対して並列に接続される第３抵抗Ｒ３の数が少なくなり、その抵抗値が大きくなる。
【００６６】
そして、分圧回路２７は、第１抵抗Ｒ１と第１可変抵抗Ｒｃ１の接続点の電圧を分圧電圧Ｖｅとしてアンプ回路ＡＭＰの非反転入力端子に出力する。換言すると、分圧回路２７は、設定周波数データＤｆに応じて抵抗値を変更する第１可変抵抗Ｒｃ１に応じた分圧電圧Ｖｅを出力する。つまり、分圧回路２７は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が少ないと、第１可変抵抗Ｒｃ１の抵抗値が小さくなり、分圧電圧Ｖｅが小さくなる。反対に、分圧回路２７は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が多いと、第１可変抵抗Ｒｃ１の抵抗値が大きくなり、分圧電圧Ｖｅが大きくなる。
【００６７】
さらに、詳述すると、分圧回路２７は、設定周波数の低い設定周波数データＤｆになればなるほど、第１可変抵抗Ｒｃ１の抵抗値が小さくなり、分圧電圧Ｖｅが小さくなる。反対に、分圧回路２７は、設定周波数の高い設定周波数データＤｆになればなるほど、第１可変抵抗Ｒｃ１の抵抗値が大きくなり、分圧電圧Ｖｅが大きくなる。
【００６８】
アンプ回路ＡＭＰは、非反転入力端子に分圧回路２７から分圧電圧Ｖｅが入力されるとともに、その反転出力端子及び出力端子が接続され、いわゆるボルテージフォロアの構成になっている。このため、アンプ回路ＡＭＰは、非反転入力端子に入力された分圧電圧Ｖｅと同じ電圧が、充電設定電圧Ｖｃとして充放電調整部２４に出力される。
【００６９】
従って、周波数調整部２３は、入力された設定周波数データＤｆに応じた充電設定電圧Ｖｃを充放電調整部２４に出力する。つまり、周波数調整部２３は、設定周波数の低い設定周波数データＤｆになればなるほど、小さい電圧値の充電設定電圧Ｖｃを出力する。反対に、周波数調整部２３は、設定周波数の高い設定周波数データＤｆになればなるほど、大きい電圧値の充電設定電圧Ｖｃを出力する。
【００７０】
充放電調整部２４は、第４抵抗Ｒ４、ＰチャネルＭＯＳトランジスタよりなる第３及び第４トランジスタＴｒ３，Ｔｒ４、充放電回路３０、第２コンデンサＣ２、第１及び第２インバータ回路ＩＮＶ１，ＩＮＶ２を有している。
【００７１】
第４抵抗Ｒ４は、その一端が第３トランジスタＴｒ３のドレインと接続され、その他端がグランド線ＧＬ２に接続されている。第４抵抗Ｒ４と第３トランジスタＴｒ３のドレインとの接続点（ノードＮ１）には、周波数調整部２３から充電設定電圧Ｖｃが入力される。このような構成により、第４抵抗Ｒ４に流れる電流Ｉｒ４は、入力される充電設定電圧Ｖｃに応じて変化する。つまり、第４抵抗Ｒ４に流れる電流Ｉｒ４は、充電設定電圧Ｖｃが高いほど大きくなり、反対に、第４抵抗Ｒ４に流れる電流Ｉｒ４は、充電設定電圧Ｖｃが小さいほど小さくなる。
【００７２】
第３トランジスタＴｒ３は、そのドレイン及びゲートが第４トランジスタＴｒ４のゲートに接続されている。第３トランジスタＴｒ３は、そのソースに基準電圧ＶＲＥＦが供給されている。第４トランジスタＴｒ４は、そのドレインが充放電回路３０に接続され、そのソースに基準電圧ＶＲＥＦが供給されている。
【００７３】
すなわち、第３及び第４トランジスタＴｒ３，Ｔｒ４は、カレントミラーを構成している。従って、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比に基づく電流値になっている。例えば、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比が１対１になっている場合には、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は同じ電流値になる。さらに、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第４抵抗Ｒ４に流れる電流Ｉｒ４と同じ電流値になっている。
【００７４】
充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が供給されている。充放電回路３０は、第２コンデンサＣ２を介してグランド線ＧＬ２と接続されている。充放電回路３０は、供給される第４トランジスタＴｒ４のドレイン電流Ｉ４に基づいて、第２コンデンサＣ２を充放電することにより、基準クロック信号Ｃｋを生成している。
【００７５】
詳述すると、まず、充放電回路３０は、供給される第４トランジスタＴｒ４のドレイン電流Ｉ４を第２コンデンサＣ２に供給して充電する。従って、充放電回路３０は、第２コンデンサＣ２に電荷を蓄積し、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値を上げる。そして、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値になるまで第２コンデンサＣ２を充電すると、第２コンデンサＣ２に蓄積された電荷を放電して第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値まで下げる。
【００７６】
次に、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値になるまで第２コンデンサＣ２の電荷を放電すると、第２コンデンサＣ２に第４トランジスタＴｒ４のドレイン電流Ｉ４を供給して第２コンデンサＣ２の１端（充放電回路３０側）の電圧値を再び予め設定された電圧値まで上げる。換言すると、充放電回路３０は、予め設定された最大電圧値と最小電圧値との間において、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の上げ下げを繰り返すように制御している。これによって基準クロック信号Ｃｋが生成される。
【００７７】
このような構成により、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値に基づいて、基準クロック信号Ｃｋを生成する。そして、充放電回路３０は、基準クロック信号Ｃｋを第１及び第２インバータ回路ＩＮＶ１，ＩＮＶ２を介して第１基準クロック信号Ｃｋ１として出力している。
【００７８】
このとき、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４に応じて、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりを変化させている。つまり、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が大きいほど、第２コンデンサＣ２を早く充電するため、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりが急になる。反対に、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が小さいほど、第２コンデンサＣ２を遅く充電するため、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりが遅くなる。
【００７９】
言い換えると、設定周波数の低い設定周波数データＤｆになればなるほど、第４トランジスタＴｒ４のドレイン電流Ｉ４が小さくなって、基準クロック信号Ｃｋの周波数が低くなる。反対に、設定周波数の高い設定周波数データＤｆになればなるほど、第４トランジスタＴｒ４のドレイン電流Ｉ４が大きくなって、基準クロック信号Ｃｋの周波数が高くなる。
【００８０】
これにより、充放電調整部２４は、入力された設定周波数データＤｆに基づいて、基準クロック信号Ｃｋの周波数をコントロール部１６が設定した設定テーブル１７の設定周波数にすることができる。
【００８１】
遅延時間調整部２５は、第３〜第５インバータ回路ＩＮＶ３〜ＩＮＶ５、遅延回路３２、ナンド回路３３を有している。
第３インバータ回路ＩＮＶ３は、充放電調整部２４から基準クロック信号Ｃｋが入力され、この基準クロック信号Ｃｋを反転して反転基準クロック信号ＢＣｋとして、第４インバータ回路ＩＮＶ４及びナンド回路３３に出力する。第４インバータ回路ＩＮＶ４は、第３インバータ回路ＩＮＶ３から反転基準クロック信号ＢＣｋが入力され、この反転基準クロック信号ＢＣｋを反転して遅延基準クロック信号ＴＣｋとして遅延回路３２に出力する。
【００８２】
遅延回路３２は、第２可変抵抗Ｒｃ２及び第２コンデンサＣ２を含んでいる。第２可変抵抗Ｒｃ２は、その一端が第４インバータ回路ＩＮＶ４の出力端子に接続されている。第２可変抵抗Ｒｃ２は、その他端が第５インバータ回路ＩＮＶ５の入力端子に接続されるとともに、第２コンデンサＣ２を介してグランド線ＧＬ２に接続されている。
【００８３】
第２可変抵抗Ｒｃ２は、第１可変抵抗Ｒｃ１と同様に図３に示す回路構成になっている。第２可変抵抗Ｒｃ２は、コントロール部１６から設定遅延時間データＤｔが入力される。
【００８４】
第２可変抵抗Ｒｃ２は、入力された設定遅延時間データＤｔに応じて、その抵抗値が変更される。すなわち、第２可変抵抗Ｒｃ２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が少ないと、第２抵抗Ｒ２に対して第３抵抗Ｒ３が並列に接続する数が多くなり、その抵抗値が小さくなる。反対に、第２可変抵抗Ｒｃ２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が多いと、第２抵抗Ｒ２に対して第３抵抗Ｒ３が並列に接続する数が少なくなり、その抵抗値が大きくなる。
【００８５】
このような構成により、遅延回路３２は、その時定数（＝Ｒｃ２×Ｃ２）に応じて、入力された遅延基準クロック信号ＴＣｋを遅延させる。すなわち、遅延回路３２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が少ないほど、つまり、入力される設定遅延時間が短い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が小さくなり、遅延基準クロック信号ＴＣｋの遅延時間が短くなる。反対に、遅延回路３２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が多いほど、つまり、入力される設定遅延時間が長い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が大きくなり、遅延基準クロック信号ＴＣｋの遅延時間が長くなる。
【００８６】
第５インバータ回路ＩＮＶ５は、遅延回路３２から遅延基準クロック信号ＴＣｋが入力され、この遅延基準クロック信号ＴＣｋを反転して反転遅延基準クロック信号ＢＴＣｋとしてナンド回路３３に出力する。
【００８７】
ナンド回路３３は、第３インバータ回路ＩＮＶ３から反転基準クロック信号ＢＣｋ、及び、第５インバータ回路ＩＮＶ５から反転遅延基準クロック信号ＢＴＣｋが入力される。ナンド回路３３は、入力された反転基準クロック信号ＢＣｋと、反転遅延基準クロック信号ＢＴＣｋがとともにＬレベルのとき、Ｈレベルの第２基準クロック信号Ｃｋ２を生成し、第２ＤＣ−ＤＣコンバータ５ｂに出力する。
【００８８】
すなわち、遅延時間調整部２５は、入力された基準クロック信号Ｃｋの立ち上がり時間を、設定遅延時間データＤｔに応じて変更している。従って、図４に示すように、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりが遅延時間Ｔｄ遅れる。この結果、図６に示すように、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２に基づいたワンセグ受信機２への輻射ノイズＮｚ（以下、単に輻射ノイズＮｚという）は、遅延時間Ｔｄの逆数の周期ごとにその中心周波数のノイズレベルが下がる。
【００８９】
詳述すると、遅延時間調整部２５は、設定遅延時間が短い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が小さくなり、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが短くなる。これによって、輻射ノイズＮｚは、長い周期ごとにその中心周波数のノイズレベルが下がるようになる。
【００９０】
反対に、遅延時間調整部２５は、設定遅延時間が長い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が大きくなり、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが長くなる。これによって、輻射ノイズＮｚは、短い周期ごとにその中心周波数のノイズレベルが下がるようになる。
【００９１】
このように、基準クロック生成回路２１は、その時々に入力される設定周波数データＤｆ及び設定遅延時間データＤｔに基づく第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２をそれぞれ生成し、対応する第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【００９２】
次に、上記のように構成した電子機器１の作用を、図７〜図１２に示す、コントロール部１６の処理動作を説明するフローチャートに従って説明する。
上記構成の基準クロック生成部６において、コントロール部１６は、設定テーブル１７から設定周波数データＤｆ及び設定遅延時間データＤｔを、図７〜図１２に示す以下のステップ４０〜ステップ７７の処理を行うことにより設定している。
【００９３】
コントロール部１６は、ワンセグ受信機２から動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ｓｓを受信すると、以下のステップ４０〜ステップ７７の処理を開始する。
【００９４】
まず、ステップ４０（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ワンセグ受信機２にインターフェース回路１５を介してＢＥＲ要求信号Ｓｒを送信する。ワンセグ受信機２は、コントロール部１６からＢＥＲ要求信号Ｓｒを受信し、受信したＢＥＲ要求信号Ｓｒに応答して、ＢＥＲデータＤＢをコントロール部１６に送信する。コントロール部１６はワンセグ受信機２からＢＥＲデータＤＢを受信する。
【００９５】
ステップ４１（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４０において受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【００９６】
次に、ステップ４２（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（例えば、設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ４の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ４の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【００９７】
設定周波数を１段階高い周波数に変更すると、ステップ４３（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ４２において、基準クロック信号Ｃｋの周波数を変更したため、改めてワンセグ受信機２から新たなＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【００９８】
ステップ４４（レジスタ値と等しいか？）において、コントロール部１６は、ステップ４３において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【００９９】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１００】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ４４でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ４５に移行する。
ステップ４５（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３において受信した新たなＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１０１】
ステップ４６（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４２での設定周波数ｆ４）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ５）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ５の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ５の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１０２】
すなわち、比較器２０は、ステップ４４において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さいと判定した。
これは、基準クロック信号Ｃｋの周波数をさらに１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、基準クロック信号Ｃｋの周波数を変更する。今回は、ステップ４２における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階高い設定周波数（設定周波数ｆ５）に基準クロック信号Ｃｋの周波数を変更する。
【０１０３】
ステップ４７（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ４６において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１０４】
ステップ４８（設定周波数が最大周波数と等しいか？）において、コントロール部１６は、ステップ４６において、設定周波数を１段階高くした基準クロック信号Ｃｋの周波数が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最大の基準クロック信号Ｃｋの周波数（最高動作周波数）と等しいか否かを判定している。
【０１０５】
そして、設定周波数が最高動作周波数と等しい場合（ステップ４８においてＹｅｓ）、コントロール部１６は、ステップ４９に移行する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの周波数を、そのとき設定されている設定周波数より高くすることができないため、その設定周波数を基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数おいてＢＥＲデータＤＢを最小値にする周波数として判定している。
【０１０６】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ４８においてＮｏ）、コントロール部１６は、ステップ５０に移行する。つまり、コントロール部１６は、設定周波数を１段階高くした基準クロック信号Ｃｋの周波数が最高動作周波数ではない。従って、コントロール部１６は、ＢＥＲデータＤＢが最小値となる基準クロック信号Ｃｋの周波数を設定する処理を継続する。
【０１０７】
ステップ５０（レジスタ値と等しいか？）において、コントロール部１６は、ステップ４７において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１０８】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１０９】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ５０でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ４５に移行する。これは、基準クロック信号Ｃｋの周波数をさらに１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ４６において基準クロック信号Ｃｋの周波数を変更する。今回は、前回のステップ４６における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階高い設定周波数（設定周波数ｆ６）に基準クロック信号Ｃｋの周波数を変更する。
【０１１０】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ５０でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５１に移行する。
ステップ５１（基準クロック信号の周波数を１段階下げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４６での設定周波数ｆ５）から、設定テーブル１７において１段階低い周波数の設定周波数（設定周波数ｆ４）に変更する。
【０１１１】
すなわち、比較器２０は、ステップ５０において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ４６において、基準クロック信号Ｃｋの周波数を１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、基準クロック信号Ｃｋの周波数を１段階高い設定周波数（設定周波数ｆ５）に変更した。しかし、基準クロック信号Ｃｋの周波数の変更によりＢＥＲデータＤＢが大きくなったため、基準クロック信号Ｃｋの周波数を１段階低い設定周波数（設定周波数ｆ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１１２】
ステップ５２（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５１において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１１３】
また、ステップ４４（レジスタ値と等しいか？）において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ４４でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５３に移行する。
【０１１４】
ステップ５３（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１１５】
ステップ５４（基準クロック信号の周波数を１段階下げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４２での設定周波数ｆ４）から、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ３）に変更する。
【０１１６】
詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ３の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ３の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１１７】
すなわち、比較器２０は、ステップ４４において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、基準クロック信号Ｃｋの周波数を逆に下げることで、ＢＥＲデータＤＢは小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、基準クロック信号Ｃｋの周波数を変更する。今回は、ステップ４２における基準クロック信号Ｃｋの周波数の変更とは反対に、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ３）に基準クロック信号Ｃｋの周波数を変更する。
【０１１８】
ステップ５５（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５４において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１１９】
ステップ５６（設定周波数が最小周波数と等しいか？）において、コントロール部１６は、ステップ５３において、設定周波数を１段階小さくした基準クロック信号Ｃｋの周波数が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最小の基準クロック信号Ｃｋの周波数（最低動作周波数）と等しいか否かを判定している。
【０１２０】
そして、設定周波数が最低動作周波数と等しい場合（ステップ５６においてＹｅｓ）、コントロール部１６は、ステップ４９に移行する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの周波数を、そのとき設定されている設定周波数より低くすることができないため、その設定周波数を基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数おいてＢＥＲデータＤＢを最小値にする周波数として判定している。
【０１２１】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ５６においてＮｏ）、コントロール部１６は、ステップ５７に移行する。つまり、コントロール部１６は、設定周波数を１段階低くした基準クロック信号Ｃｋの周波数（設定周波数ｆ３）が最低動作周波数ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる基準クロック信号Ｃｋの周波数を設定する処理を継続する。
【０１２２】
ステップ５７（レジスタ値と等しいか？）において、コントロール部１６は、ステップ５５において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１２３】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１２４】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ５７でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ５３に移行する。これは、基準クロック信号Ｃｋの周波数をさらに１段階低くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ５４において基準クロック信号Ｃｋの周波数を変更する。今回は、前回のステップ５４における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ２）に基準クロック信号Ｃｋの周波数を変更する。
【０１２５】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ５７でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５８に移行する。
ステップ５８（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ５４での設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）に変更する。
【０１２６】
すなわち、比較器２０は、ステップ５７において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ５４において、基準クロック信号Ｃｋの周波数を１段階低くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、基準クロック信号Ｃｋの周波数を１段階低い設定周波数（設定周波数ｆ３）に基準クロック信号Ｃｋの周波数を変更した。しかし、基準クロック信号Ｃｋの周波数を変更によりＢＥＲデータＤＢが大きくなったため、基準クロック信号Ｃｋの周波数を１段階高い設定周波数（設定周波数ｆ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１２７】
ステップ５９（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５８において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１２８】
さらに、ステップ４４，５０，５７（レジスタ値と等しいか？）においてＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ４４，５０，５７でＤＢ＝ＤＢｍｉｎ）、コントロール部１６は、ステップ４９に移行する。換言すると、コントロール部１６は、ステップ４２，４６，５４において基準クロック信号Ｃｋの周波数を変更してもＢＥＲデータＤＢが変化しなかったため、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１２９】
ステップ４９（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３，４７，５２，５５，５９において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数において、最小のＢＥＲデータＤＢを検出したと判定したため、そのＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶している。
【０１３０】
次に、ステップ６０（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（例えば、設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い遅延時間の設定遅延時間（設定遅延時間Ｔｄ４）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ４の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ４にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１３１】
設定遅延時間を１段階長い遅延時間に変更すると、ステップ６１（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６０において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、改めてワンセグ受信機２から新たなＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１３２】
ステップ６２（レジスタ値と等しいか？）において、コントロール部１６は、ステップ６１において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１３３】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１３４】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ６２でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ６３に移行する。
ステップ６３（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１において受信した新たなＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１３５】
ステップ６４（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６０での設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階長い遅延時間の設定遅延時間（設定遅延時間Ｔｄ５）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ５の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ５にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【０１３６】
すなわち、比較器２０は、ステップ６２において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さいと判定した。これは、基準クロック信号Ｃｋの遅延時間をさらに１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６０における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ５）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１３７】
ステップ６５（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６４において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１３８】
ステップ６６（設定遅延時間が最大遅延時間と等しいか？）において、コントロール部１６は、ステップ６４において、設定遅延時間を１段階長くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最大の遅延時間（最大動作遅延時間）と等しいか否かを判定している。
【０１３９】
そして、設定遅延時間が最大動作遅延時間と等しい場合（ステップ６６においてＹｅｓ）、コントロール部１６は、ステップ６７に移行する。すなわち、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より長くすることができないため、その設定遅延時間を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する遅延時間おいてＢＥＲデータＤＢを最小値にする遅延時間として判定している。
【０１４０】
反対に、設定遅延時間が最大動作遅延時間と等しくない場合（ステップ６６においてＮｏ）、コントロール部１６は、ステップ６８に移行する。つまり、コントロール部１６は、設定遅延時間を１段階長くした設定遅延時間（設定遅延時間Ｔｄ５）が最大動作遅延時間ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる遅延時間を設定する処理を継続する。
【０１４１】
ステップ６８（レジスタ値と等しいか？）において、コントロール部１６は、ステップ６５において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１４２】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１４３】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ６８でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ６３に移行する。これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間をさらに１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ６４において第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６４における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ６）に変更する。
【０１４４】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ６８でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ６９に移行する。
ステップ６９（遅延時間を１段階短くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６４での設定遅延時間Ｔｄ５）から、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ４）に変更する。
【０１４５】
すなわち、比較器２０は、ステップ６８において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ６４において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長い設定遅延時間（設定遅延時間Ｔｄ５）に変更した。しかし、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更によりＢＥＲデータＤＢが大きくなったため、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短い設定遅延時間（設定遅延時間Ｔｄ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１４６】
ステップ７０（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６９において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１４７】
また、ステップ６２（レジスタ値と等しいか？）において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ６２でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ７１に移行する。
【０１４８】
ステップ７１（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１４９】
ステップ７２（遅延時間を１段階短くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６０での設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に変更する。
【０１５０】
詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ３の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ３にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【０１５１】
すなわち、比較器２０は、ステップ６２において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。
これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を逆に短くすることで、ＢＥＲデータＤＢは小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６０における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更とは反対に、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１５２】
ステップ７３（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ７２において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１５３】
ステップ７４（設定遅延時間が最小遅延時間と等しいか？）において、コントロール部１６は、ステップ７２において、設定遅延時間を１段階短くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最小の遅延時間（最小遅延時間）と等しいか否かを判定している。
【０１５４】
そして、設定遅延時間が最小遅延時間と等しい場合（ステップ７４においてＹｅｓ）、コントロール部１６は、ステップ６７に移行する。すなわち、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より短くすることができないため、その設定遅延時間を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する遅延時間おいてＢＥＲデータＤＢを最小値にする遅延時間として判定している。
【０１５５】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ７４においてＮｏ）、コントロール部１６は、ステップ７５に移行する。つまり、コントロール部１６は、設定遅延時間を１段階短くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間（設定遅延時間Ｔｄ３）が最大遅延時間ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定する処理を継続する。
【０１５６】
ステップ７５（レジスタ値と等しいか？）において、コントロール部１６は、ステップ７３において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１５７】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１５８】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ７５でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ７１に移行する。これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間をさらに１段階短くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ７２において第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、前回のステップ７２における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階短い設定周波数（設定遅延時間Ｔｄ２）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１５９】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ７５でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ７６に移行する。
ステップ７６（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ７２での設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ４）に変更する。
【０１６０】
すなわち、比較器２０は、ステップ７５において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ７２において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に変更した。しかし、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更によりＢＥＲデータＤＢが大きくなったため、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長い設定遅延時間（設定遅延時間Ｔｄ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１６１】
ステップ７７（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ７６において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１６２】
さらに、ステップ６２，６８，７５（レジスタ値と等しいか？）においてＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ６２，６８，７５でＢＥＲ＝ＢＥＲｍｉｎ）、コントロール部１６は、ステップ６７に移行する。換言すると、コントロール部１６は、ステップ６０，６４，７２において遅延時間を変更してもＢＥＲデータＤＢが変化しなかったため、そのＢＥＲデータＤＢを最小値として判定し、その時の設定遅延時間を第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間に設定している。
【０１６３】
ステップ６７（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１，６５，７０，７３，７７において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。すなわち、コントロール部１６は、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間において、最小のＢＥＲデータＤＢを検出したと判定したため、そのＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶している。
【０１６４】
従って、コントロール部１６は、まず、基準クロック信号Ｃｋの周波数を変更してワンセグ受信機２のビットエラーレートが最小値になる設定周波数を設定し、次に、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の遅延時間を変更してワンセグ受信機２のビットエラーレートが最小値になる設定遅延時間を設定している。これによって、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値になる設定周波数及び設定遅延時間の組み合わせに設定している。
【０１６５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）基準クロック生成部６は、入力されるＢＥＲデータＤＢに基づいて、基準クロック信号Ｃｋの周波数を変更してワンセグ受信機２のビットエラーレートが最小値となる設定テーブル１７の設定周波数に設定する。さらに、基準クロック生成部６は、入力されるＢＥＲデータＤＢに基づいて、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の遅延時間を変更してワンセグ受信機２のビットエラーレートが最小値となる設定テーブル１７の設定遅延時間に設定する。
【０１６６】
従って、システム電源３から生じるワンセグ受信機２に対する輻射ノイズのレベルを、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりを遅延させて小さくする分、従来よりも小さくすることできる。さらに、ワンセグ受信機２のビットエラーレートに基づいて、設定周波数及び設定遅延時間を設定しているため、システム電源３から生じるワンセグ受信機２に対する輻射ノイズのレベルを確実に低減することができる。
【０１６７】
（２）基準クロック生成部６のコントロール部１６は、基準クロック信号Ｃｋの周波数を最高動作周波数と最低動作周波数の間で変更する。このため、チョークコイルＬ１の最適な周波数からの大きなずれを防止し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂの動作不良を防いでいる。
（第２実施形態）
以下、第２実施形態を図１３に従って説明する。上記の第１実施形態では、基準クロック生成部６のコントロール部１６は、ワンセグ受信機２からステート信号Ｓｓを受信すると、設定周波数及び設定遅延時間の設定を開始していた。第２実施形態では、ワンセグ受信機２はステート信号Ｓｓを送信しない。このため、コントロール部１６は、電源が供給されると、設定周波数及び設定遅延時間の設定を開始する。そして、コントロール部１６は、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。
【０１６８】
そして、図１３に示すように、ステップ７８（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。
ステップ７９（レジスタ値と等しいか？）において、コントロール部１６は、ステップ７８において受信したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１６９】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ７９においてＹｅｓ）、コントロール部１６はステップ７８に移行する。すなわち、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値を維持しているため、そのときの設定周波数及び設定遅延時間の設定を変更せず、ステップ７８に移行してワンセグ受信機２からＢＥＲデータＤＢを受信する。
【０１７０】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しくない場合（ステップ７９においてＮｏ）、コントロール部１６は、ステップ４０に移行する。つまり、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなったため、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
【０１７１】
従って、コントロール部１６は、ステップ７８，ステップ７９の処理を繰り返すことによって、ワンセグ受信機２のビットエラーレートを監視する。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなると、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
【０１７２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
コントロール部１６は、基準クロック生成部６に電源が供給されると、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。設定周波数と設定遅延時間を設定した後、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信して、ワンセグ受信機２のビットエラーレートを監視する。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなると、ワンセグ受信機２のビットエラーレートが最小値となるように設定周波数及び設定遅延時間を再設定する。
【０１７３】
このため、コントロール部１６は、ワンセグ受信機２からステート信号Ｓｓを受信しなくても、ワンセグ受信機２のビットエラーレートが常に最小値となる設定周波数及び設定遅延時間を設定することできる。
【０１７４】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、基準クロック生成部６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりを遅延させていた。これに限らず、基準クロック生成部６は、複数の基準クロック信号を生成し、１つの基準クロック信号に対して、残りの基準クロック信号の立ち上がりを遅延させてもよい。これにより、システム電源は、複数のＤＣ−ＤＣコンバータに対して２つ以上の基準クロック信号を使用する場合でも、上記実施形態と同様の効果を得ることができる。
【０１７５】
・上記実施形態において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信していた。そして、コントロール部１６は、受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部１６は、信号強度又はＣＮ比（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ）でワンセグ受信機２の電波状況を判定してよく、この他、電波状況を判定できるものであれば如何なるものでもよい。
【０１７６】
さらに、外部のＣＰＵが、ワンセグ受信機２のビットエラーレート、信号強度、及び、ＣＮ比などから電波状況を判定した情報のデータを受信し、そして、コントロール部１６は、ＣＰＵ経由で受信した電波状況を判定した情報のデータに基づいて、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定してもよい。
【０１７７】
・上記実施形態において、設定テーブル１７には、設定周波数として「ｆ１」〜「ｆ９」と、設定遅延時間として「Ｔｄ１」〜「Ｔｄ９」が記憶されていた。これに限らず、設定周波数及び設定遅延時間は、いくつ設定テーブル１７に記憶されていてもよい。
【０１７８】
・上記実施形態において、コントロール部１６は、ステップ４４及びステップ６２においてＢＥＲデータＤＢと、最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定していた。これに限らず、コントロール部１６は、最小値ＢＥＲデータＤＢｍｉｎに対して予め設定された範囲（例えば、最小値ＢＥＲデータＤＢｍｉｎに対して±５％以内）に入っているかを判定してもよい。
【０１７９】
・第１実施形態において、コントロール部１６は、ステップ４０〜ステップ７７の処理によって、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部１６は、予め設定されたワンセグ受信機２のビットエラーレートより小さくなれば、ステップ４０〜ステップ７７の処理を終了してもよい。さらに、システム電源３は、新たに外部端子を設ける。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間が、予め設定されたワンセグ受信機２のビットエラーレートより高いと、システム電源の外部端子から異常を知らせる信号を出力してもよい。
【０１８０】
・上記実施形態において、ワンセグ受信機２及びシステム電源３は、Ｉ２Ｃシリアルバスを用いてデータ通信を行っていたが、データ通信を行うことができれば特に規格について制限されない。
【０１８１】
・上記実施形態において、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂは入力電圧ＶＩＮを電池Ｂから供給されていたが、入力電圧ＶＩＮを供給する電源供給装置であれば特に制限されない（例えば、ＡＣアダプタ等）。
【符号の説明】
【０１８２】
２ 受信機（ワンセグ受信機）
３ 電源供給システム（システム電源）
６ クロック生成回路（基準クロック生成部）
１８ 比較器
２３ 周波数調整部
２５ 遅延時間調整部
Ｃｋ１ 第１クロック信号（第１基準クロック信号）
Ｃｋ２ 他のクロック信号（第２基準クロック信号）
【技術分野】
【０００１】
クロック生成回路、電源供給システム及び遅延時間調整部に関するものである。
【背景技術】
【０００２】
可搬性の電子機器（例えば、ノートパソコン、携帯ゲーム機など）には、複数のＤＣ−ＤＣコンバータを有するシステム電源が搭載されている。各ＤＣ−ＤＣコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の各半導体装置の電子部品（負荷）にそれぞれ供給する。
【０００３】
ところで、システム電源は、基準クロック信号を生成するための基準クロック生成回路を有している。各ＤＣ−ＤＣコンバータは、基準クロック生成回路からの基準クロック信号が入力される。各ＤＣ−ＤＣコンバータは、入力された基準クロック信号の周期に基づいて、スイッチング素子をオン・オフ制御して電池からの入力電圧を昇圧・降圧して所望の出力電圧を生成している。
【０００４】
近年、この種の可搬性の電子機器は、ワンセグ受信機や無線通信機を搭載する場合がある。この場合、ワンセグ受信機や無線通信機は、基準クロック信号、及び、ＤＣ−ＤＣコンバータが発生するスイッチングノイズなどの輻射ノイズにより悪影響を及ぼされ、精度良く受信することができないという問題があった。
【０００５】
上記の問題の対策として、ＤＣ−ＤＣコンバータは、ワンセグ受信機や無線通信機などが受信する周波数と、基準クロック信号の周波数が同じ場合、基準クロック信号の周波数をずらす基準クロック生成回路が提案されている。（例えば、特許文献１、特許文献２参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３３２２３０号公報
【特許文献２】特開２０００−１６５２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＤＣ−ＤＣコンバータは、スイッチング素子をオン・オフ制御して生成したスイッチング電圧を、外付けのコイル及び平滑コンデンサにて平滑化して出力電圧を生成している。このとき、外付けコイルは、エネルギーを充放電している。詳述すると、外付けコイルは、電位差が生じて電流が流れると電気エネルギーを磁気エネルギーとして充電する。そして、外付けコイルは、その充電した磁気エネルギーを電気エネルギーに変換して放電、つまり、電流を出力する。外付けコイルに流れる電流は、外付けコイルのインダクタンス値に反比例し、外付けコイルに電位差が生じる時間に比例する。
【０００８】
これにより、予め設定された電流を流すためには、基準クロック信号の周波数に対して最適なインダクタンス値の外付けコイルを選定している。つまり、基準クロック信号の周波数が高い場合、外付けコイルのインダクタンス値を小さくし、反対に、基準クロック信号の周波数が低い場合、外付けコイルのインダクタンス値を大きくしている。
【０００９】
従って、予め設定された基準クロック信号の周波数をずらし過ぎると、基準クロック信号の周波数に対して外付けコイルのインダクタンス値が最適ではなくなり、ＤＣ−ＤＣコンバータが正常に動作しなくなってしまう。
【００１０】
また、ワンセグ受信機や無線通信機などが受信する信号の信号強度は、そのときどきで変化する。
このクロック生成回路及びシステム電源は、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一側面によれば、クロック生成回路は、複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、受信機の電波状況に応じて、前記複数のクロック信号の周波数を制御する周波数調整部と、第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部とを有する。
【発明の効果】
【００１２】
本発明の一側面によれば、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態のシステム電源の概略構成図である。
【図２】第１実施形態の基準クロック生成回路の回路図である。
【図３】第１実施形態の可変抵抗の回路図である。
【図４】第１実施形態の遅延時間調整部の説明図である。
【図５】第１実施形態の設定テーブルの説明図である。
【図６】第１実施形態の遅延時間調整部の説明図である。
【図７】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図８】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図９】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１０】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１１】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１２】第１実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【図１３】第２実施形態の設定周波数及び設定遅延時間の設定を示すフローチャートである。
【発明を実施するための形態】
【００１４】
（第１実施形態）
以下、第１実施形態を図１〜図８に従って説明する。
図１に示す電子機器１は、ワンセグ受信機２、電源供給システムとしてのシステム電源３を有している。
【００１５】
電子機器１において、ワンセグ受信機２及びシステム電源３は、バスを介して接続され、データ通信を行っている。本実施形態では、電子機器１内においてデータ通信を行うＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）シリアルバスが用いられている。
【００１６】
ワンセグ受信機２は、放送基地局から映像や音声などのデジタルデータであるワンセグデータを受信する。ワンセグ受信機２は、受信したワンセグデータに基づいて映像や音声などを再生する。このとき、ワンセグ受信機２は、受信したワンセグデータからビットエラーレートを算出し、その算出結果から電波状況を判断している。
【００１７】
ビットエラーレートは、ワンセグ受信機２が受信した受信データの中に放送基地局が送信した送信データとは異なるビットが含まれる確率（％で表す）をいう。
ワンセグ受信機２は、システム電源３からビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを受信する。ワンセグ受信機２は、受信したＢＥＲ要求信号Ｓｒに応答して、％で表されるビットエラーレートのデータであるビットエラーレートデータ（ＢＥＲデータ）ＤＢをシステム電源３に送信する。
【００１８】
また、ワンセグ受信機２は、システム電源３に対して、動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ｓｓを送信する。
システム電源３は、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂ、クロック生成回路としての基準クロック生成部６を有している。
【００１９】
なお、本実施形態では、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂは、基準クロック生成部６から供給される信号と、生成した出力電圧を供給する負荷Ｚ１，Ｚ２が相違するだけで、その回路構成を同じにしている。そのため、第１ＤＣ−ＤＣコンバータ５ａについて詳細に説明し、第２ＤＣ−ＤＣコンバータ５ｂの構成については符号を同じにして詳細な説明を省略する。
【００２０】
第１ＤＣ−ＤＣコンバータ５ａは、コンバータ部８、制御回路９を含んでいる。
コンバータ部８は、ＰチャネルＭＯＳトランジスタよりなるメイン側トランジスタＴｒ１、ＮチャネルＭＯＳトランジスタよりなる同期側トランジスタＴｒ２を有している。コンバータ部８は、外付け部品として、平滑回路１１を構成するチョークコイルＬ１及び平滑用コンデンサＣ１を含んでいる。
【００２１】
メイン側トランジスタＴｒ１は、そのゲートが制御回路９から第１制御信号Ｓｃ１が入力される。メイン側トランジスタＴｒ１は、そのソースが電子機器１に内蔵した電池Ｂから入力電圧ＶＩＮが供給され、そのドレインが同期側トランジスタＴｒ２のドレイン及び平滑回路１１に接続されている。
【００２２】
同期側トランジスタＴｒ２は、そのゲートが制御回路９から第２制御信号Ｓｃ２が入力される。同期側トランジスタＴｒ２は、そのソースがグランド線ＧＬ２に接続されている。
【００２３】
そして、第１ＤＣ−ＤＣコンバータ５ａは、第１及び第２制御信号Ｓｃ１，Ｓｃ２に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２が相補的にオン・オフすることによって、入力電圧ＶＩＮが降圧されて出力電圧Ｖｏとして外部出力端子Ｔｏから負荷Ｚ１に供給される。この出力電圧Ｖｏは、メイン側トランジスタＴｒ１のオン時間とオフ時間の比（デューティー比）を変化することにより予め定めた目標電圧に制御される。
【００２４】
制御回路９は、基準クロック生成部６から第１基準クロック信号Ｃｋ１が入力される。制御回路９は、入力された第１基準クロック信号Ｃｋ１の周期に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を相補的にオン・オフさせる第１及び第２制御信号Ｓｃ１，Ｓｃ２をコンバータ部８に出力する。つまり、制御回路９は、第１基準クロック信号Ｃｋ１の周期に基づいて、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２のオン時間とオフ時間の比（デューティー比）を制御している。
【００２５】
詳述すると、制御回路９は、高い周波数の第１基準クロック信号Ｃｋ１を入力すると、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を早くスイッチングさせる。反対に、制御回路９は、低い周波数の第１基準クロック信号Ｃｋ１を入力すると、メイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２を遅くスイッチングさせる。
【００２６】
従って、第１ＤＣ−ＤＣコンバータ５ａでは、第１基準クロック信号Ｃｋ１の周波数に応じて、そのスイッチングによって生じる輻射ノイズ（基本周波数の高調波成分）の基本周波数が変化する。つまり、第１ＤＣ−ＤＣコンバータ５ａは、高い周波数の第１基準クロック信号Ｃｋ１を入力すると、輻射ノイズの周波数が高くなる。反対に、第１ＤＣ−ＤＣコンバータ５ａは、低い周波数の第１基準クロック信号Ｃｋ１を入力すると、輻射ノイズ（基本周波数の高調波成分）の基本周波数が低くなる。
【００２７】
第２ＤＣ−ＤＣコンバータ５ｂは、基準クロック生成部６から第２基準クロック信号Ｃｋ２が入力される。第２基準クロック信号Ｃｋ２は、図４に示すように、その立ち上がるタイミングが第１基準クロック信号Ｃｋ１の立ち上がりタイミングより時間（以下、立ち上がり遅延時間という）Ｔｄ遅れ、その立ち下がるタイミングが第1基準クロック信号Ｃｋ１の立ち下がりタイミングと同じとなる信号である。
【００２８】
従って、第２ＤＣ−ＤＣコンバータ５ｂのメイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２は、第１ＤＣ−ＤＣコンバータ５ａのメイン側トランジスタＴｒ１及び同期側トランジスタＴｒ２と異なるタイミングでスイッチングすることになる。
【００２９】
そして、第２ＤＣ−ＤＣコンバータ５ｂにて生成された出力電圧Ｖｏは、外部出力端子Ｔｏから負荷Ｚ２に供給される。
基準クロック生成部６は、インターフェース回路１５、コントロール部１６、設定テーブル１７、最小値記憶レジスタ１９、比較器２０、基準クロック生成回路２１を有している。
【００３０】
インターフェース回路１５は、コントロール部１６からＢＥＲ要求信号Ｓｒを入力し、この受信したＢＥＲ要求信号Ｓｒをワンセグ受信機２に送信する。また、インターフェース回路１５は、ワンセグ受信機２からＢＥＲデータＤＢ、ステート信号Ｓｓを受信し、この受信したＢＥＲデータＤＢ、ステート信号Ｓｓをコントロール部１６に出力する。
【００３１】
コントロール部１６は、ＢＥＲ要求信号Ｓｒをワンセグ受信機２にインターフェース回路１５を介して送信し、それに応答してＢＥＲデータＤＢをワンセグ受信機２からインターフェース回路１５を介して受信する。
【００３２】
コントロール部１６は、ＢＥＲデータＤＢに基づいて、次段の基準クロック生成回路２１が生成する基準クロック信号Ｃｋの周波数を、ワンセグ受信機２のビットエラーレートが最小値となるように設定するデータ（設定周波数データＤｆ）を生成する。基準クロック信号Ｃｋは、前記第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の元となるクロック信号であって、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２と同じ周波数である。
【００３３】
また、コントロール部１６は、ＢＥＲデータＤＢに基づいて、次段の基準クロック生成回路２１が生成する第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが、ワンセグ受信機２のビットエラーレートが最小値となるように設定するデータ（設定遅延時間データＤｔ）を生成する。
【００３４】
コントロール部１６は、これら設定周波数データＤｆ及び設定遅延時間データＤｔを設定テーブル１７に記憶したデータに基づいて生成する。
設定テーブル１７には、複数の設定周波数データＤｆ及び設定遅延時間データＤｔが記憶されている。本実施形態では、図５に示すように、設定テーブル１７には、設定周波数データＤｆとして「ｆ１」〜「ｆ９」が記憶されている。「ｆ１」〜「ｆ９」は、「ｆ１」〜「ｆ９」の順で高い周波数が設定されている。
【００３５】
設定周波数データＤｆは、８ビットのデータであって、上位ビットから下位ビットの順で第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８よりなっている。そして、本実施形態では、設定周波数データＤｆは、設定周波数が最も周波数が低い「設定周波数ｆ１」のとき、論理値「１１１１１１１１」、設定周波数が次に周波数が低い「設定周波数ｆ２」のとき、論理値「１１１１１１１０」、設定周波数が次に周波数が低い「設定周波数ｆ３」のとき、論理値「１１１１１１００」、・・・・・・、設定周波数が最も周波数が高い「設定周波数ｆ９」のとき、論理値「００００００００」になっている。
【００３６】
また、設定テーブル１７には、設定遅延時間データＤｔとして「Ｔｄ１」〜「Ｔｄ９」が記憶されている。「Ｔｄ１」〜「Ｔｄ９」は、「Ｔｄ１」〜「Ｔｄ９」の順で長い遅延時間が設定されている。
【００３７】
設定周波数データＤｆと同様に、設定遅延時間データＤｔは、８ビットのデータであって、上位ビットから下位ビットの順で第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８よりなっている。そして、本実施形態では、設定遅延時間データＤｔは、設定遅延時間が最も遅延時間が短い「設定遅延時間Ｔｄ１」のとき、論理値「１１１１１１１１」、設定遅延時間が次に遅延時間が短い「設定遅延時間Ｔｄ２」のとき、論理値「１１１１１１１０」、設定遅延時間が次に遅延時間が短い「設定遅延時間Ｔｄ３」のとき、論理値「１１１１１１００」、・・・・・・、設定遅延時間が最も遅延時間が長い「設定遅延時間Ｔｄ９」のとき、論理値「００００００００」になっている。
【００３８】
そして、コントロール部１６は、設定テーブル１７、最小値記憶レジスタ１９及び比較器２０を使って、その時々の設定周波数データＤｆ及び設定遅延時間データＤｔを生成して、基準クロック生成回路２１に出力する。
【００３９】
つまり、例えば、ワンセグ受信機２が動作停止しているとき、コントロール部１６は、設定テーブル１７から予め定めた設定周波数（例えば設定周波数ｆ３）の設定周波数データＤｆ及び予め定めた設定遅延時間（例えば設定遅延時間Ｔｄ３）の設定遅延時間データＤｔを選択し、基準クロック生成回路２１に出力する。このとき、基準クロック生成回路２１は、設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【００４０】
この状態で、ワンセグ受信機２が動作を開始して、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを取得し、ＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するとともに、先に設定した設定周波数（例えば設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）の設定周波数データＤｆを基準クロック生成回路２１に出力する。
【００４１】
これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づいた第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４２】
そして、コントロール部１６は、設定周波数データＤｆを変更し、基準クロック生成回路２１から設定周波数データＤｆに基づいて変更された周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を出力させるごとに、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得するようになっている。
【００４３】
コントロール部１６は、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させるようになっている。そして、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００４４】
また、このとき、先に設定した設定周波数（この場合、設定周波数ｆ４）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ５）の設定周波数データＤｆを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４５】
コントロール部１６は、基準クロック生成回路２１から変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定周波数が最大周波数の設定周波数ｆ９でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００４６】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定周波数が最大周波数の設定周波数ｆ９になった時には、上記の処理を終了するようになっている。
【００４７】
一方、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００４８】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間ｆ４）から、設定テーブル１７において１段階低い周波数の設定周波数（設定周波数ｆ３）の設定周波数データＤｆを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００４９】
コントロール部１６は、前記と同様に、変更された設定周波数データＤｆに基づく周波数の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定周波数が最小周波数の設定周波数ｆ１でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００５０】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定周波数が最小周波数の設定周波数ｆ１になった時には、上記の処理を終了するようになっている。
【００５１】
さらに、コントロール部１６は、ＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致した時、変更された設定周波数が最大周波数の設定周波数ｆ９になった時、又は、変更された設定周波数が最小周波数の設定周波数ｆ１になった時には、設定遅延時間Ｔｄ３の設定より行う。
【００５２】
コントロール部１６は、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ４）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づいた第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００５３】
そして、コントロール部１６は、設定遅延時間データＤｔを変更し、基準クロック生成回路２１から設定遅延時間データＤｔに基づいて変更された遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を出力させるごとに、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得するようになっている。
【００５４】
コントロール部１６は、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させるようになっている。そして、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００５５】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階長い設定遅延時時間（設定遅延時間Ｔｄ５）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００５６】
コントロール部１６は、基準クロック生成回路２１から変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定遅延時間が最大遅延時間の設定遅延時間Ｔｄ９でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００５７】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定遅延時間が最大遅延時間の設定遅延時間Ｔｄ９になった時には、上記の処理を終了するようになっている。
【００５８】
一方、比較器２０の比較結果が、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、新たに受信したＢＥＲデータＤＢを、新たな最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶するようになっている。
【００５９】
また、このとき、先に設定した設定遅延時間（この場合、設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階短い遅延時間の設定遅延時間（設定遅延時間Ｔｄ３）の設定遅延時間データＤｔを基準クロック生成回路２１に出力する。これによって、基準クロック生成回路２１は、変更された設定遅延時間データＤｔに基づく遅延時間Ｔｄの第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力することになる。
【００６０】
コントロール部１６は、前記と同様に、変更された設定遅延時間データＤｔに基づく遅延時間の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２が出力されると、再び、ビットエラーレート要求信号（ＢＥＲ要求信号）Ｓｒを出力し、ワンセグ受信機２からＢＥＲデータＤＢを取得する。そして、コントロール部１６は、変更された設定遅延時間が最小遅延時間の設定遅延時間Ｔｄ１でない時、新たに取得したＢＥＲデータＤＢと先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎとを比較器２０にて比較させ、上記と同様な処理を、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎが一致するまで行うようになっている。
【００６１】
なお、コントロール部１６は、新たに取得したＢＥＲデータＤＢと最小値ＢＥＲデータＤＢｍｉｎとを比較する前に、変更された設定遅延時間が最小遅延時間の設定遅延時間Ｔｄ１になった時には、上記の処理を終了するようになっている。
（基準クロック生成回路２１）
図２に示すように、基準クロック生成回路２１は、周波数調整部２３、充放電調整部２４、遅延時間調整部２５を有している。
【００６２】
周波数調整部２３は、分圧回路２７、アンプ回路ＡＭＰを含んでいる。
分圧回路２７は、第１抵抗Ｒ１と第１可変抵抗Ｒｃ１の直列回路よりなり、その直列回路の一端（第１抵抗Ｒ１側）に基準電圧ＶＲＥＦが印加され、その直列回路の他端（第１可変抵抗Ｒｃ１側）にグランド線ＧＬ２が接続されている。
【００６３】
第１可変抵抗Ｒｃ１は、コントロール部１６から設定周波数データＤｆを入力し、この設定周波数データＤｆに応じて、その抵抗値が変更される。
例えば、第１可変抵抗Ｒｃ１は、図３に示すように、第２抵抗Ｒ２に対して、第３抵抗Ｒ３とスイッチＳＷよりなる直列回路が並列に接続されて構成されている。本実施形態では、第１可変抵抗Ｒｃ１は、第２抵抗Ｒ２に対して、第３抵抗Ｒ３とスイッチＳＷよりなる直列回路を８個並列に接続されて構成されている。
【００６４】
そして、各スイッチＳＷは、対応する第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８をそれぞれ入力し、入力された第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８に応じてそれぞれオン・オフしている。各スイッチＳＷは、対応する論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８を入力すると、オフする。反対に、各スイッチＳＷは、対応する論理値「１」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８を入力すると、オンする。
【００６５】
すなわち、第１可変抵抗Ｒｃ１は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が少ないと、第２抵抗Ｒ２に対して並列に接続される第３抵抗Ｒ３の数が多くなり、その抵抗値が小さくなる。反対に、第１可変抵抗Ｒｃ１は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が多いと、第２抵抗Ｒ２に対して並列に接続される第３抵抗Ｒ３の数が少なくなり、その抵抗値が大きくなる。
【００６６】
そして、分圧回路２７は、第１抵抗Ｒ１と第１可変抵抗Ｒｃ１の接続点の電圧を分圧電圧Ｖｅとしてアンプ回路ＡＭＰの非反転入力端子に出力する。換言すると、分圧回路２７は、設定周波数データＤｆに応じて抵抗値を変更する第１可変抵抗Ｒｃ１に応じた分圧電圧Ｖｅを出力する。つまり、分圧回路２７は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が少ないと、第１可変抵抗Ｒｃ１の抵抗値が小さくなり、分圧電圧Ｖｅが小さくなる。反対に、分圧回路２７は、論理値「０」の第１〜第８設定周波数ビットデータＤｆ１〜Ｄｆ８が多いと、第１可変抵抗Ｒｃ１の抵抗値が大きくなり、分圧電圧Ｖｅが大きくなる。
【００６７】
さらに、詳述すると、分圧回路２７は、設定周波数の低い設定周波数データＤｆになればなるほど、第１可変抵抗Ｒｃ１の抵抗値が小さくなり、分圧電圧Ｖｅが小さくなる。反対に、分圧回路２７は、設定周波数の高い設定周波数データＤｆになればなるほど、第１可変抵抗Ｒｃ１の抵抗値が大きくなり、分圧電圧Ｖｅが大きくなる。
【００６８】
アンプ回路ＡＭＰは、非反転入力端子に分圧回路２７から分圧電圧Ｖｅが入力されるとともに、その反転出力端子及び出力端子が接続され、いわゆるボルテージフォロアの構成になっている。このため、アンプ回路ＡＭＰは、非反転入力端子に入力された分圧電圧Ｖｅと同じ電圧が、充電設定電圧Ｖｃとして充放電調整部２４に出力される。
【００６９】
従って、周波数調整部２３は、入力された設定周波数データＤｆに応じた充電設定電圧Ｖｃを充放電調整部２４に出力する。つまり、周波数調整部２３は、設定周波数の低い設定周波数データＤｆになればなるほど、小さい電圧値の充電設定電圧Ｖｃを出力する。反対に、周波数調整部２３は、設定周波数の高い設定周波数データＤｆになればなるほど、大きい電圧値の充電設定電圧Ｖｃを出力する。
【００７０】
充放電調整部２４は、第４抵抗Ｒ４、ＰチャネルＭＯＳトランジスタよりなる第３及び第４トランジスタＴｒ３，Ｔｒ４、充放電回路３０、第２コンデンサＣ２、第１及び第２インバータ回路ＩＮＶ１，ＩＮＶ２を有している。
【００７１】
第４抵抗Ｒ４は、その一端が第３トランジスタＴｒ３のドレインと接続され、その他端がグランド線ＧＬ２に接続されている。第４抵抗Ｒ４と第３トランジスタＴｒ３のドレインとの接続点（ノードＮ１）には、周波数調整部２３から充電設定電圧Ｖｃが入力される。このような構成により、第４抵抗Ｒ４に流れる電流Ｉｒ４は、入力される充電設定電圧Ｖｃに応じて変化する。つまり、第４抵抗Ｒ４に流れる電流Ｉｒ４は、充電設定電圧Ｖｃが高いほど大きくなり、反対に、第４抵抗Ｒ４に流れる電流Ｉｒ４は、充電設定電圧Ｖｃが小さいほど小さくなる。
【００７２】
第３トランジスタＴｒ３は、そのドレイン及びゲートが第４トランジスタＴｒ４のゲートに接続されている。第３トランジスタＴｒ３は、そのソースに基準電圧ＶＲＥＦが供給されている。第４トランジスタＴｒ４は、そのドレインが充放電回路３０に接続され、そのソースに基準電圧ＶＲＥＦが供給されている。
【００７３】
すなわち、第３及び第４トランジスタＴｒ３，Ｔｒ４は、カレントミラーを構成している。従って、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比に基づく電流値になっている。例えば、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比が１対１になっている場合には、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は同じ電流値になる。さらに、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第４抵抗Ｒ４に流れる電流Ｉｒ４と同じ電流値になっている。
【００７４】
充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が供給されている。充放電回路３０は、第２コンデンサＣ２を介してグランド線ＧＬ２と接続されている。充放電回路３０は、供給される第４トランジスタＴｒ４のドレイン電流Ｉ４に基づいて、第２コンデンサＣ２を充放電することにより、基準クロック信号Ｃｋを生成している。
【００７５】
詳述すると、まず、充放電回路３０は、供給される第４トランジスタＴｒ４のドレイン電流Ｉ４を第２コンデンサＣ２に供給して充電する。従って、充放電回路３０は、第２コンデンサＣ２に電荷を蓄積し、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値を上げる。そして、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値になるまで第２コンデンサＣ２を充電すると、第２コンデンサＣ２に蓄積された電荷を放電して第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値まで下げる。
【００７６】
次に、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値が予め設定された電圧値になるまで第２コンデンサＣ２の電荷を放電すると、第２コンデンサＣ２に第４トランジスタＴｒ４のドレイン電流Ｉ４を供給して第２コンデンサＣ２の１端（充放電回路３０側）の電圧値を再び予め設定された電圧値まで上げる。換言すると、充放電回路３０は、予め設定された最大電圧値と最小電圧値との間において、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の上げ下げを繰り返すように制御している。これによって基準クロック信号Ｃｋが生成される。
【００７７】
このような構成により、充放電回路３０は、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値に基づいて、基準クロック信号Ｃｋを生成する。そして、充放電回路３０は、基準クロック信号Ｃｋを第１及び第２インバータ回路ＩＮＶ１，ＩＮＶ２を介して第１基準クロック信号Ｃｋ１として出力している。
【００７８】
このとき、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４に応じて、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりを変化させている。つまり、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が大きいほど、第２コンデンサＣ２を早く充電するため、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりが急になる。反対に、充放電回路３０は、第４トランジスタＴｒ４のドレイン電流Ｉ４が小さいほど、第２コンデンサＣ２を遅く充電するため、第２コンデンサＣ２の１端（充放電回路３０側）の電圧値の立ち上がりが遅くなる。
【００７９】
言い換えると、設定周波数の低い設定周波数データＤｆになればなるほど、第４トランジスタＴｒ４のドレイン電流Ｉ４が小さくなって、基準クロック信号Ｃｋの周波数が低くなる。反対に、設定周波数の高い設定周波数データＤｆになればなるほど、第４トランジスタＴｒ４のドレイン電流Ｉ４が大きくなって、基準クロック信号Ｃｋの周波数が高くなる。
【００８０】
これにより、充放電調整部２４は、入力された設定周波数データＤｆに基づいて、基準クロック信号Ｃｋの周波数をコントロール部１６が設定した設定テーブル１７の設定周波数にすることができる。
【００８１】
遅延時間調整部２５は、第３〜第５インバータ回路ＩＮＶ３〜ＩＮＶ５、遅延回路３２、ナンド回路３３を有している。
第３インバータ回路ＩＮＶ３は、充放電調整部２４から基準クロック信号Ｃｋが入力され、この基準クロック信号Ｃｋを反転して反転基準クロック信号ＢＣｋとして、第４インバータ回路ＩＮＶ４及びナンド回路３３に出力する。第４インバータ回路ＩＮＶ４は、第３インバータ回路ＩＮＶ３から反転基準クロック信号ＢＣｋが入力され、この反転基準クロック信号ＢＣｋを反転して遅延基準クロック信号ＴＣｋとして遅延回路３２に出力する。
【００８２】
遅延回路３２は、第２可変抵抗Ｒｃ２及び第２コンデンサＣ２を含んでいる。第２可変抵抗Ｒｃ２は、その一端が第４インバータ回路ＩＮＶ４の出力端子に接続されている。第２可変抵抗Ｒｃ２は、その他端が第５インバータ回路ＩＮＶ５の入力端子に接続されるとともに、第２コンデンサＣ２を介してグランド線ＧＬ２に接続されている。
【００８３】
第２可変抵抗Ｒｃ２は、第１可変抵抗Ｒｃ１と同様に図３に示す回路構成になっている。第２可変抵抗Ｒｃ２は、コントロール部１６から設定遅延時間データＤｔが入力される。
【００８４】
第２可変抵抗Ｒｃ２は、入力された設定遅延時間データＤｔに応じて、その抵抗値が変更される。すなわち、第２可変抵抗Ｒｃ２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が少ないと、第２抵抗Ｒ２に対して第３抵抗Ｒ３が並列に接続する数が多くなり、その抵抗値が小さくなる。反対に、第２可変抵抗Ｒｃ２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が多いと、第２抵抗Ｒ２に対して第３抵抗Ｒ３が並列に接続する数が少なくなり、その抵抗値が大きくなる。
【００８５】
このような構成により、遅延回路３２は、その時定数（＝Ｒｃ２×Ｃ２）に応じて、入力された遅延基準クロック信号ＴＣｋを遅延させる。すなわち、遅延回路３２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が少ないほど、つまり、入力される設定遅延時間が短い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が小さくなり、遅延基準クロック信号ＴＣｋの遅延時間が短くなる。反対に、遅延回路３２は、論理値「０」の第１〜第８設定遅延時間ビットデータＤｔ１〜Ｄｔ８が多いほど、つまり、入力される設定遅延時間が長い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が大きくなり、遅延基準クロック信号ＴＣｋの遅延時間が長くなる。
【００８６】
第５インバータ回路ＩＮＶ５は、遅延回路３２から遅延基準クロック信号ＴＣｋが入力され、この遅延基準クロック信号ＴＣｋを反転して反転遅延基準クロック信号ＢＴＣｋとしてナンド回路３３に出力する。
【００８７】
ナンド回路３３は、第３インバータ回路ＩＮＶ３から反転基準クロック信号ＢＣｋ、及び、第５インバータ回路ＩＮＶ５から反転遅延基準クロック信号ＢＴＣｋが入力される。ナンド回路３３は、入力された反転基準クロック信号ＢＣｋと、反転遅延基準クロック信号ＢＴＣｋがとともにＬレベルのとき、Ｈレベルの第２基準クロック信号Ｃｋ２を生成し、第２ＤＣ−ＤＣコンバータ５ｂに出力する。
【００８８】
すなわち、遅延時間調整部２５は、入力された基準クロック信号Ｃｋの立ち上がり時間を、設定遅延時間データＤｔに応じて変更している。従って、図４に示すように、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりが遅延時間Ｔｄ遅れる。この結果、図６に示すように、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２に基づいたワンセグ受信機２への輻射ノイズＮｚ（以下、単に輻射ノイズＮｚという）は、遅延時間Ｔｄの逆数の周期ごとにその中心周波数のノイズレベルが下がる。
【００８９】
詳述すると、遅延時間調整部２５は、設定遅延時間が短い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が小さくなり、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが短くなる。これによって、輻射ノイズＮｚは、長い周期ごとにその中心周波数のノイズレベルが下がるようになる。
【００９０】
反対に、遅延時間調整部２５は、設定遅延時間が長い設定遅延時間データＤｔになればなるほど、第２可変抵抗Ｒｃ２の抵抗値が大きくなり、第１基準クロック信号Ｃｋ１に対して第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間Ｔｄが長くなる。これによって、輻射ノイズＮｚは、短い周期ごとにその中心周波数のノイズレベルが下がるようになる。
【００９１】
このように、基準クロック生成回路２１は、その時々に入力される設定周波数データＤｆ及び設定遅延時間データＤｔに基づく第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２をそれぞれ生成し、対応する第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【００９２】
次に、上記のように構成した電子機器１の作用を、図７〜図１２に示す、コントロール部１６の処理動作を説明するフローチャートに従って説明する。
上記構成の基準クロック生成部６において、コントロール部１６は、設定テーブル１７から設定周波数データＤｆ及び設定遅延時間データＤｔを、図７〜図１２に示す以下のステップ４０〜ステップ７７の処理を行うことにより設定している。
【００９３】
コントロール部１６は、ワンセグ受信機２から動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ｓｓを受信すると、以下のステップ４０〜ステップ７７の処理を開始する。
【００９４】
まず、ステップ４０（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ワンセグ受信機２にインターフェース回路１５を介してＢＥＲ要求信号Ｓｒを送信する。ワンセグ受信機２は、コントロール部１６からＢＥＲ要求信号Ｓｒを受信し、受信したＢＥＲ要求信号Ｓｒに応答して、ＢＥＲデータＤＢをコントロール部１６に送信する。コントロール部１６はワンセグ受信機２からＢＥＲデータＤＢを受信する。
【００９５】
ステップ４１（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４０において受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【００９６】
次に、ステップ４２（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（例えば、設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ４の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ４の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【００９７】
設定周波数を１段階高い周波数に変更すると、ステップ４３（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ４２において、基準クロック信号Ｃｋの周波数を変更したため、改めてワンセグ受信機２から新たなＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【００９８】
ステップ４４（レジスタ値と等しいか？）において、コントロール部１６は、ステップ４３において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【００９９】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１００】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ４４でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ４５に移行する。
ステップ４５（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３において受信した新たなＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１０１】
ステップ４６（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４２での設定周波数ｆ４）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ５）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ５の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ５の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１０２】
すなわち、比較器２０は、ステップ４４において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さいと判定した。
これは、基準クロック信号Ｃｋの周波数をさらに１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、基準クロック信号Ｃｋの周波数を変更する。今回は、ステップ４２における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階高い設定周波数（設定周波数ｆ５）に基準クロック信号Ｃｋの周波数を変更する。
【０１０３】
ステップ４７（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ４６において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１０４】
ステップ４８（設定周波数が最大周波数と等しいか？）において、コントロール部１６は、ステップ４６において、設定周波数を１段階高くした基準クロック信号Ｃｋの周波数が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最大の基準クロック信号Ｃｋの周波数（最高動作周波数）と等しいか否かを判定している。
【０１０５】
そして、設定周波数が最高動作周波数と等しい場合（ステップ４８においてＹｅｓ）、コントロール部１６は、ステップ４９に移行する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの周波数を、そのとき設定されている設定周波数より高くすることができないため、その設定周波数を基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数おいてＢＥＲデータＤＢを最小値にする周波数として判定している。
【０１０６】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ４８においてＮｏ）、コントロール部１６は、ステップ５０に移行する。つまり、コントロール部１６は、設定周波数を１段階高くした基準クロック信号Ｃｋの周波数が最高動作周波数ではない。従って、コントロール部１６は、ＢＥＲデータＤＢが最小値となる基準クロック信号Ｃｋの周波数を設定する処理を継続する。
【０１０７】
ステップ５０（レジスタ値と等しいか？）において、コントロール部１６は、ステップ４７において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１０８】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１０９】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ５０でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ４５に移行する。これは、基準クロック信号Ｃｋの周波数をさらに１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ４６において基準クロック信号Ｃｋの周波数を変更する。今回は、前回のステップ４６における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階高い設定周波数（設定周波数ｆ６）に基準クロック信号Ｃｋの周波数を変更する。
【０１１０】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ５０でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５１に移行する。
ステップ５１（基準クロック信号の周波数を１段階下げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４６での設定周波数ｆ５）から、設定テーブル１７において１段階低い周波数の設定周波数（設定周波数ｆ４）に変更する。
【０１１１】
すなわち、比較器２０は、ステップ５０において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ４６において、基準クロック信号Ｃｋの周波数を１段階高くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、基準クロック信号Ｃｋの周波数を１段階高い設定周波数（設定周波数ｆ５）に変更した。しかし、基準クロック信号Ｃｋの周波数の変更によりＢＥＲデータＤＢが大きくなったため、基準クロック信号Ｃｋの周波数を１段階低い設定周波数（設定周波数ｆ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１１２】
ステップ５２（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５１において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１１３】
また、ステップ４４（レジスタ値と等しいか？）において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ４４でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５３に移行する。
【０１１４】
ステップ５３（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１１５】
ステップ５４（基準クロック信号の周波数を１段階下げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ４２での設定周波数ｆ４）から、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ３）に変更する。
【０１１６】
詳述すると、コントロール部１６は、基準クロック生成回路２１に設定周波数ｆ３の設定周波数データＤｆを出力する。そして、基準クロック生成回路２１は、入力された設定周波数データＤｆに基づいて設定周波数ｆ３の第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成し、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１１７】
すなわち、比較器２０は、ステップ４４において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、基準クロック信号Ｃｋの周波数を逆に下げることで、ＢＥＲデータＤＢは小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、基準クロック信号Ｃｋの周波数を変更する。今回は、ステップ４２における基準クロック信号Ｃｋの周波数の変更とは反対に、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ３）に基準クロック信号Ｃｋの周波数を変更する。
【０１１８】
ステップ５５（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５４において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１１９】
ステップ５６（設定周波数が最小周波数と等しいか？）において、コントロール部１６は、ステップ５３において、設定周波数を１段階小さくした基準クロック信号Ｃｋの周波数が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最小の基準クロック信号Ｃｋの周波数（最低動作周波数）と等しいか否かを判定している。
【０１２０】
そして、設定周波数が最低動作周波数と等しい場合（ステップ５６においてＹｅｓ）、コントロール部１６は、ステップ４９に移行する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの周波数を、そのとき設定されている設定周波数より低くすることができないため、その設定周波数を基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数おいてＢＥＲデータＤＢを最小値にする周波数として判定している。
【０１２１】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ５６においてＮｏ）、コントロール部１６は、ステップ５７に移行する。つまり、コントロール部１６は、設定周波数を１段階低くした基準クロック信号Ｃｋの周波数（設定周波数ｆ３）が最低動作周波数ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる基準クロック信号Ｃｋの周波数を設定する処理を継続する。
【０１２２】
ステップ５７（レジスタ値と等しいか？）において、コントロール部１６は、ステップ５５において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１２３】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１２４】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ５７でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ５３に移行する。これは、基準クロック信号Ｃｋの周波数をさらに１段階低くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ５４において基準クロック信号Ｃｋの周波数を変更する。今回は、前回のステップ５４における基準クロック信号Ｃｋの周波数の変更に対して、さらに、設定テーブル１７において１段階低い設定周波数（設定周波数ｆ２）に基準クロック信号Ｃｋの周波数を変更する。
【０１２５】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ５７でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ５８に移行する。
ステップ５８（基準クロック信号の周波数を１段階上げる）において、コントロール部１６は、基準クロック信号Ｃｋの周波数を、先に設定した設定周波数（ここでは、ステップ５４での設定周波数ｆ３）から、設定テーブル１７において１段階高い周波数の設定周波数（設定周波数ｆ４）に変更する。
【０１２６】
すなわち、比較器２０は、ステップ５７において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ５４において、基準クロック信号Ｃｋの周波数を１段階低くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、基準クロック信号Ｃｋの周波数を１段階低い設定周波数（設定周波数ｆ３）に基準クロック信号Ｃｋの周波数を変更した。しかし、基準クロック信号Ｃｋの周波数を変更によりＢＥＲデータＤＢが大きくなったため、基準クロック信号Ｃｋの周波数を１段階高い設定周波数（設定周波数ｆ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１２７】
ステップ５９（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ５８において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１２８】
さらに、ステップ４４，５０，５７（レジスタ値と等しいか？）においてＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ４４，５０，５７でＤＢ＝ＤＢｍｉｎ）、コントロール部１６は、ステップ４９に移行する。換言すると、コントロール部１６は、ステップ４２，４６，５４において基準クロック信号Ｃｋの周波数を変更してもＢＥＲデータＤＢが変化しなかったため、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１２９】
ステップ４９（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ４３，４７，５２，５５，５９において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。すなわち、コントロール部１６は、基準クロック信号Ｃｋの第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する動作周波数において、最小のＢＥＲデータＤＢを検出したと判定したため、そのＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶している。
【０１３０】
次に、ステップ６０（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（例えば、設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い遅延時間の設定遅延時間（設定遅延時間Ｔｄ４）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ４の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ４にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂに出力する。
【０１３１】
設定遅延時間を１段階長い遅延時間に変更すると、ステップ６１（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６０において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、改めてワンセグ受信機２から新たなＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１３２】
ステップ６２（レジスタ値と等しいか？）において、コントロール部１６は、ステップ６１において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１３３】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１３４】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ６２でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ６３に移行する。
ステップ６３（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１において受信した新たなＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１３５】
ステップ６４（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６０での設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階長い遅延時間の設定遅延時間（設定遅延時間Ｔｄ５）に変更する。詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ５の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ５にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【０１３６】
すなわち、比較器２０は、ステップ６２において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さいと判定した。これは、基準クロック信号Ｃｋの遅延時間をさらに１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６０における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ５）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１３７】
ステップ６５（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６４において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１３８】
ステップ６６（設定遅延時間が最大遅延時間と等しいか？）において、コントロール部１６は、ステップ６４において、設定遅延時間を１段階長くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最大の遅延時間（最大動作遅延時間）と等しいか否かを判定している。
【０１３９】
そして、設定遅延時間が最大動作遅延時間と等しい場合（ステップ６６においてＹｅｓ）、コントロール部１６は、ステップ６７に移行する。すなわち、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より長くすることができないため、その設定遅延時間を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する遅延時間おいてＢＥＲデータＤＢを最小値にする遅延時間として判定している。
【０１４０】
反対に、設定遅延時間が最大動作遅延時間と等しくない場合（ステップ６６においてＮｏ）、コントロール部１６は、ステップ６８に移行する。つまり、コントロール部１６は、設定遅延時間を１段階長くした設定遅延時間（設定遅延時間Ｔｄ５）が最大動作遅延時間ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる遅延時間を設定する処理を継続する。
【０１４１】
ステップ６８（レジスタ値と等しいか？）において、コントロール部１６は、ステップ６５において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１４２】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１４３】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ６８でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ６３に移行する。これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間をさらに１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ６４において第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６４における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ６）に変更する。
【０１４４】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ６８でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ６９に移行する。
ステップ６９（遅延時間を１段階短くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６４での設定遅延時間Ｔｄ５）から、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ４）に変更する。
【０１４５】
すなわち、比較器２０は、ステップ６８において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ６４において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長い設定遅延時間（設定遅延時間Ｔｄ５）に変更した。しかし、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更によりＢＥＲデータＤＢが大きくなったため、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短い設定遅延時間（設定遅延時間Ｔｄ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１４６】
ステップ７０（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ６９において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１４７】
また、ステップ６２（レジスタ値と等しいか？）において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ６２でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ７１に移行する。
【０１４８】
ステップ７１（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。
【０１４９】
ステップ７２（遅延時間を１段階短くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ６０での設定遅延時間Ｔｄ４）から、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に変更する。
【０１５０】
詳述すると、コントロール部１６は、基準クロック生成回路２１に設定遅延時間Ｔｄ３の設定遅延時間データＤｔを出力する。そして、基準クロック生成回路２１は、入力された設定遅延時間データＤｔに基づいて第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定遅延時間Ｔｄ３にし、その第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂにそれぞれ出力する。
【０１５１】
すなわち、比較器２０は、ステップ６２において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。
これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を逆に短くすることで、ＢＥＲデータＤＢは小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、ステップ６０における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更とは反対に、設定テーブル１７において１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１５２】
ステップ７３（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ７２において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１５３】
ステップ７４（設定遅延時間が最小遅延時間と等しいか？）において、コントロール部１６は、ステップ７２において、設定遅延時間を１段階短くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間が、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する最小の遅延時間（最小遅延時間）と等しいか否かを判定している。
【０１５４】
そして、設定遅延時間が最小遅延時間と等しい場合（ステップ７４においてＹｅｓ）、コントロール部１６は、ステップ６７に移行する。すなわち、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より短くすることができないため、その設定遅延時間を第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する遅延時間おいてＢＥＲデータＤＢを最小値にする遅延時間として判定している。
【０１５５】
反対に、設定周波数が最高動作周波数と等しくない場合（ステップ７４においてＮｏ）、コントロール部１６は、ステップ７５に移行する。つまり、コントロール部１６は、設定遅延時間を１段階短くした第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間（設定遅延時間Ｔｄ３）が最大遅延時間ではない。このため、コントロール部１６は、ＢＥＲデータＤＢが最小値となる第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を設定する処理を継続する。
【０１５６】
ステップ７５（レジスタ値と等しいか？）において、コントロール部１６は、ステップ７３において新たに受信したＢＥＲデータＤＢと、先に最小値記憶レジスタ１９に記憶した最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１５７】
すなわち、コントロール部１６は、ワンセグ受信機２から新たに受信したＢＥＲデータＤＢを比較器２０に出力する。コントロール部１６は、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎを比較器２０に転送させる。コントロール部１６は、比較器２０に出力したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されていた最小値ＢＥＲデータＤＢｍｉｎを比較させる。
【０１５８】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより小さい場合（ステップ７５でＤＢ＜ＤＢｍｉｎ）、コントロール部１６は、ステップ７１に移行する。これは、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間をさらに１段階短くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、ＢＥＲデータＤＢは最小値になっていないことを意味している。このため、コントロール部１６は、再度、ステップ７２において第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。今回は、前回のステップ７２における第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更に対して、さらに、設定テーブル１７において１段階短い設定周波数（設定遅延時間Ｔｄ２）に第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を変更する。
【０１５９】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きい場合（ステップ７５でＤＢ＞ＤＢｍｉｎ）、コントロール部１６は、ステップ７６に移行する。
ステップ７６（遅延時間を１段階長くする）において、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を、先に設定した設定遅延時間（ここでは、ステップ７２での設定遅延時間Ｔｄ３）から、設定テーブル１７において１段階長い設定遅延時間（設定遅延時間Ｔｄ４）に変更する。
【０１６０】
すなわち、比較器２０は、ステップ７５において、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎより大きいと判定した。これは、ステップ７２において、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短くすることで、ＢＥＲデータＤＢはさらに小さくなる可能性があり、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階短い設定遅延時間（設定遅延時間Ｔｄ３）に変更した。しかし、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間の変更によりＢＥＲデータＤＢが大きくなったため、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間を１段階長い設定遅延時間（設定遅延時間Ｔｄ４）に戻し、そのＢＥＲデータＤＢを最小値として判定し、その時の設定周波数を基準クロック信号Ｃｋの周波数として設定している。
【０１６１】
ステップ７７（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。つまり、コントロール部１６は、ステップ７６において、基準クロック信号Ｃｋの周波数を変更したため、新たにワンセグ受信機２からＢＥＲデータＤＢを受信してワンセグ受信機２のビットエラーレートを確認している。
【０１６２】
さらに、ステップ６２，６８，７５（レジスタ値と等しいか？）においてＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ６２，６８，７５でＢＥＲ＝ＢＥＲｍｉｎ）、コントロール部１６は、ステップ６７に移行する。換言すると、コントロール部１６は、ステップ６０，６４，７２において遅延時間を変更してもＢＥＲデータＤＢが変化しなかったため、そのＢＥＲデータＤＢを最小値として判定し、その時の設定遅延時間を第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間に設定している。
【０１６３】
ステップ６７（最小値記憶レジスタに記憶）において、コントロール部１６は、ステップ６１，６５，７０，７３，７７において新たに受信したＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶する。すなわち、コントロール部１６は、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂが正常動作する第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がり遅延時間において、最小のＢＥＲデータＤＢを検出したと判定したため、そのＢＥＲデータＤＢを、最小値ＢＥＲデータＤＢｍｉｎとして最小値記憶レジスタ１９に記憶している。
【０１６４】
従って、コントロール部１６は、まず、基準クロック信号Ｃｋの周波数を変更してワンセグ受信機２のビットエラーレートが最小値になる設定周波数を設定し、次に、コントロール部１６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の遅延時間を変更してワンセグ受信機２のビットエラーレートが最小値になる設定遅延時間を設定している。これによって、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値になる設定周波数及び設定遅延時間の組み合わせに設定している。
【０１６５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）基準クロック生成部６は、入力されるＢＥＲデータＤＢに基づいて、基準クロック信号Ｃｋの周波数を変更してワンセグ受信機２のビットエラーレートが最小値となる設定テーブル１７の設定周波数に設定する。さらに、基準クロック生成部６は、入力されるＢＥＲデータＤＢに基づいて、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の遅延時間を変更してワンセグ受信機２のビットエラーレートが最小値となる設定テーブル１７の設定遅延時間に設定する。
【０１６６】
従って、システム電源３から生じるワンセグ受信機２に対する輻射ノイズのレベルを、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりを遅延させて小さくする分、従来よりも小さくすることできる。さらに、ワンセグ受信機２のビットエラーレートに基づいて、設定周波数及び設定遅延時間を設定しているため、システム電源３から生じるワンセグ受信機２に対する輻射ノイズのレベルを確実に低減することができる。
【０１６７】
（２）基準クロック生成部６のコントロール部１６は、基準クロック信号Ｃｋの周波数を最高動作周波数と最低動作周波数の間で変更する。このため、チョークコイルＬ１の最適な周波数からの大きなずれを防止し、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂの動作不良を防いでいる。
（第２実施形態）
以下、第２実施形態を図１３に従って説明する。上記の第１実施形態では、基準クロック生成部６のコントロール部１６は、ワンセグ受信機２からステート信号Ｓｓを受信すると、設定周波数及び設定遅延時間の設定を開始していた。第２実施形態では、ワンセグ受信機２はステート信号Ｓｓを送信しない。このため、コントロール部１６は、電源が供給されると、設定周波数及び設定遅延時間の設定を開始する。そして、コントロール部１６は、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。
【０１６８】
そして、図１３に示すように、ステップ７８（ＢＥＲデータ受信）において、コントロール部１６は、ワンセグ受信機２から新たにＢＥＲデータＤＢを受信する。
ステップ７９（レジスタ値と等しいか？）において、コントロール部１６は、ステップ７８において受信したＢＥＲデータＤＢと、最小値記憶レジスタ１９に記憶されている最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定する。
【０１６９】
そして、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しい場合（ステップ７９においてＹｅｓ）、コントロール部１６はステップ７８に移行する。すなわち、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値を維持しているため、そのときの設定周波数及び設定遅延時間の設定を変更せず、ステップ７８に移行してワンセグ受信機２からＢＥＲデータＤＢを受信する。
【０１７０】
反対に、ＢＥＲデータＤＢが最小値ＢＥＲデータＤＢｍｉｎと等しくない場合（ステップ７９においてＮｏ）、コントロール部１６は、ステップ４０に移行する。つまり、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなったため、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
【０１７１】
従って、コントロール部１６は、ステップ７８，ステップ７９の処理を繰り返すことによって、ワンセグ受信機２のビットエラーレートを監視する。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなると、ステップ４０〜ステップ７７の処理を行い、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
【０１７２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
コントロール部１６は、基準クロック生成部６に電源が供給されると、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。設定周波数と設定遅延時間を設定した後、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信して、ワンセグ受信機２のビットエラーレートを監視する。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが高くなると、ワンセグ受信機２のビットエラーレートが最小値となるように設定周波数及び設定遅延時間を再設定する。
【０１７３】
このため、コントロール部１６は、ワンセグ受信機２からステート信号Ｓｓを受信しなくても、ワンセグ受信機２のビットエラーレートが常に最小値となる設定周波数及び設定遅延時間を設定することできる。
【０１７４】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、基準クロック生成部６は、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりを遅延させていた。これに限らず、基準クロック生成部６は、複数の基準クロック信号を生成し、１つの基準クロック信号に対して、残りの基準クロック信号の立ち上がりを遅延させてもよい。これにより、システム電源は、複数のＤＣ−ＤＣコンバータに対して２つ以上の基準クロック信号を使用する場合でも、上記実施形態と同様の効果を得ることができる。
【０１７５】
・上記実施形態において、コントロール部１６は、ワンセグ受信機２からＢＥＲデータＤＢを受信していた。そして、コントロール部１６は、受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部１６は、信号強度又はＣＮ比（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ）でワンセグ受信機２の電波状況を判定してよく、この他、電波状況を判定できるものであれば如何なるものでもよい。
【０１７６】
さらに、外部のＣＰＵが、ワンセグ受信機２のビットエラーレート、信号強度、及び、ＣＮ比などから電波状況を判定した情報のデータを受信し、そして、コントロール部１６は、ＣＰＵ経由で受信した電波状況を判定した情報のデータに基づいて、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定してもよい。
【０１７７】
・上記実施形態において、設定テーブル１７には、設定周波数として「ｆ１」〜「ｆ９」と、設定遅延時間として「Ｔｄ１」〜「Ｔｄ９」が記憶されていた。これに限らず、設定周波数及び設定遅延時間は、いくつ設定テーブル１７に記憶されていてもよい。
【０１７８】
・上記実施形態において、コントロール部１６は、ステップ４４及びステップ６２においてＢＥＲデータＤＢと、最小値ＢＥＲデータＤＢｍｉｎが等しいか否かを判定していた。これに限らず、コントロール部１６は、最小値ＢＥＲデータＤＢｍｉｎに対して予め設定された範囲（例えば、最小値ＢＥＲデータＤＢｍｉｎに対して±５％以内）に入っているかを判定してもよい。
【０１７９】
・第１実施形態において、コントロール部１６は、ステップ４０〜ステップ７７の処理によって、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部１６は、予め設定されたワンセグ受信機２のビットエラーレートより小さくなれば、ステップ４０〜ステップ７７の処理を終了してもよい。さらに、システム電源３は、新たに外部端子を設ける。そして、コントロール部１６は、ワンセグ受信機２のビットエラーレートが最小値となる設定周波数及び設定遅延時間が、予め設定されたワンセグ受信機２のビットエラーレートより高いと、システム電源の外部端子から異常を知らせる信号を出力してもよい。
【０１８０】
・上記実施形態において、ワンセグ受信機２及びシステム電源３は、Ｉ２Ｃシリアルバスを用いてデータ通信を行っていたが、データ通信を行うことができれば特に規格について制限されない。
【０１８１】
・上記実施形態において、第１及び第２ＤＣ−ＤＣコンバータ５ａ，５ｂは入力電圧ＶＩＮを電池Ｂから供給されていたが、入力電圧ＶＩＮを供給する電源供給装置であれば特に制限されない（例えば、ＡＣアダプタ等）。
【符号の説明】
【０１８２】
２ 受信機（ワンセグ受信機）
３ 電源供給システム（システム電源）
６ クロック生成回路（基準クロック生成部）
１８ 比較器
２３ 周波数調整部
２５ 遅延時間調整部
Ｃｋ１ 第１クロック信号（第１基準クロック信号）
Ｃｋ２ 他のクロック信号（第２基準クロック信号）
【特許請求の範囲】
【請求項１】
複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、
受信機の電波状況に応じて、
前記複数のクロック信号の周波数を制御する周波数調整部と、
第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部と
を有することを特徴とするクロック生成回路。
【請求項２】
請求項１に記載のクロック生成回路であって、
前記受信機の電波状況を記憶するメモリと、
前記メモリに記憶された電波状況と、その時の前記受信機の電波状況を比較する比較器を備え、
前記周波数調整部は、前記クロック信号の周波数を変更し、
前記遅延時間調整部は、前記遅延時間を変更し、
前記クロック信号の周波数及び前記遅延時間を変更する前にメモリが受信機の電波状況を記憶し、前記比較器が前記メモリに記憶された変更される前の前記受信機の電波状況と、変更された後の前記受信機の電波状況を比較し、
前記受信機の電波状況が最も良くなる前記クロック信号の周波数と前記遅延時間に変更することを特徴とするクロック生成回路。
【請求項３】
請求項２に記載のクロック生成回路であって、
前記周波数と前記遅延時間を予め設定した範囲で変更することを特徴とするクロック生成回路。
【請求項４】
請求項１〜３のいずれか１つに記載のクロック生成回路であって、
前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更した後、予め設定した受信機の電波状況より悪くなると、再度、前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更することを特徴とするクロック生成回路。
【請求項５】
複数のＤＣ−ＤＣコンバータと、前記複数のＤＣ−ＤＣコンバータにクロック信号をそれぞれ供給する請求項１〜４のいずれか１つに記載のクロック生成回路とを有することを特徴とする電源供給システム。
【請求項６】
１つのクロック信号に対して、残りのクロック信号の立ち上がりを遅延させる遅延時間調整部であって、
受信機の電波状況に応じて、第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御することを特徴とする遅延時間調整部。
【請求項１】
複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、
受信機の電波状況に応じて、
前記複数のクロック信号の周波数を制御する周波数調整部と、
第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部と
を有することを特徴とするクロック生成回路。
【請求項２】
請求項１に記載のクロック生成回路であって、
前記受信機の電波状況を記憶するメモリと、
前記メモリに記憶された電波状況と、その時の前記受信機の電波状況を比較する比較器を備え、
前記周波数調整部は、前記クロック信号の周波数を変更し、
前記遅延時間調整部は、前記遅延時間を変更し、
前記クロック信号の周波数及び前記遅延時間を変更する前にメモリが受信機の電波状況を記憶し、前記比較器が前記メモリに記憶された変更される前の前記受信機の電波状況と、変更された後の前記受信機の電波状況を比較し、
前記受信機の電波状況が最も良くなる前記クロック信号の周波数と前記遅延時間に変更することを特徴とするクロック生成回路。
【請求項３】
請求項２に記載のクロック生成回路であって、
前記周波数と前記遅延時間を予め設定した範囲で変更することを特徴とするクロック生成回路。
【請求項４】
請求項１〜３のいずれか１つに記載のクロック生成回路であって、
前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更した後、予め設定した受信機の電波状況より悪くなると、再度、前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更することを特徴とするクロック生成回路。
【請求項５】
複数のＤＣ−ＤＣコンバータと、前記複数のＤＣ−ＤＣコンバータにクロック信号をそれぞれ供給する請求項１〜４のいずれか１つに記載のクロック生成回路とを有することを特徴とする電源供給システム。
【請求項６】
１つのクロック信号に対して、残りのクロック信号の立ち上がりを遅延させる遅延時間調整部であって、
受信機の電波状況に応じて、第１クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御することを特徴とする遅延時間調整部。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２７３１３１（Ｐ２０１０−２７３１３１Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２３４５８（Ｐ２００９−１２３４５８）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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