半導体装置
【課題】デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置において、所望の安定した遅延を得るためにＤＬＬ（Delay Locked Loop）回路が用いられている。ＤＬＬ回路の一方式であるデジタルＤＬＬ回路は、遅延素子が直列に複数接続されたディレイラインを有し、ディレイラインにおける遅延素子の段数を調整することにより遅延量を調整する。そのため、得られる遅延量は離散的であるが、ノイズに強いという特徴がある。
【０００３】
デジタルＤＬＬ回路を含め、ＤＬＬ回路は、一般に、入力された基準信号の位相と、基準信号を遅延させた遅延信号の位相と、を比較し、比較結果に応じて遅延信号の遅延量を制御する構成を有する。これに関連して、位相比較を間欠的に行うことで、ＤＬＬ回路の消費電力を低減する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５２６５
【特許文献２】特開平８−１４７９６７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
回路の動作速度は電源電圧の変動に伴って変化するため、デジタルＤＬＬ回路では、電源電圧が高い場合と低い場合とで、遅延素子の段数が同じであっても遅延量が異なってくる。そのため、位相比較の間欠間隔によっては、遅延素子の段数の調整がノイズによる電源電圧の変動の影響を受けてしまい、正しく行われないおそれがある。このような問題について、上記の特許文献１、２では、触れられていない。
【０００６】
本発明は、上記の課題に鑑み提案されたものであって、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示されている半導体装置は、入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置であって、直列に接続された複数の遅延素子をそれぞれに含む第１、第２のディレイラインと、前記第１のディレイラインにおいて基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、前記第２のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、を備え、前記周期検出回路は、前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの１周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、前記分周クロックに前記第１のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第１のディレイラインによる遅延が前記基準クロックの１周期分の遅延に対して遅いか否かを判定する位相判定回路と、前記位相判定回路の判定結果に基づいて、前記第１のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、前記コードに基づいて、前記第１のディレイラインにおける遅延素子の段数を増減する段数制御回路と、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、を含み、前記ディレイ作成回路は、前記基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第２のディレイラインにおける遅延素子の段数を設定する段数変換回路を含み、前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される。
【発明の効果】
【０００８】
開示の半導体装置によれば、位相比較の間欠間隔の設定を、外部から入力される設定信号に基づいて制御することで、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
【図面の簡単な説明】
【０００９】
【図１】実施形態の一例を示す回路ブロック図である。
【図２】クロック分周ゲート回路、間欠間隔設定回路の具体例を示す回路ブロック図である。
【図３】位相判定回路による判定の説明図である。
【図４】コード更新判定回路の具体例を示す回路ブロック図である。
【図５】動作タイミングチャートである。
【図６】間欠間隔の変更による効果の説明図である。
【発明を実施するための形態】
【００１０】
図１は、デジタルＤＬＬ回路を備える半導体装置について、実施形態の一例を示す回路ブロック図である。本実施形態の半導体装置は、遅延素子が直列に複数接続されたディレイライン１、７を有する。ディレイライン１、７では、各遅延素子の出力にスイッチが接続されており、何れかのスイッチをオンにすることで、遅延素子の段数を調整することができる。周期検出回路１０は、ディレイライン１において基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する。ディレイ作成回路２０は、ディレイライン７における遅延素子の段数を調整し、入力信号ＩＮに与える遅延を作成する。周期検出回路１０、ディレイ作成回路２０、それぞれの構成について、順に説明する。
【００１１】
周期検出回路１０は、クロック分周ゲート回路２、位相判定回路３、コード更新判定回路４、段数制御回路５、間欠間隔設定回路６、を備える。クロック分周ゲート回路２は、入力された基準クロックを分周した分周クロックと、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックと、を出力する。位相判定回路３は、クロック分周ゲート回路２が出力する分周クロックにディレイライン１による遅延が加えられた遅延クロックを、参照クロックと比較し、ディレイライン１による遅延が基準クロックの１周期分の遅延に対して遅いか否かを判定する。コード更新判定回路４は、位相判定回路３の判定結果に基づいて、ディレイライン１における遅延素子の段数を示すコードを、更新するか否かを判定する。段数制御回路５は、コード更新判定回路４が更新するコードをデコードし、ディレイライン１において何れかのスイッチをオンにして遅延素子の段数を増減する。これにより、周期検出回路１０は、ディレイライン１において基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する。また、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。
【００１２】
ディレイ作成回路２０は、段数変換回路８を備える。段数変換回路８には、周期検出回路１０の段数制御回路５から、基準クロックの１周期分の遅延に必要な遅延素子の段数が伝送される。段数変換回路８は、基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、周期検出回路１０により検出された段数を基に、ディレイライン７において何れかのスイッチをオンにして遅延素子の段数を設定する。これにより、ディレイ作成回路２０は、ディレイライン７における遅延素子の段数を調整し、入力信号ＩＮに与える遅延を作成する。その結果、基準クロックの１周期分の遅延に対して、選択信号により設定された量の遅延が入力信号ＩＮに付与され、出力信号ＯＵＴが得られる。
【００１３】
また、本実施形態の半導体装置は、クロックゲーティングと呼ばれる手法を採用している。ここで、クロックゲーティングとは、動作する必要のないブロックへのクロック信号の供給を止め、消費電力を低減する手法である。具体的には、クロック分周ゲート回路２は、コード更新判定回路４、段数制御回路５に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。また、クロックゲート回路９は、クロック分周ゲート回路２が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路８に対して、基準クロックを供給する。
【００１４】
図２は、クロック分周ゲート回路２、間欠間隔設定回路６の具体例を示す回路ブロック図である。クロック分周ゲート回路２において、フリップフロップ２１のＣＬＫ端子には基準クロックが入力され、フリップフロップ２３のＣＬＫ端子にはフリップフロップ２１のＤａｔａ Ｏｕｔ端子からの出力が入力され、フリップフロップ２５のＣＬＫ端子にはフリップフロップ２３のＤａｔａ Ｏｕｔ端子からの出力が入力される。フリップフロップ２１、２３、２５のＤａｔａ Ｉｎ端子は、それぞれインバータ２２、２４、２６を介して、フリップフロップ２１、２３、２５のＤａｔａ Ｏｕｔ端子と接続される。これにより、フリップフロップ２１、２３、２５のＤａｔａ Ｏｕｔ端子からは、それぞれ基準クロックを２分周した２分周クロック、４分周した４分周クロック、８分周した８分周クロック、が得られる。フリップフロップ２５のＤａｔａ Ｏｕｔ端子から出力される８分周クロックは、分周クロックとしてクロック分周ゲート回路２から出力されるとともに、バッファ２７を介してフリップフロップ２８に入力される。フリップフロップ２８は、バッファ２７を介して入力された８分周クロックを、基準クロックの立ち上がりでラッチする。フリップフロップ２８の出力は、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックとしてクロック分周ゲート回路２から出力される。
【００１５】
間欠間隔設定回路６は、サイクルカウンタ６１、間欠間隔設定レジスタ６２、間欠間隔モード切替回路６３、間欠間隔検出回路６４、分周イネーブル信号作成回路６５、を備える。サイクルカウンタ６１は、入力された基準クロックのサイクル数をカウントするカウンタである。間欠間隔モード切替回路６３は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ６２のレジスタ値を設定する。間欠間隔検出回路６４は、サイクルカウンタ６１のカウント値（１）と、間欠間隔設定レジスタ６２のレジスタ値（２）とが、一致したか否かを検出する。分周イネーブル信号作成回路６５は、図１のデジタルＤＬＬ回路において位相判定回路３の判定結果に基づいてコードが更新され、ディレイライン１、７における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。分周イネーブル信号作成回路６５は、サイクルカウンタ６１のカウント値（１）が最低サイクル数以上であり、かつ、間欠間隔検出回路６４の検出結果（３）が不一致を示している場合は、フリップフロップ２１をディセーブルする（図２（４）参照）。また、サイクルカウンタ６１、間欠間隔検出回路６４は、間欠間隔検出回路６４が一致を検出するとリセットされる構成である。また、間欠間隔モード切替回路６３は、間欠間隔検出回路６４の検出結果（３）に応じて、間欠間隔設定レジスタ６２のレジスタ値の設定を切り替える構成である。
【００１６】
図３は、位相判定回路３による判定の説明図である。位相判定回路３は、遅延クロックと参照クロックとの比較において、参照クロックの立ち上がり時における遅延クロックのレベルを判定する。これにより、位相判定回路３は、ディレイライン１における遅延素子の段数が、基準クロックの１周期分の遅延に対して不足している場合は、図３（Ａ）に示されるように、位相判定結果として１を出力する。また、位相判定回路３は、ディレイライン１における遅延素子の段数が、基準クロックの１周期分の遅延に対して過剰である場合は、図３（Ｂ）に示されるように、位相判定結果として０を出力する。
【００１７】
図４は、コード更新判定回路４の具体例を示す回路ブロック図である。コード更新判定回路４は、ディレイライン１における遅延素子の段数を示すコードを更新するか否かの判定において、複数回の判定結果を根拠にする。具体的には、コード更新判定回路４は、位相判定回路３によって不足又は過剰と判定された回数が、所定の累積判定数に到達した時点でコードを更新する。ここでは、ディレイライン１、７において直列に接続された遅延素子の段数が２５６段であり、累積判定数が３２である場合について説明する。
【００１８】
加算レジスタ４１は、６ｂｉｔのレジスタであり、判定結果が１の場合に＋１を、判定結果が０の場合に−１を、それぞれ加算する。判定回路４２は、加算レジスタ４１の加算値と、判定比較レジスタ４３のレジスタ値とを比較する。判定比較レジスタ４３は、６ｂｉｔのレジスタであり、累積判定数３２を保持する。コードレジスタ４４は、８ｂｉｔのレジスタであり、現在のコードを保持する。
【００１９】
ディレイライン１における遅延素子の段数が不足している場合（判定結果＝１の場合）、加算レジスタ４１は、加算値を０→１→２→…→３０→３１→３２とカウントアップする。加算値がカウントアップされて３２となり、判定比較レジスタ４３のレジスタ値３２と等しくなると、判定回路４２は、コードアップ信号を出力して、コードレジスタ４４のコードに＋１を加算する。そして、加算レジスタ４１の加算値は、０にリセットされる。
【００２０】
一方、ディレイライン１における遅延素子の段数が過剰である場合（判定結果＝０の場合）、加算レジスタ４１は、加算値を０→６３→６２→…→３４→３３→３２とカウントダウンする。加算値がカウントダウンされて３２となり、判定比較レジスタ４３のレジスタ値３２と等しくなると、判定回路４２は、コードダウン信号を出力して、コードレジスタ４４のコードに−１を加算する。そして、加算レジスタ４１の加算値は、０にリセットされる。
【００２１】
図５は、上記のように構成された本実施形態の半導体装置について、動作の一例を示すタイミングチャートである。時間の経過に従って、順に説明する。間欠間隔設定レジスタ６２のレジスタ値（２）が７に設定されている状態で、サイクルカウンタ６１のカウント値（１）が７になると、間欠間隔検出回路６４が一致を検出して、その検出結果（３）がＨレベルになる。それに伴って、サイクルカウンタ６１のカウント値（１）は８から０にリセットされ、間欠間隔モード切替回路６３は間欠間隔設定レジスタ６２のレジスタ値（２）の設定を７から１０に切り替える（図５★印参照）。
【００２２】
８分周クロックを基に、クロック分周ゲート回路２から分周クロックと、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックと、が出力される。また、分周クロックにディレイライン１による遅延が加えられ、遅延クロックが生成される。遅延クロックと参照クロックとの位相比較が位相判定回路３によって行われ、位相判定回路３は、判定結果を出力する。クロック分周ゲート回路２は、各分周クロックから基準クロックのサイクル数を検知し、コード更新に必要なサイクル数だけコード更新クロック用イネーブルを出力し、コード更新判定回路４に対してコード更新クロックを供給する。これにより、コード更新判定回路４では、位相判定回路３の判定結果に基づいて、加算レジスタ４１の加算値がカウントアップ又はカウントダウンされる。そして、加算値が累積判定数３２と等しくなった場合は、コードレジスタ４４のコードが更新される。
【００２３】
また、クロック分周ゲート回路２は、各分周クロックから基準クロックのサイクル数を検知し、段数制御に必要なサイクル数だけ段数制御クロック用イネーブルを出力し、段数制御回路５に対して段数制御クロックを供給する。これにより、段数制御回路５は、コード更新判定回路４が更新するコードをデコードし、ディレイライン１において何れかのスイッチをオンにして遅延素子の段数を増減する。また、段数制御クロック用イネーブルは、コードイネーブル信号として、ディレイ作成回路２０へも出力される。これにより、ディレイ作成回路２０では、クロックゲート回路９から段数変換回路８に対して基準クロックが供給され、段数変換回路８は、周期検出回路１０により検出された段数を基に、ディレイライン７において何れかのスイッチをオンにして遅延素子の段数を設定する。
【００２４】
また、間欠間隔検出回路６４は、サイクルカウンタ６１のカウント値（１）と、間欠間隔設定レジスタ６２のレジスタ値（２）とを、基準クロックのサイクル毎に比較している。上述のように、分周イネーブル信号作成回路６５は、位相判定回路３の判定結果に基づいてコードが更新され、ディレイライン１、７における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。ここでは、最低サイクル数が７である場合を説明する。分周イネーブル信号作成回路６５は、サイクルカウンタ６１のカウント値（１）が最低サイクル数の７以上であり、かつ、間欠間隔検出回路６４の検出結果（３）が不一致を示している場合は（図５＊参照）、フリップフロップ２１をディセーブルするため、分周イネーブル信号（４）をＬレベルにする。これにより、フリップフロップ２１は、２分周クロックを出力せずに待機する。そして、サイクルカウンタ６１のカウント値（１）が、間欠間隔設定レジスタ６２のレジスタ値（２）に設定されている１０になると、間欠間隔検出回路６４が一致を検出して、その検出結果（３）がＨレベルになる。これにより、分周イネーブル信号（４）がＨレベルになって、フリップフロップ２１のウェイトが解除され、再び各分周クロックが出力されるようになる。それに伴って、サイクルカウンタ６１のカウント値（１）は１１から０にリセットされ、間欠間隔モード切替回路６３は間欠間隔設定レジスタ６２のレジスタ値（２）の設定を１０からｎに切り替える（図５★印参照）。以下、同様にして、動作が継続される。
【００２５】
図６は、間欠間隔の変更による効果の説明図である。電源電圧は、ノイズによって変動する。そのため、例えば、図６に示されるように、電源電圧は、高い状態と低い状態とを周期的に変動する。回路の動作速度は電源電圧の変動に伴って変化するため、デジタルＤＬＬ回路では、電源電圧が高い場合には遅延素子の段数は多めに、電源電圧が低い場合には遅延素子の段数は少なめに、調整されることになる。したがって、位相比較の周期が電源変動の周期と一致すると、遅延素子の段数の調整に偏りが生じて、基準クロックの１周期分の遅延に必要な遅延素子の段数が正しく判定されないおそれがある。
【００２６】
これに対して、本実施形態では、間欠間隔設定回路６において、間欠間隔モード切替回路６３は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ６２のレジスタ値を設定する。これにより、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。そのため、ノイズの位相等、使用される状況に合わせて間欠間隔を設定することができる。したがって、図６に示されるように、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、位相比較の間隔Ａ、Ｂを設定することができる。また、コード更新判定回路４は、位相判定回路３の判定結果を累積的に処理してコードを更新する。その結果、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【００２７】
ここで、特許請求の範囲との対応は以下の通りである。
ディレイライン１は第１のディレイラインの一例であり、ディレイライン７は第２のディレイラインの一例である。モード設定信号は設定信号の一例であり、コードイネーブル信号はイネーブル信号の一例である。
【００２８】
以上、詳細に説明したように、前記実施形態によれば、基準クロックを分周した分周クロックを用いて位相比較を間欠的に行う。クロック分周ゲート回路２は、コード更新判定回路４、段数制御回路５に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。クロックゲート回路９は、クロック分周ゲート回路２が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路８に対して、基準クロックを供給する。このように、位相比較を間欠的に行い、また、クロックゲーティングの手法を採用することで、デジタルＤＬＬ回路の消費電力を低減することができる。
【００２９】
また、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。これにより、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、ノイズの位相に合わせて間欠間隔を可変に設定することができる。また、コード更新判定回路４は、位相判定回路３の判定結果を累積的に処理してコードを更新するため、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。前記実施形態の半導体装置によれば、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
【００３０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００３１】
例えば、間欠間隔の設定の具体例として、位相比較の間隔を順次変化させる例を、図６を参照して説明したが、これに限定されない。一般にノイズは、基準クロックの２倍、４倍、８倍…というように、基準クロックに対して２のべき乗の周期を有する場合が多い。そのため、例えば、位相比較の間隔を基準クロックの素数倍に設定することで、位相比較の周期と電源変動の周期とをずらして、ノイズの影響を軽減するようにしてもよい。また、ノイズの位相がランダムに入ってくるような場合は、位相比較の間隔を適当な値に固定することで、遅延素子の段数の調整を平均化するようにしてもよい。
【００３２】
また、前記実施形態では、８分周クロックをベースにした例を説明したが、これに限定されないことは言うまでもない。
【符号の説明】
【００３３】
１、７ ディレイライン
２ クロック分周ゲート回路
３ 位相判定回路
４ コード更新判定回路
５ 段数制御回路
６ 間欠間隔設定回路
８ 段数変換回路
９ クロックゲート回路
１０ 周期検出回路
２０ ディレイ作成回路
６１ サイクルカウンタ
６２ 間欠間隔設定レジスタ
６３ 間欠間隔モード切替回路
６４ 間欠間隔検出回路
６５ 分周イネーブル信号作成回路
ＩＮ 入力信号
【技術分野】
【０００１】
本願は、入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置において、所望の安定した遅延を得るためにＤＬＬ（Delay Locked Loop）回路が用いられている。ＤＬＬ回路の一方式であるデジタルＤＬＬ回路は、遅延素子が直列に複数接続されたディレイラインを有し、ディレイラインにおける遅延素子の段数を調整することにより遅延量を調整する。そのため、得られる遅延量は離散的であるが、ノイズに強いという特徴がある。
【０００３】
デジタルＤＬＬ回路を含め、ＤＬＬ回路は、一般に、入力された基準信号の位相と、基準信号を遅延させた遅延信号の位相と、を比較し、比較結果に応じて遅延信号の遅延量を制御する構成を有する。これに関連して、位相比較を間欠的に行うことで、ＤＬＬ回路の消費電力を低減する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５２６５
【特許文献２】特開平８−１４７９６７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
回路の動作速度は電源電圧の変動に伴って変化するため、デジタルＤＬＬ回路では、電源電圧が高い場合と低い場合とで、遅延素子の段数が同じであっても遅延量が異なってくる。そのため、位相比較の間欠間隔によっては、遅延素子の段数の調整がノイズによる電源電圧の変動の影響を受けてしまい、正しく行われないおそれがある。このような問題について、上記の特許文献１、２では、触れられていない。
【０００６】
本発明は、上記の課題に鑑み提案されたものであって、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示されている半導体装置は、入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置であって、直列に接続された複数の遅延素子をそれぞれに含む第１、第２のディレイラインと、前記第１のディレイラインにおいて基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、前記第２のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、を備え、前記周期検出回路は、前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの１周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、前記分周クロックに前記第１のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第１のディレイラインによる遅延が前記基準クロックの１周期分の遅延に対して遅いか否かを判定する位相判定回路と、前記位相判定回路の判定結果に基づいて、前記第１のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、前記コードに基づいて、前記第１のディレイラインにおける遅延素子の段数を増減する段数制御回路と、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、を含み、前記ディレイ作成回路は、前記基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第２のディレイラインにおける遅延素子の段数を設定する段数変換回路を含み、前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される。
【発明の効果】
【０００８】
開示の半導体装置によれば、位相比較の間欠間隔の設定を、外部から入力される設定信号に基づいて制御することで、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
【図面の簡単な説明】
【０００９】
【図１】実施形態の一例を示す回路ブロック図である。
【図２】クロック分周ゲート回路、間欠間隔設定回路の具体例を示す回路ブロック図である。
【図３】位相判定回路による判定の説明図である。
【図４】コード更新判定回路の具体例を示す回路ブロック図である。
【図５】動作タイミングチャートである。
【図６】間欠間隔の変更による効果の説明図である。
【発明を実施するための形態】
【００１０】
図１は、デジタルＤＬＬ回路を備える半導体装置について、実施形態の一例を示す回路ブロック図である。本実施形態の半導体装置は、遅延素子が直列に複数接続されたディレイライン１、７を有する。ディレイライン１、７では、各遅延素子の出力にスイッチが接続されており、何れかのスイッチをオンにすることで、遅延素子の段数を調整することができる。周期検出回路１０は、ディレイライン１において基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する。ディレイ作成回路２０は、ディレイライン７における遅延素子の段数を調整し、入力信号ＩＮに与える遅延を作成する。周期検出回路１０、ディレイ作成回路２０、それぞれの構成について、順に説明する。
【００１１】
周期検出回路１０は、クロック分周ゲート回路２、位相判定回路３、コード更新判定回路４、段数制御回路５、間欠間隔設定回路６、を備える。クロック分周ゲート回路２は、入力された基準クロックを分周した分周クロックと、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックと、を出力する。位相判定回路３は、クロック分周ゲート回路２が出力する分周クロックにディレイライン１による遅延が加えられた遅延クロックを、参照クロックと比較し、ディレイライン１による遅延が基準クロックの１周期分の遅延に対して遅いか否かを判定する。コード更新判定回路４は、位相判定回路３の判定結果に基づいて、ディレイライン１における遅延素子の段数を示すコードを、更新するか否かを判定する。段数制御回路５は、コード更新判定回路４が更新するコードをデコードし、ディレイライン１において何れかのスイッチをオンにして遅延素子の段数を増減する。これにより、周期検出回路１０は、ディレイライン１において基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する。また、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。
【００１２】
ディレイ作成回路２０は、段数変換回路８を備える。段数変換回路８には、周期検出回路１０の段数制御回路５から、基準クロックの１周期分の遅延に必要な遅延素子の段数が伝送される。段数変換回路８は、基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、周期検出回路１０により検出された段数を基に、ディレイライン７において何れかのスイッチをオンにして遅延素子の段数を設定する。これにより、ディレイ作成回路２０は、ディレイライン７における遅延素子の段数を調整し、入力信号ＩＮに与える遅延を作成する。その結果、基準クロックの１周期分の遅延に対して、選択信号により設定された量の遅延が入力信号ＩＮに付与され、出力信号ＯＵＴが得られる。
【００１３】
また、本実施形態の半導体装置は、クロックゲーティングと呼ばれる手法を採用している。ここで、クロックゲーティングとは、動作する必要のないブロックへのクロック信号の供給を止め、消費電力を低減する手法である。具体的には、クロック分周ゲート回路２は、コード更新判定回路４、段数制御回路５に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。また、クロックゲート回路９は、クロック分周ゲート回路２が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路８に対して、基準クロックを供給する。
【００１４】
図２は、クロック分周ゲート回路２、間欠間隔設定回路６の具体例を示す回路ブロック図である。クロック分周ゲート回路２において、フリップフロップ２１のＣＬＫ端子には基準クロックが入力され、フリップフロップ２３のＣＬＫ端子にはフリップフロップ２１のＤａｔａ Ｏｕｔ端子からの出力が入力され、フリップフロップ２５のＣＬＫ端子にはフリップフロップ２３のＤａｔａ Ｏｕｔ端子からの出力が入力される。フリップフロップ２１、２３、２５のＤａｔａ Ｉｎ端子は、それぞれインバータ２２、２４、２６を介して、フリップフロップ２１、２３、２５のＤａｔａ Ｏｕｔ端子と接続される。これにより、フリップフロップ２１、２３、２５のＤａｔａ Ｏｕｔ端子からは、それぞれ基準クロックを２分周した２分周クロック、４分周した４分周クロック、８分周した８分周クロック、が得られる。フリップフロップ２５のＤａｔａ Ｏｕｔ端子から出力される８分周クロックは、分周クロックとしてクロック分周ゲート回路２から出力されるとともに、バッファ２７を介してフリップフロップ２８に入力される。フリップフロップ２８は、バッファ２７を介して入力された８分周クロックを、基準クロックの立ち上がりでラッチする。フリップフロップ２８の出力は、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックとしてクロック分周ゲート回路２から出力される。
【００１５】
間欠間隔設定回路６は、サイクルカウンタ６１、間欠間隔設定レジスタ６２、間欠間隔モード切替回路６３、間欠間隔検出回路６４、分周イネーブル信号作成回路６５、を備える。サイクルカウンタ６１は、入力された基準クロックのサイクル数をカウントするカウンタである。間欠間隔モード切替回路６３は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ６２のレジスタ値を設定する。間欠間隔検出回路６４は、サイクルカウンタ６１のカウント値（１）と、間欠間隔設定レジスタ６２のレジスタ値（２）とが、一致したか否かを検出する。分周イネーブル信号作成回路６５は、図１のデジタルＤＬＬ回路において位相判定回路３の判定結果に基づいてコードが更新され、ディレイライン１、７における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。分周イネーブル信号作成回路６５は、サイクルカウンタ６１のカウント値（１）が最低サイクル数以上であり、かつ、間欠間隔検出回路６４の検出結果（３）が不一致を示している場合は、フリップフロップ２１をディセーブルする（図２（４）参照）。また、サイクルカウンタ６１、間欠間隔検出回路６４は、間欠間隔検出回路６４が一致を検出するとリセットされる構成である。また、間欠間隔モード切替回路６３は、間欠間隔検出回路６４の検出結果（３）に応じて、間欠間隔設定レジスタ６２のレジスタ値の設定を切り替える構成である。
【００１６】
図３は、位相判定回路３による判定の説明図である。位相判定回路３は、遅延クロックと参照クロックとの比較において、参照クロックの立ち上がり時における遅延クロックのレベルを判定する。これにより、位相判定回路３は、ディレイライン１における遅延素子の段数が、基準クロックの１周期分の遅延に対して不足している場合は、図３（Ａ）に示されるように、位相判定結果として１を出力する。また、位相判定回路３は、ディレイライン１における遅延素子の段数が、基準クロックの１周期分の遅延に対して過剰である場合は、図３（Ｂ）に示されるように、位相判定結果として０を出力する。
【００１７】
図４は、コード更新判定回路４の具体例を示す回路ブロック図である。コード更新判定回路４は、ディレイライン１における遅延素子の段数を示すコードを更新するか否かの判定において、複数回の判定結果を根拠にする。具体的には、コード更新判定回路４は、位相判定回路３によって不足又は過剰と判定された回数が、所定の累積判定数に到達した時点でコードを更新する。ここでは、ディレイライン１、７において直列に接続された遅延素子の段数が２５６段であり、累積判定数が３２である場合について説明する。
【００１８】
加算レジスタ４１は、６ｂｉｔのレジスタであり、判定結果が１の場合に＋１を、判定結果が０の場合に−１を、それぞれ加算する。判定回路４２は、加算レジスタ４１の加算値と、判定比較レジスタ４３のレジスタ値とを比較する。判定比較レジスタ４３は、６ｂｉｔのレジスタであり、累積判定数３２を保持する。コードレジスタ４４は、８ｂｉｔのレジスタであり、現在のコードを保持する。
【００１９】
ディレイライン１における遅延素子の段数が不足している場合（判定結果＝１の場合）、加算レジスタ４１は、加算値を０→１→２→…→３０→３１→３２とカウントアップする。加算値がカウントアップされて３２となり、判定比較レジスタ４３のレジスタ値３２と等しくなると、判定回路４２は、コードアップ信号を出力して、コードレジスタ４４のコードに＋１を加算する。そして、加算レジスタ４１の加算値は、０にリセットされる。
【００２０】
一方、ディレイライン１における遅延素子の段数が過剰である場合（判定結果＝０の場合）、加算レジスタ４１は、加算値を０→６３→６２→…→３４→３３→３２とカウントダウンする。加算値がカウントダウンされて３２となり、判定比較レジスタ４３のレジスタ値３２と等しくなると、判定回路４２は、コードダウン信号を出力して、コードレジスタ４４のコードに−１を加算する。そして、加算レジスタ４１の加算値は、０にリセットされる。
【００２１】
図５は、上記のように構成された本実施形態の半導体装置について、動作の一例を示すタイミングチャートである。時間の経過に従って、順に説明する。間欠間隔設定レジスタ６２のレジスタ値（２）が７に設定されている状態で、サイクルカウンタ６１のカウント値（１）が７になると、間欠間隔検出回路６４が一致を検出して、その検出結果（３）がＨレベルになる。それに伴って、サイクルカウンタ６１のカウント値（１）は８から０にリセットされ、間欠間隔モード切替回路６３は間欠間隔設定レジスタ６２のレジスタ値（２）の設定を７から１０に切り替える（図５★印参照）。
【００２２】
８分周クロックを基に、クロック分周ゲート回路２から分周クロックと、分周クロックに対して基準クロックの１周期分の遅延を有する参照クロックと、が出力される。また、分周クロックにディレイライン１による遅延が加えられ、遅延クロックが生成される。遅延クロックと参照クロックとの位相比較が位相判定回路３によって行われ、位相判定回路３は、判定結果を出力する。クロック分周ゲート回路２は、各分周クロックから基準クロックのサイクル数を検知し、コード更新に必要なサイクル数だけコード更新クロック用イネーブルを出力し、コード更新判定回路４に対してコード更新クロックを供給する。これにより、コード更新判定回路４では、位相判定回路３の判定結果に基づいて、加算レジスタ４１の加算値がカウントアップ又はカウントダウンされる。そして、加算値が累積判定数３２と等しくなった場合は、コードレジスタ４４のコードが更新される。
【００２３】
また、クロック分周ゲート回路２は、各分周クロックから基準クロックのサイクル数を検知し、段数制御に必要なサイクル数だけ段数制御クロック用イネーブルを出力し、段数制御回路５に対して段数制御クロックを供給する。これにより、段数制御回路５は、コード更新判定回路４が更新するコードをデコードし、ディレイライン１において何れかのスイッチをオンにして遅延素子の段数を増減する。また、段数制御クロック用イネーブルは、コードイネーブル信号として、ディレイ作成回路２０へも出力される。これにより、ディレイ作成回路２０では、クロックゲート回路９から段数変換回路８に対して基準クロックが供給され、段数変換回路８は、周期検出回路１０により検出された段数を基に、ディレイライン７において何れかのスイッチをオンにして遅延素子の段数を設定する。
【００２４】
また、間欠間隔検出回路６４は、サイクルカウンタ６１のカウント値（１）と、間欠間隔設定レジスタ６２のレジスタ値（２）とを、基準クロックのサイクル毎に比較している。上述のように、分周イネーブル信号作成回路６５は、位相判定回路３の判定結果に基づいてコードが更新され、ディレイライン１、７における遅延素子の段数が切り替えられるまでに最低限必要な基準クロックのサイクル数である最低サイクル数を保持している。ここでは、最低サイクル数が７である場合を説明する。分周イネーブル信号作成回路６５は、サイクルカウンタ６１のカウント値（１）が最低サイクル数の７以上であり、かつ、間欠間隔検出回路６４の検出結果（３）が不一致を示している場合は（図５＊参照）、フリップフロップ２１をディセーブルするため、分周イネーブル信号（４）をＬレベルにする。これにより、フリップフロップ２１は、２分周クロックを出力せずに待機する。そして、サイクルカウンタ６１のカウント値（１）が、間欠間隔設定レジスタ６２のレジスタ値（２）に設定されている１０になると、間欠間隔検出回路６４が一致を検出して、その検出結果（３）がＨレベルになる。これにより、分周イネーブル信号（４）がＨレベルになって、フリップフロップ２１のウェイトが解除され、再び各分周クロックが出力されるようになる。それに伴って、サイクルカウンタ６１のカウント値（１）は１１から０にリセットされ、間欠間隔モード切替回路６３は間欠間隔設定レジスタ６２のレジスタ値（２）の設定を１０からｎに切り替える（図５★印参照）。以下、同様にして、動作が継続される。
【００２５】
図６は、間欠間隔の変更による効果の説明図である。電源電圧は、ノイズによって変動する。そのため、例えば、図６に示されるように、電源電圧は、高い状態と低い状態とを周期的に変動する。回路の動作速度は電源電圧の変動に伴って変化するため、デジタルＤＬＬ回路では、電源電圧が高い場合には遅延素子の段数は多めに、電源電圧が低い場合には遅延素子の段数は少なめに、調整されることになる。したがって、位相比較の周期が電源変動の周期と一致すると、遅延素子の段数の調整に偏りが生じて、基準クロックの１周期分の遅延に必要な遅延素子の段数が正しく判定されないおそれがある。
【００２６】
これに対して、本実施形態では、間欠間隔設定回路６において、間欠間隔モード切替回路６３は、間欠間隔を固定値にするか、動的に変更するか、などのモードの切り替えをモード設定信号に従って行い、間欠間隔設定レジスタ６２のレジスタ値を設定する。これにより、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。そのため、ノイズの位相等、使用される状況に合わせて間欠間隔を設定することができる。したがって、図６に示されるように、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、位相比較の間隔Ａ、Ｂを設定することができる。また、コード更新判定回路４は、位相判定回路３の判定結果を累積的に処理してコードを更新する。その結果、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。
【００２７】
ここで、特許請求の範囲との対応は以下の通りである。
ディレイライン１は第１のディレイラインの一例であり、ディレイライン７は第２のディレイラインの一例である。モード設定信号は設定信号の一例であり、コードイネーブル信号はイネーブル信号の一例である。
【００２８】
以上、詳細に説明したように、前記実施形態によれば、基準クロックを分周した分周クロックを用いて位相比較を間欠的に行う。クロック分周ゲート回路２は、コード更新判定回路４、段数制御回路５に対して、それぞれコード更新クロック、段数制御クロックを、処理フローに応じて、必要な期間だけ供給する。クロックゲート回路９は、クロック分周ゲート回路２が出力するコードイネーブル信号がアクティブである期間だけ、段数変換回路８に対して、基準クロックを供給する。このように、位相比較を間欠的に行い、また、クロックゲーティングの手法を採用することで、デジタルＤＬＬ回路の消費電力を低減することができる。
【００２９】
また、間欠間隔設定回路６は、外部から入力されるモード設定信号に基づいて、クロック分周ゲート回路２による分周クロックと参照クロックとの出力を制御し、位相判定回路３による遅延クロックと参照クロックとの比較の間欠間隔を設定する。これにより、電源電圧が高い状態と低い状態とで均等に位相比較が行われるように、ノイズの位相に合わせて間欠間隔を可変に設定することができる。また、コード更新判定回路４は、位相判定回路３の判定結果を累積的に処理してコードを更新するため、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。前記実施形態の半導体装置によれば、デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能である。
【００３０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００３１】
例えば、間欠間隔の設定の具体例として、位相比較の間隔を順次変化させる例を、図６を参照して説明したが、これに限定されない。一般にノイズは、基準クロックの２倍、４倍、８倍…というように、基準クロックに対して２のべき乗の周期を有する場合が多い。そのため、例えば、位相比較の間隔を基準クロックの素数倍に設定することで、位相比較の周期と電源変動の周期とをずらして、ノイズの影響を軽減するようにしてもよい。また、ノイズの位相がランダムに入ってくるような場合は、位相比較の間隔を適当な値に固定することで、遅延素子の段数の調整を平均化するようにしてもよい。
【００３２】
また、前記実施形態では、８分周クロックをベースにした例を説明したが、これに限定されないことは言うまでもない。
【符号の説明】
【００３３】
１、７ ディレイライン
２ クロック分周ゲート回路
３ 位相判定回路
４ コード更新判定回路
５ 段数制御回路
６ 間欠間隔設定回路
８ 段数変換回路
９ クロックゲート回路
１０ 周期検出回路
２０ ディレイ作成回路
６１ サイクルカウンタ
６２ 間欠間隔設定レジスタ
６３ 間欠間隔モード切替回路
６４ 間欠間隔検出回路
６５ 分周イネーブル信号作成回路
ＩＮ 入力信号
【特許請求の範囲】
【請求項１】
入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置であって、
直列に接続された複数の遅延素子をそれぞれに含む第１、第２のディレイラインと、
前記第１のディレイラインにおいて基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、
前記第２のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、
を備え、
前記周期検出回路は、
前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの１周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、
前記分周クロックに前記第１のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第１のディレイラインによる遅延が前記基準クロックの１周期分の遅延に対して遅いか否かを判定する位相判定回路と、
前記位相判定回路の判定結果に基づいて、前記第１のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、
前記コードに基づいて、前記第１のディレイラインにおける遅延素子の段数を増減する段数制御回路と、
前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、
を含み、
前記ディレイ作成回路は、
前記基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第２のディレイラインにおける遅延素子の段数を設定する段数変換回路
を含み、
前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される
ことを特徴とする半導体装置。
【請求項２】
前記間欠間隔設定回路は、
前記基準クロックのサイクル数をカウントするサイクルカウンタと、
前記間欠間隔の設定を保持する間欠間隔設定レジスタと、
前記設定信号に基づいて、前記間欠間隔設定レジスタのレジスタ値を設定する間欠間隔モード切替回路と、
前記サイクルカウンタのカウント値と、前記間欠間隔設定レジスタのレジスタ値とが、一致したか否かを検出する間欠間隔検出回路と、
前記間欠間隔検出回路の検出結果に基づいて、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御する分周イネーブル信号作成回路と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック分周ゲート回路は、前記分周クロックと前記参照クロックとの出力に応じて、前記コード更新判定回路と前記段数制御回路とに動作クロックを供給する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記周期検出回路は、前記ディレイ作成回路に対して、前記間欠間隔の設定に合わせて前記段数変換回路の動作を可能にするイネーブル信号を出力する
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記コード更新判定回路は、前記位相判定回路の複数回の判定結果を累積的に処理して前記コードを更新する
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項１】
入力信号に対して遅延を与えるデジタルＤＬＬ回路を備える半導体装置であって、
直列に接続された複数の遅延素子をそれぞれに含む第１、第２のディレイラインと、
前記第１のディレイラインにおいて基準クロックの１周期分の遅延に必要な遅延素子の段数を検出する周期検出回路と、
前記第２のディレイラインにおける遅延素子の段数を調整し、前記入力信号に与える遅延を作成するディレイ作成回路と、
を備え、
前記周期検出回路は、
前記基準クロックを分周した分周クロックと、前記分周クロックに対して前記基準クロックの１周期分の遅延を有する参照クロックと、を出力するクロック分周ゲート回路と、
前記分周クロックに前記第１のディレイラインによる遅延が加えられた遅延クロックを、前記参照クロックと比較し、前記第１のディレイラインによる遅延が前記基準クロックの１周期分の遅延に対して遅いか否かを判定する位相判定回路と、
前記位相判定回路の判定結果に基づいて、前記第１のディレイラインにおける遅延素子の段数を示すコードを、更新するか否かを判定するコード更新判定回路と、
前記コードに基づいて、前記第１のディレイラインにおける遅延素子の段数を増減する段数制御回路と、
前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御し、前記位相判定回路による前記遅延クロックと前記参照クロックとの比較の間欠間隔を設定する間欠間隔設定回路と、
を含み、
前記ディレイ作成回路は、
前記基準クロックの１周期分の遅延に対して、外部から入力される選択信号により設定された量の遅延となるように、前記周期検出回路により検出された段数を基に、前記第２のディレイラインにおける遅延素子の段数を設定する段数変換回路
を含み、
前記間欠間隔設定回路による前記間欠間隔の設定は、外部から入力される設定信号に基づいて制御される
ことを特徴とする半導体装置。
【請求項２】
前記間欠間隔設定回路は、
前記基準クロックのサイクル数をカウントするサイクルカウンタと、
前記間欠間隔の設定を保持する間欠間隔設定レジスタと、
前記設定信号に基づいて、前記間欠間隔設定レジスタのレジスタ値を設定する間欠間隔モード切替回路と、
前記サイクルカウンタのカウント値と、前記間欠間隔設定レジスタのレジスタ値とが、一致したか否かを検出する間欠間隔検出回路と、
前記間欠間隔検出回路の検出結果に基づいて、前記クロック分周ゲート回路による前記分周クロックと前記参照クロックとの出力を制御する分周イネーブル信号作成回路と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック分周ゲート回路は、前記分周クロックと前記参照クロックとの出力に応じて、前記コード更新判定回路と前記段数制御回路とに動作クロックを供給する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記周期検出回路は、前記ディレイ作成回路に対して、前記間欠間隔の設定に合わせて前記段数変換回路の動作を可能にするイネーブル信号を出力する
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記コード更新判定回路は、前記位相判定回路の複数回の判定結果を累積的に処理して前記コードを更新する
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１０９５２４（Ｐ２０１１−１０９５２４Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６４０７４（Ｐ２００９−２６４０７４）
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]