【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【解決手段】遅延回路１０では、第１、第２チャネルの第１、第２絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎ、Ｎ１１〜Ｎ１ｎのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは、ゲート電極に入力される入力信号Ｖｉｎを反転した出力信号Ｖｏｕｔを出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎは第１電源電圧Ｖｃｃが印加される第１電源端子１６と第１絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎの第２電極との間に接続され、第１電源電圧Ｖｃｃをゲート電極に入力される第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して出力する。第１制御信号生成回路１３は、第１電源電圧Ｖｃｃに応じて第１制御信号Ｖｃを生成し第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎのゲート電極に出力する。 （もっと読む）

【課題】入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供する。
【解決手段】本発明のデューティ比補正回路は、第１の基準クロック信号及びリセット信号に応じて定義されるデューティ比の内部クロック信号を生成するデューティ調整手段と、第２の基準クロック信号及びフィードバックされる前記内部クロック信号に応答して前記リセット信号を生成するリセット信号生成手段とを備えることを特徴とする。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】
本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。
【解決手段】
ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】 入力波形が急峻な場合でも反転電位を用いずに容易にデューティを補正することができるＣＭＯＳインバータを提供する。
【解決手段】 ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、入力端子ＮＧと、出力端子ＮＤとを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有している。前記スイッチがＰＭＯＳスイッチＰ２の場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続される。入力端子ＮＧに入力信号を入力した後に、前記スイッチに設けられた制御端子Ｇ１に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行う。 （もっと読む）

【課題】遅延時間の精度を向上するとともに、回路面積の小型化を図る。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧Ｖ_DDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧Ｖ_SSに接続された負荷インピーダンスＺ_out1とを有する。 （もっと読む）

【課題】遅延ロックループにおいて誤ロックが生じた場合、そこから抜け出すために使用される誤ロック防止回路、防止方法及びそれを利用した遅延ロックループを提供する。
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。 （もっと読む）

【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】 遅延時間の制御信号に対する線形性の高い可変遅延回路を提供する。
【解決手段】 遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。この結果、シフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。 （もっと読む）

【課題】１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路の実現。
【解決手段】直列に接続された複数個の遅延ユニット20-0,20-iを有し、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートG1は、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データCTN0,CTNiが入力され、第２論理ゲートG2は、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データCT0,CTiが入力され、第３論理ゲートSGは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力M1から出力Zまでの経路の遅延時間と、他方の入力M2から前出力Zまでの経路の遅延時間は、等しい可変遅延回路。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳するのを防ぐ。
【解決手段】バイアス電流が流れるバイアスラインＶＬと、バイアス電流の量を制御信号ＤＤに基づいて切り替える切り替えスイッチ７０と、制御信号ＤＤが供給される制御ラインとバイアスラインＶＬとの間の寄生容量を介して制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路９１〜９３とを備える。本発明によれば、切り替えスイッチ７０のオンオフに伴ってバイアスラインＶＬに生じるノイズを相殺することが可能となる。 （もっと読む）

【課題】マルチプレクサの選択から出力までの遅延を決定する方法を提供する。
【解決手段】出力リード２６、選択入力リード２５、第１データ入力リード２３および第２データ入力リード２４を有する第１のマルチプレクサ２１と、出力リード３０および選択入力リード２９を有する第２のマルチプレクサ２２とを備え、前記第１のマルチプレクサおよび前記第２のマルチプレクサは実質上同一の構造を有し、前記第２のマルチプレクサの前記出力リードは前記第１のマルチプレクサの前記選択入力リードに結合され、発振信号は前記第２のマルチプレクサの前記出力リード上に存在し、前記第１のマルチプレクサの前記出力リードは前記第２のマルチプレクサの前記選択入力リードに結合され、第１論理レベルは前記第１のマルチプレクサの前記第１データ入力リード上に常時存在し、第２論理レベルは前記第１のマルチプレクサの前記第２データ入力リード上に常時存在する回路。 （もっと読む）