遅延回路
【課題】電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【解決手段】遅延回路１０では、第１、第２チャネルの第１、第２絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎ、Ｎ１１〜Ｎ１ｎのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは、ゲート電極に入力される入力信号Ｖｉｎを反転した出力信号Ｖｏｕｔを出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎは第１電源電圧Ｖｃｃが印加される第１電源端子１６と第１絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎの第２電極との間に接続され、第１電源電圧Ｖｃｃをゲート電極に入力される第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して出力する。第１制御信号生成回路１３は、第１電源電圧Ｖｃｃに応じて第１制御信号Ｖｃを生成し第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎのゲート電極に出力する。
【解決手段】遅延回路１０では、第１、第２チャネルの第１、第２絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎ、Ｎ１１〜Ｎ１ｎのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは、ゲート電極に入力される入力信号Ｖｉｎを反転した出力信号Ｖｏｕｔを出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎは第１電源電圧Ｖｃｃが印加される第１電源端子１６と第１絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎの第２電極との間に接続され、第１電源電圧Ｖｃｃをゲート電極に入力される第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して出力する。第１制御信号生成回路１３は、第１電源電圧Ｖｃｃに応じて第１制御信号Ｖｃを生成し第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎのゲート電極に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、遅延回路に関する。
【背景技術】
【０００２】
ゲート電極同士が接続され、ドレイン電極同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを多段接続してなる遅延回路が知られている。
【０００３】
この種の遅延回路では、電源電圧によって遅延時間が変化するという問題がある。電源電圧が高くなると遅延時間が短くなり、電源電圧が低くなると遅延時間が長くなる。
【０００４】
電源電圧によって遅延時間が変化するのは、電源電圧によってＣＭＯＳインバータを構成するＰＭＯＳトランジスタのゲート・ソース間電圧が変わり、ＰＭＯＳトランジスタのオン抵抗が変化するためである。
【０００５】
例えば、電源電圧が低くなると、ＰＭＯＳトランジスタのオン抵抗が高くなり、ゲートを充放電する時定数が長くなる。その結果、ゲート電極に入力される入力信号に比べて、ドレイン電極から出力される出力信号の立ち上がり／立ち下がりの傾きが緩やかになり、遅延時間が長くなる。
【０００６】
従って、この種の遅延回路が組み込まれた集積回路では、電源電圧が変わるとタイミングが合わなくなり、動作に支障をきたす問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−４３６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、遅延回路では、第１チャネルの第１絶縁ゲート電界効果トランジスタと第２チャネルの第２絶縁ゲート電界効果トランジスタのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは前記ゲート電極に入力される入力信号を反転した出力信号を出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタは第１電源電圧が印加される第１電源端子と前記第１絶縁ゲート電界効果トランジスタの第２電極との間に接続され、前記第１電源電圧をゲート電極に入力される第１制御信号に応じて定まる出力電圧に変換して出力する。第１制御信号生成回路は前記第１電源電圧に応じて前記第１制御信号を生成し、前記第３絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る遅延回路を示す回路図。
【図２】第１の実施形態に係る遅延回路の動作を示すタイミングチャート。
【図３】第１の実施形態に係る比較例の遅延回路を示す回路図。
【図４】第１の実施形態に係る比較例の遅延回路の動作を示すタイミングチャート。
【図５】第１の実施形態に係る遅延回路の特性を比較例の遅延回路の特性と対比して示す図。
【図６】第１の実施形態に係る遅延回路の要部を示す回路図。
【図７】第２の実施形態に係る遅延回路を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
本実施形態の遅延回路について図１および図２を用いて説明する。図１は遅延回路を示す回路図、図２は遅延回路の動作を示すタイミングチャートである。
【００１３】
図１に示すように、本実施形態の遅延回路１０は、遅延部１１と、電圧制御部１２と、第１制御信号生成部１３とで構成されている。
【００１４】
遅延部１１は、信号入力端子１４に入力信号Ｖｉｎが入力されると、信号出力端子１５に入力信号Ｖｉｎを一定の時間遅延させた出力信号Ｖｏｕｔを出力する。
【００１５】
電圧制御部１２は、電源電圧Ｖｃｃ（第１電源電圧）が印加される電源端子１６（第１電源端子）と遅延部１１との間に設けられ、電源電圧Ｖｃｃを第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して遅延部１１に出力する。
【００１６】
第１制御信号生成部１３は、電源電圧Ｖｃｃに応じた第１制御信号Ｖｃを生成し、電圧制御部１２に出力する。第１制御信号生成部１３は、第２制御信号入力端子１７を有し、第２制御信号Ｖｅに基づいて動作する。
【００１７】
第２制御信号Ｖｅとは、第１制御信号生成部１３を動作状態または非動作状態に設定するための信号である。第２制御信号Ｖｅは、例えば内部または外部の信号Ｖａ、Ｖｂに応じて第２制御信号生成部１９により生成される。
【００１８】
例えば遅延部１１が非動作、即ち入力信号Ｖｉｎが遅延部１１に入力されていない状態のときに、第１制御信号生成部１３を非動作状態にすると、第１制御信号生成部１３の消費電力を削減することができる。
【００１９】
本実施形態の遅延回路１０は、電源電圧Ｖｃｃが変動したときに、第１制御信号生成部１３を通して電源電圧Ｖｃｃの変動を電圧制御部１２に帰還し、電圧制御部１２から出力される出力電圧Ｖｃｃｏｕｔを略一定に保つように構成されている。
【００２０】
その結果、電源電圧Ｖｃｃが変動しても、後述する遅延部１１を構成するＰＭＯＳトランジスタのソース電圧は変動しないので、電源電圧Ｖｃｃの変動による遅延時間の変動が防止され、遅延時間を略一定に保つことが可能である。
【００２１】
次に、各部の構成について説明する。
遅延部１１は、以下のように構成されている。ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎ（第１チャネルの第１絶縁ゲート電界効果トランジスタ）とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎ（第２チャネルの第２絶縁ゲート電界効果トランジスタ）で構成されるＣＭＯＳインバータがｎ段従属接続されている。
【００２２】
ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとＮＭＯＳトランジスタＮ１１〜Ｎ１ｎは、それぞれゲート電極同士が接続され、ドレイン電極（第１電極）同士が接続されている。ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎのソース電極（第２電極）は、それぞれ接地電位ＧＮＤ（第２電源電圧）が印加される接地端子１８（第２電源端子）に接続されている。
【００２３】
電圧制御部１２は、以下のように構成されている。ＰＭＯＳトランジスタＰ２１〜Ｐ２ｎ（第１チャネルの第３絶縁ゲート電界効果トランジスタ）は、それぞれ電源端子１６とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎのソース電極との間に接続されている。ＰＭＯＳトランジスタＰ２１〜Ｐ２ｎのゲート電極には、それぞれ第１制御信号Ｖｃが入力される。
【００２４】
第１制御信号生成部１３は、以下のように構成されている。ＰＭＯＳトランジスタＰ１（第１チャネルの第４絶縁ゲート電界効果トランジスタ）は、ソース電極が電源端子１６に接続され、ゲート電極が第２制御信号入力端子１７に接続されている。第１抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１のドレイン電極と第１ノードｎ１との間に接続されている。第２抵抗Ｒ２は、第１ノードｎ１と接地端子１８との間に接続されている。
【００２５】
ＮＭＯＳトランジスタＮ１（第２チャネルの第５絶縁ゲート電界効果トランジスタ）は、ソース電極が接地端子１８に接続され、ゲート電極が第１ノードｎ１に接続されている。第３抵抗Ｒ３は、ＮＭＯＳトランジスタＮ１のドレイン電極と第２ノードｎ２との間に接続されている。第４抵抗Ｒ４は、第２ノードｎ２と電源端子１６との間に接続されている。
【００２６】
ＰＭＯＳトランジスタＰ２（第１チャネルの第６絶縁ゲート電界効果トランジスタ）は、ソース電極が電源端子１６に接続され、ゲート電極が第２ノードｎ２に接続されている。ＰＭＯＳトランジスタＰ３（第１チャネルの第７絶縁ゲート電界効果トランジスタ）は、ソース電極がＰＭＯＳトランジスタＰ２のドレイン電極に接続され、ドレイン電極が第３ノードｎ３に接続され、ゲート電極とドレイン電極が接続されている。第５抵抗Ｒ５は、第３ノードｎ３と接地端子１８との間に接続されている。
【００２７】
次に、各部の動作について説明する。
第１制御信号生成部１３は、以下のように動作する。第２制御信号Ｖｅが接地電位ＧＮＤレベルのとき、ＰＭＯＳトランジスタＰ１がオンになり、第２制御信号Ｖｅが電源電圧Ｖｃｃレベルのとき、ＰＭＯＳトランジスタＰ１がオフになる。
【００２８】
ＰＭＯＳトランジスタＰ１がオンのとき、ＰＭＯＳトランジスタＰ１、抵抗Ｒ１、Ｒ２で構成される第１電流路に電源電圧Ｖｃｃに応じた電流Ｉ１が流れる。第１ノードｎ１の電位Ｖｎ１は次式で表わされる。
【００２９】
Ｖｎ１＝Ｒ２×Ｉ１＝Ｒ２×（Ｖｃｃ−Ｖｄｓ）／（Ｒ１＋Ｒ２） （１）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ１のドレイン・ソース間電圧である。第１ノードｎ１の電位Ｖｎ１は、電流Ｉ１に応じて接地電位ＧＮＤレベルより高くなる。
【００３０】
第１ノードｎ１の電位Ｖｎ１が高くなると、ＮＭＯＳトランジスタＮ１のゲート・ソース間電圧が高くなり、ＮＭＯＳトランジスタＮ１のしきい値に達すると、ＮＭＯＳトランジスタＮ１がオンする。
【００３１】
ＮＭＯＳトランジスタＮ１がオンすると、抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ１で構成される第２電流路に電源電圧Ｖｃｃに応じた電流Ｉ２が流れる。第２ノードｎ２の電位Ｖｎ２は次式で表わされる。
【００３２】
Ｖｎ２＝Ｖｃｃ−Ｒ４×Ｉ２
＝Ｖｃｃ−Ｒ４×（Ｖｃｃ−Ｖｄｓ）／（Ｒ３＋Ｒ４） （２）
ここで、ＶｄｓはＮＭＯＳトランジスタＮ１のドレイン・ソース間電圧である。第２ノードｎ２の電位Ｖｎ２は、電流Ｉ２に応じて電源電圧Ｖｃｃレベルより低くなる。
【００３３】
第２ノードｎ２の電位Ｖｎ２が低くなると、ＰＭＯＳトランジスタＰ２のゲート・ソース間電圧が高くなり、ＰＭＯＳトランジスタＰ２のしきい値に達すると、ＰＭＯＳトランジスタＰ２がオンする。
【００３４】
ＰＭＯＳトランジスタＰ２がオンすると、ＰＭＯＳトランジスタＰ２、Ｐ３、抵抗Ｒ５で構成される第３電流路に電源電圧Ｖｃｃに応じた電流Ｉ３が流れる。第３ノードｎ３の電位Ｖｎ３は次式で表わされる。
【００３５】
Ｖｎ３＝Ｒ５×Ｉ３＝Ｖｃｃ−Ｖｄｓ−Ｖｔｈ （３）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ２のドレイン・ソース間電圧、ＶｔｈはＰＭＯＳトランジスタＰ３のしきい値である。第３ノードｎ３の電位Ｖｎ３は、電流Ｉ３に応じて接地電位ＧＮＤレベルより高くなる。
【００３６】
即ち、第１制御信号生成部１３は、ＰＭＯＳトランジスタＰ１がオンのときに、電源電圧Ｖｃｃに応じた第１制御信号Ｖｃを電圧制御部１２に出力する。
【００３７】
一方、ＰＭＯＳトランジスタＰ１がオフのときは、電流Ｉ１＝０、第１ノードの電位Ｖｎ１は接地電位ＧＮＤレベルになる。
【００３８】
ＮＭＯＳトランジスタＮ１はオフになり、電流Ｉ２＝０、第２ノードｎ２の電位Ｖｎ２は電源電圧Ｖｃｃレベルになる。
【００３９】
ＰＭＯＳトランジスタＰ２はオフになり、電流Ｉ３＝０、第３ノードｎ３の電位Ｖｎ３は接地電位ＧＮＤレベルになる。
【００４０】
即ち、第１制御信号生成部１３は、ＰＭＯＳトランジスタＰ１がオフのときは、第１制御信号Ｖｃを接地電位ＧＮＤレベルに固定し、電力を消費しない。
【００４１】
電圧制御部１２は、以下のように動作する。第１制御信号Ｖｃにより、ＰＭＯＳトランジスタＰ２１がオン状態で電流Ｉ４が流れているとき、ＰＭＯＳトランジスタＰ２１が出力する出力電圧Ｖｃｃｏｕｔは次式で表わされる。
【００４２】
Ｖｃｃｏｕｔ＝Ｖｃｃ−Ｖｄｓ （４）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧である。
【００４３】
電源電圧Ｖｃｃが増加すると、第３ノードｎ３の電位Ｖｎ３が増加する。第３ノードｎ３の電位Ｖｎ３の増加により、ＰＭＯＳトランジスタＰ２１のゲート・ソース間電圧Ｖｇｓ２１が低下する。
【００４４】
ゲート・ソース間電圧Ｖｇｓ２１の低下により、ＰＭＯＳトランジスタＰ２１を流れる電流Ｉ４が少なくなり、ＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が増加する。
【００４５】
その結果、電源電圧Ｖｃｃの増加量とドレイン・ソース間電圧Ｖｄｓ２１の増加量をバランスさせることにより、出力電圧Ｖｃｃｏｕｔを略一定に保つことが可能である。
【００４６】
一方、電源電圧Ｖｃｃが低下すると、第３ノードｎ３の電位Ｖｎ３が低下する。第３ノードｎ３の電位Ｖｎ３の低下により、ＰＭＯＳトランジスタＰ２１のゲート・ソース間電圧Ｖｇｓ２１が増加する。
【００４７】
ゲート・ソース間電圧Ｖｇｓ２１の増加により、ＰＭＯＳトランジスタＰ２１を流れる電流Ｉ４が大きくなり、ＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が低下する。
【００４８】
その結果、電源電圧Ｖｃｃの低下量とドレイン・ソース間電圧Ｖｄｓ２１の低下量をバランスさせることにより、出力電圧Ｖｃｃｏｕｔを略一定に保つことが可能である。
【００４９】
遅延部１１では、電源電圧Ｖｃｃが変動しても、ＰＭＯＳトランジスタＰ１１のソース電圧（Ｖｃｃｏｕｔ）が略一定に保たれているので、略一定の遅延時間を得ることが可能である。
【００５０】
図２は遅延回路１０の動作を、電源電圧Ｖｃｃをパラメータとして示したもので、図２（ａ）は電源電圧Ｖｃｃが高い場合、図２（ｂ）は電源電圧Ｖｃｃが低い場合を示している。
【００５１】
入力信号ＶｉｎがＬｏｗレベルからＨｉｇｈレベルの１／２まで立ち上がった時間ｔ１と出力信号ＶｏｕｔがＬｏｗレベルからＨｉｇｈレベルの１／２まで立ち上がった時間ｔ２の差を、遅延時間τｒ＝ｔ２−ｔ１とする。
【００５２】
同様に、入力信号ＶｉｎがＨｉｇｈレベルからＬｏｗレベルの１／２まで立ち下がった時間ｔ４と出力信号ＶｏｕｔがＨｉｇｈレベルからＬｏｗレベルの１／２まで立ち下がった時間ｔ５の差を、遅延時間τｆ＝ｔ５−ｔ４とする。
【００５３】
図２に示すように、電源電圧Ｖｃｃが高いときの遅延時間τｒ１、τｆ１と、電源電圧Ｖｃｃが低いときの遅延時間τｒ２、τｆ２は、略等しい結果が得られた。
【００５４】
これは、上述したように、電源電圧Ｖｃｃが変化すると、電源電圧Ｖｃｃの変化が帰還されてＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が電源電圧Ｖｃｃに追随して変化する。これにより、ＰＭＯＳトランジスタＰ２１が出力する出力電圧Ｖｃｃｏｕｔ、即ちＰＭＯＳトランジスタＰ１１のソース電圧が略一定に保たれているためである。
【００５５】
図３は比較例の遅延回路を示す回路図である。比較例の遅延回路とは、電圧制御部１２、第１制御電圧生成部１３を有しない遅延回路のことである。
【００５６】
図３に示すように、比較例の遅延回路３０では、ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとＮＭＯＳトランジスタＮ１１〜Ｎ１ｎで構成されるＣＭＯＳインバータがｎ段従属接続されている。信号入力端子１４に入力信号Ｖｉｎが入力されると、信号出力端子１５に入力信号Ｖｉｎを時間遅延させた出力信号Ｖｏｕｔを出力する。
【００５７】
図４は比較例の遅延回路の動作を、電源電圧Ｖｃｃをパラメータとして示したもので、図４（ａ）は電源電圧Ｖｃｃが高い場合、図４（ｂ）は電源電圧Ｖｃｃが低い場合を示している。
【００５８】
図４に示すように、電源電圧Ｖｃｃが低いときの遅延時間τｒ２、τｆ２は、電源電圧Ｖｃｃが高いときの遅延時間τｒ１、τｆ１より長くなる結果が得られた。
【００５９】
これは、電源電圧Ｖｃｃが低下すると、ＰＭＯＳトランジスタＰ１１のソース電圧も低下する。ＰＭＯＳトランジスタＰ１１のソース電圧の低下により、ＰＭＯＳトランジスタＰ１１を流れる電流が少なくなり、オン抵抗が高くなる。
【００６０】
オン抵抗が高くなると、ゲートを充放電する時定数が長くなる。その結果、ゲート電極に入力される入力信号Ｖｉｎに比べて、ドレイン電極から出力される出力信号Ｖｏｕｔの立ち上がり／立ち下がりの傾きが緩やかになり、遅延時間が長くなる。
【００６１】
図５は本実施形態の遅延回路１０の遅延特性と比較例の遅延回路３０の遅延特性を対比し示す図である。図５において、横軸は電源電圧Ｖｃｃ、縦軸は遅延時間を示し、実線４１は本実施形態の遅延回路１０の遅延特性、破線４２は比較例の遅延回路３０の遅延特性を示している。
【００６２】
図５に示すように、比較例の遅延回路３０では、電源電圧ＶｃｃがＶｃｃｍのとき、遅延時間はτｍである。電源電圧ＶｃｃがＶｃｃｍからＶｃｃｈまで高くなると遅延時間がτｍからτｌまで短くなり、電源電圧ＶｃｃがＶｃｃｍからＶｃｃｌまで低くなると遅延時間はτｍからτｈまで長くなる特性を示す。
【００６３】
一方、本実施形態の遅延回路１０では、上述したように電源電圧ＶｃｃがＶｃｃｌからＶｃｃｈまで変化しても、略一定の遅延時間τｍを保つ特性を示している。
【００６４】
図６は第２制御信号生成部１９を示す回路図である。第２制御信号生成部１９は、例えば２つの信号Ｖａ、Ｖｂの論理演算結果により第２制御信号Ｖｅを生成する回路である。
【００６５】
図６に示すように、２つの信号Ｖａ、Ｖｂの論理状態には、以下の４つの状態がある。各論理状態のときに、遅延回路１０を動作させたい場合、第２制御信号ＶｅをＧＮＤレベルにすればよい。
【００６６】
そのときに、接地電位ＧＮＤレベルの第２制御信号Ｖｅを生成する第２制御信号生成部１９は、以下のように構成される。
【００６７】
信号Ｖａ、ＶｂがともにＬｏｗレベルのとき（Ｌ、Ｌ）、第２制御信号生成部１９ａ、１９ｂを用いるとよい。信号ＶａがＨｉｇｈレベル、信号ＶｂがＬｏｗレベルのとき（Ｈ、Ｌ）、第２制御信号生成部１９ｃ、１９ｄを用いるとよい。
【００６８】
信号Ｖａ、ＶｂがともにＨｉｇｈレベルのとき（Ｈ、Ｈ）、第２制御信号生成部１９ｅ、１９ｆを用いるとよい。信号ＶａがＬｏｗレベル、信号ＶｂがＨｉｇｈレベルのとき（Ｈ、Ｌ）、第２制御信号生成部１９ｇ、１９ｈを用いるとよい。
【００６９】
第２制御信号生成部１９ａ乃至第２制御信号生成部１９ｈは、ＮＯＲ回路５１、ＮＯＴ回路５２、ＮＡＮＤ回路５３で構成することができる。それらの論理動作は周知であり、その説明は省略する。
【００７０】
２つの信号Ｖａ、Ｖｂは、特に限定されないが、例えば信号Ｖａは電源電圧Ｖｃｃが印加されているか否かを示す信号、信号Ｖｂは遅延部１１に入力信号Ｖｉｎが入力されているか否かを示す信号である。
【００７１】
電源電圧Ｖｃｃが印加され、且つ入力信号Ｖｉｎが入力されていないとき（Ｈ、Ｌ）、第１制御信号生成部１３の消費電力を抑えるために、第２制御信号生成部１９ｃ、または第２制御信号生成部１９ｄを用いる。
【００７２】
本実施形態の遅延回路１０は、異なる電源電圧Ｖｃｃで使用可能な集積回路に組み込まれる遅延回路であって、一定の遅延時間が求められる遅延回路として適している。異なる電源電圧Ｖｃｃとは、例えばＤＣ５ＶとＤＣ３．３Ｖなどである。
【００７３】
あるいは、バッテリーで駆動される集積回路に組み込まれる遅延回路であって、バッテリーの残量不足により出力電圧が低下しても一定の遅延時間が求められる遅延回路として適している。
【００７４】
以上説明したように、本実施形態の遅延回路１０は、遅延部１１と、電圧制御部１２と、第１制御信号生成部１３とを有している。その結果、電源電圧Ｖｃｃが変化しても、第１制御信号生成部１３により電源電圧Ｖｃｃの変化が電圧制御部１２に帰還され、電圧制御部１２の出力電圧Ｖｃｃｏｕｔ（遅延部１１のＰＭＯＳトランジスタのソース電圧）が略一定に保たれる。従って、電源電圧が変わっても一定の遅延時間を有する遅延回路が得られる。
【００７５】
ここでは、第１チャネルがＰチャネル、第２チャネルがＮチャネルである場合について説明したが、第１チャネルがＮチャネル、第２チャネルがＰチャネルであっても、同様に実施することが可能である。
【００７６】
（第２の実施形態）
本実施形態に係る遅延回路について、図７を用いて説明する。図７は本実施形態の遅延回路を示す回路図である。本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、第１乃至第５抵抗を、ＭＯＳトランジスタに置き換えたことにある。
【００７７】
即ち、図７に示すように、本実施形態の遅延回路６０の第１制御信号生成部６１では、第１および第４抵抗Ｒ１、Ｒ４が、ゲート電極が接地端子１８に接続されたＰＭＯＳトランジスタＰ４、Ｐ５に置き換えられている。
【００７８】
第２、第３および第５抵抗Ｒ２、Ｒ３、Ｒ５が、ゲート電極が電源端子１６に接続されたＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４に置き換えられている。
【００７９】
具体的には、第１抵抗Ｒ１を置換したＰＭＯＳトランジスタＰ４（第１チャネルの第８絶縁ゲート電界効果トランジスタ）は、ソース電極がＰＭＯＳトランジスタＰ１のドレイン電極に接続され、ドレイン電極が第１ノードｎ１に接続され、ゲート電極が接地端子１８に接続されている。
【００８０】
第２抵抗Ｒ２を置換したＮＭＯＳトランジスタＮ２（第２チャネルの第９絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第１ノードｎ１接続され、ソース電極が接地端子１８に接続され、ゲート電極が電源端子１６に接続されている。
【００８１】
第３抵抗Ｒ３を置換したＮＭＯＳトランジスタＮ３（第２チャネルの第１０絶縁ゲート電界効果トランジスタ）は、ソース電極がＮＭＯＳトランジスタＮ１のドレイン電極に接続され、ドレイン電極が第２ノードｎ２に接続され、ゲート電極が電源端子１６に接続されている。
【００８２】
第４抵抗Ｒ４を置換したＰＭＯＳトランジスタＰ５（第１チャネルの第１１絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第２ノードｎ２に接続され、ソース電極が電源端子１６に接続され、ゲート電極が接地端子１８に接続されている。
【００８３】
第５抵抗Ｒ５を置換したＮＭＯＳトランジスタＮ４（第２チャネルの第１２絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第３ノードｎ３に接続され、ソース電極が接地端子１８に接続され、ゲート電極が電源端子１６に接続されている。
【００８４】
これにより、遅延回路６０はＭＯＳトランジスタのみで構成できるので、遅延回路６０を集積回路に組み込むことが容易になる。
【００８５】
遅延回路６０の動作については、図１に示す遅延回路１０と同様であり、その説明は省略する。
【００８６】
以上説明したように、本実施形態の遅延回路６０は、ＭＯＳトランジスタのみで構成できるので、遅延回路６０を別の集積回路に組み込むことが容易になる利点がある。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０、３０、６０ 遅延回路
１１ 遅延部
１２ 電圧制御部
１３、６１ 第１制御信号生成部
１４ 信号入力端子
１５ 信号出力端子
１６ 電源端子
１７ 第２制御信号入力端子
１８ 接地端子
１９ 第２制御信号生成部
Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１ｎ、Ｐ２１〜Ｐ２ｎ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１ｎ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５ 第１〜第５抵抗
ｎ１〜ｎ３ 第１〜第３ノード
【技術分野】
【０００１】
本発明の実施形態は、遅延回路に関する。
【背景技術】
【０００２】
ゲート電極同士が接続され、ドレイン電極同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを多段接続してなる遅延回路が知られている。
【０００３】
この種の遅延回路では、電源電圧によって遅延時間が変化するという問題がある。電源電圧が高くなると遅延時間が短くなり、電源電圧が低くなると遅延時間が長くなる。
【０００４】
電源電圧によって遅延時間が変化するのは、電源電圧によってＣＭＯＳインバータを構成するＰＭＯＳトランジスタのゲート・ソース間電圧が変わり、ＰＭＯＳトランジスタのオン抵抗が変化するためである。
【０００５】
例えば、電源電圧が低くなると、ＰＭＯＳトランジスタのオン抵抗が高くなり、ゲートを充放電する時定数が長くなる。その結果、ゲート電極に入力される入力信号に比べて、ドレイン電極から出力される出力信号の立ち上がり／立ち下がりの傾きが緩やかになり、遅延時間が長くなる。
【０００６】
従って、この種の遅延回路が組み込まれた集積回路では、電源電圧が変わるとタイミングが合わなくなり、動作に支障をきたす問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−４３６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、遅延回路では、第１チャネルの第１絶縁ゲート電界効果トランジスタと第２チャネルの第２絶縁ゲート電界効果トランジスタのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは前記ゲート電極に入力される入力信号を反転した出力信号を出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタは第１電源電圧が印加される第１電源端子と前記第１絶縁ゲート電界効果トランジスタの第２電極との間に接続され、前記第１電源電圧をゲート電極に入力される第１制御信号に応じて定まる出力電圧に変換して出力する。第１制御信号生成回路は前記第１電源電圧に応じて前記第１制御信号を生成し、前記第３絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る遅延回路を示す回路図。
【図２】第１の実施形態に係る遅延回路の動作を示すタイミングチャート。
【図３】第１の実施形態に係る比較例の遅延回路を示す回路図。
【図４】第１の実施形態に係る比較例の遅延回路の動作を示すタイミングチャート。
【図５】第１の実施形態に係る遅延回路の特性を比較例の遅延回路の特性と対比して示す図。
【図６】第１の実施形態に係る遅延回路の要部を示す回路図。
【図７】第２の実施形態に係る遅延回路を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
本実施形態の遅延回路について図１および図２を用いて説明する。図１は遅延回路を示す回路図、図２は遅延回路の動作を示すタイミングチャートである。
【００１３】
図１に示すように、本実施形態の遅延回路１０は、遅延部１１と、電圧制御部１２と、第１制御信号生成部１３とで構成されている。
【００１４】
遅延部１１は、信号入力端子１４に入力信号Ｖｉｎが入力されると、信号出力端子１５に入力信号Ｖｉｎを一定の時間遅延させた出力信号Ｖｏｕｔを出力する。
【００１５】
電圧制御部１２は、電源電圧Ｖｃｃ（第１電源電圧）が印加される電源端子１６（第１電源端子）と遅延部１１との間に設けられ、電源電圧Ｖｃｃを第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して遅延部１１に出力する。
【００１６】
第１制御信号生成部１３は、電源電圧Ｖｃｃに応じた第１制御信号Ｖｃを生成し、電圧制御部１２に出力する。第１制御信号生成部１３は、第２制御信号入力端子１７を有し、第２制御信号Ｖｅに基づいて動作する。
【００１７】
第２制御信号Ｖｅとは、第１制御信号生成部１３を動作状態または非動作状態に設定するための信号である。第２制御信号Ｖｅは、例えば内部または外部の信号Ｖａ、Ｖｂに応じて第２制御信号生成部１９により生成される。
【００１８】
例えば遅延部１１が非動作、即ち入力信号Ｖｉｎが遅延部１１に入力されていない状態のときに、第１制御信号生成部１３を非動作状態にすると、第１制御信号生成部１３の消費電力を削減することができる。
【００１９】
本実施形態の遅延回路１０は、電源電圧Ｖｃｃが変動したときに、第１制御信号生成部１３を通して電源電圧Ｖｃｃの変動を電圧制御部１２に帰還し、電圧制御部１２から出力される出力電圧Ｖｃｃｏｕｔを略一定に保つように構成されている。
【００２０】
その結果、電源電圧Ｖｃｃが変動しても、後述する遅延部１１を構成するＰＭＯＳトランジスタのソース電圧は変動しないので、電源電圧Ｖｃｃの変動による遅延時間の変動が防止され、遅延時間を略一定に保つことが可能である。
【００２１】
次に、各部の構成について説明する。
遅延部１１は、以下のように構成されている。ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎ（第１チャネルの第１絶縁ゲート電界効果トランジスタ）とＮＭＯＳトランジスタＮ１１〜Ｎ１ｎ（第２チャネルの第２絶縁ゲート電界効果トランジスタ）で構成されるＣＭＯＳインバータがｎ段従属接続されている。
【００２２】
ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとＮＭＯＳトランジスタＮ１１〜Ｎ１ｎは、それぞれゲート電極同士が接続され、ドレイン電極（第１電極）同士が接続されている。ＮＭＯＳトランジスタＮ１１〜Ｎ１ｎのソース電極（第２電極）は、それぞれ接地電位ＧＮＤ（第２電源電圧）が印加される接地端子１８（第２電源端子）に接続されている。
【００２３】
電圧制御部１２は、以下のように構成されている。ＰＭＯＳトランジスタＰ２１〜Ｐ２ｎ（第１チャネルの第３絶縁ゲート電界効果トランジスタ）は、それぞれ電源端子１６とＰＭＯＳトランジスタＰ１１〜Ｐ１ｎのソース電極との間に接続されている。ＰＭＯＳトランジスタＰ２１〜Ｐ２ｎのゲート電極には、それぞれ第１制御信号Ｖｃが入力される。
【００２４】
第１制御信号生成部１３は、以下のように構成されている。ＰＭＯＳトランジスタＰ１（第１チャネルの第４絶縁ゲート電界効果トランジスタ）は、ソース電極が電源端子１６に接続され、ゲート電極が第２制御信号入力端子１７に接続されている。第１抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１のドレイン電極と第１ノードｎ１との間に接続されている。第２抵抗Ｒ２は、第１ノードｎ１と接地端子１８との間に接続されている。
【００２５】
ＮＭＯＳトランジスタＮ１（第２チャネルの第５絶縁ゲート電界効果トランジスタ）は、ソース電極が接地端子１８に接続され、ゲート電極が第１ノードｎ１に接続されている。第３抵抗Ｒ３は、ＮＭＯＳトランジスタＮ１のドレイン電極と第２ノードｎ２との間に接続されている。第４抵抗Ｒ４は、第２ノードｎ２と電源端子１６との間に接続されている。
【００２６】
ＰＭＯＳトランジスタＰ２（第１チャネルの第６絶縁ゲート電界効果トランジスタ）は、ソース電極が電源端子１６に接続され、ゲート電極が第２ノードｎ２に接続されている。ＰＭＯＳトランジスタＰ３（第１チャネルの第７絶縁ゲート電界効果トランジスタ）は、ソース電極がＰＭＯＳトランジスタＰ２のドレイン電極に接続され、ドレイン電極が第３ノードｎ３に接続され、ゲート電極とドレイン電極が接続されている。第５抵抗Ｒ５は、第３ノードｎ３と接地端子１８との間に接続されている。
【００２７】
次に、各部の動作について説明する。
第１制御信号生成部１３は、以下のように動作する。第２制御信号Ｖｅが接地電位ＧＮＤレベルのとき、ＰＭＯＳトランジスタＰ１がオンになり、第２制御信号Ｖｅが電源電圧Ｖｃｃレベルのとき、ＰＭＯＳトランジスタＰ１がオフになる。
【００２８】
ＰＭＯＳトランジスタＰ１がオンのとき、ＰＭＯＳトランジスタＰ１、抵抗Ｒ１、Ｒ２で構成される第１電流路に電源電圧Ｖｃｃに応じた電流Ｉ１が流れる。第１ノードｎ１の電位Ｖｎ１は次式で表わされる。
【００２９】
Ｖｎ１＝Ｒ２×Ｉ１＝Ｒ２×（Ｖｃｃ−Ｖｄｓ）／（Ｒ１＋Ｒ２） （１）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ１のドレイン・ソース間電圧である。第１ノードｎ１の電位Ｖｎ１は、電流Ｉ１に応じて接地電位ＧＮＤレベルより高くなる。
【００３０】
第１ノードｎ１の電位Ｖｎ１が高くなると、ＮＭＯＳトランジスタＮ１のゲート・ソース間電圧が高くなり、ＮＭＯＳトランジスタＮ１のしきい値に達すると、ＮＭＯＳトランジスタＮ１がオンする。
【００３１】
ＮＭＯＳトランジスタＮ１がオンすると、抵抗Ｒ３、Ｒ４、ＮＭＯＳトランジスタＮ１で構成される第２電流路に電源電圧Ｖｃｃに応じた電流Ｉ２が流れる。第２ノードｎ２の電位Ｖｎ２は次式で表わされる。
【００３２】
Ｖｎ２＝Ｖｃｃ−Ｒ４×Ｉ２
＝Ｖｃｃ−Ｒ４×（Ｖｃｃ−Ｖｄｓ）／（Ｒ３＋Ｒ４） （２）
ここで、ＶｄｓはＮＭＯＳトランジスタＮ１のドレイン・ソース間電圧である。第２ノードｎ２の電位Ｖｎ２は、電流Ｉ２に応じて電源電圧Ｖｃｃレベルより低くなる。
【００３３】
第２ノードｎ２の電位Ｖｎ２が低くなると、ＰＭＯＳトランジスタＰ２のゲート・ソース間電圧が高くなり、ＰＭＯＳトランジスタＰ２のしきい値に達すると、ＰＭＯＳトランジスタＰ２がオンする。
【００３４】
ＰＭＯＳトランジスタＰ２がオンすると、ＰＭＯＳトランジスタＰ２、Ｐ３、抵抗Ｒ５で構成される第３電流路に電源電圧Ｖｃｃに応じた電流Ｉ３が流れる。第３ノードｎ３の電位Ｖｎ３は次式で表わされる。
【００３５】
Ｖｎ３＝Ｒ５×Ｉ３＝Ｖｃｃ−Ｖｄｓ−Ｖｔｈ （３）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ２のドレイン・ソース間電圧、ＶｔｈはＰＭＯＳトランジスタＰ３のしきい値である。第３ノードｎ３の電位Ｖｎ３は、電流Ｉ３に応じて接地電位ＧＮＤレベルより高くなる。
【００３６】
即ち、第１制御信号生成部１３は、ＰＭＯＳトランジスタＰ１がオンのときに、電源電圧Ｖｃｃに応じた第１制御信号Ｖｃを電圧制御部１２に出力する。
【００３７】
一方、ＰＭＯＳトランジスタＰ１がオフのときは、電流Ｉ１＝０、第１ノードの電位Ｖｎ１は接地電位ＧＮＤレベルになる。
【００３８】
ＮＭＯＳトランジスタＮ１はオフになり、電流Ｉ２＝０、第２ノードｎ２の電位Ｖｎ２は電源電圧Ｖｃｃレベルになる。
【００３９】
ＰＭＯＳトランジスタＰ２はオフになり、電流Ｉ３＝０、第３ノードｎ３の電位Ｖｎ３は接地電位ＧＮＤレベルになる。
【００４０】
即ち、第１制御信号生成部１３は、ＰＭＯＳトランジスタＰ１がオフのときは、第１制御信号Ｖｃを接地電位ＧＮＤレベルに固定し、電力を消費しない。
【００４１】
電圧制御部１２は、以下のように動作する。第１制御信号Ｖｃにより、ＰＭＯＳトランジスタＰ２１がオン状態で電流Ｉ４が流れているとき、ＰＭＯＳトランジスタＰ２１が出力する出力電圧Ｖｃｃｏｕｔは次式で表わされる。
【００４２】
Ｖｃｃｏｕｔ＝Ｖｃｃ−Ｖｄｓ （４）
ここで、ＶｄｓはＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧である。
【００４３】
電源電圧Ｖｃｃが増加すると、第３ノードｎ３の電位Ｖｎ３が増加する。第３ノードｎ３の電位Ｖｎ３の増加により、ＰＭＯＳトランジスタＰ２１のゲート・ソース間電圧Ｖｇｓ２１が低下する。
【００４４】
ゲート・ソース間電圧Ｖｇｓ２１の低下により、ＰＭＯＳトランジスタＰ２１を流れる電流Ｉ４が少なくなり、ＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が増加する。
【００４５】
その結果、電源電圧Ｖｃｃの増加量とドレイン・ソース間電圧Ｖｄｓ２１の増加量をバランスさせることにより、出力電圧Ｖｃｃｏｕｔを略一定に保つことが可能である。
【００４６】
一方、電源電圧Ｖｃｃが低下すると、第３ノードｎ３の電位Ｖｎ３が低下する。第３ノードｎ３の電位Ｖｎ３の低下により、ＰＭＯＳトランジスタＰ２１のゲート・ソース間電圧Ｖｇｓ２１が増加する。
【００４７】
ゲート・ソース間電圧Ｖｇｓ２１の増加により、ＰＭＯＳトランジスタＰ２１を流れる電流Ｉ４が大きくなり、ＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が低下する。
【００４８】
その結果、電源電圧Ｖｃｃの低下量とドレイン・ソース間電圧Ｖｄｓ２１の低下量をバランスさせることにより、出力電圧Ｖｃｃｏｕｔを略一定に保つことが可能である。
【００４９】
遅延部１１では、電源電圧Ｖｃｃが変動しても、ＰＭＯＳトランジスタＰ１１のソース電圧（Ｖｃｃｏｕｔ）が略一定に保たれているので、略一定の遅延時間を得ることが可能である。
【００５０】
図２は遅延回路１０の動作を、電源電圧Ｖｃｃをパラメータとして示したもので、図２（ａ）は電源電圧Ｖｃｃが高い場合、図２（ｂ）は電源電圧Ｖｃｃが低い場合を示している。
【００５１】
入力信号ＶｉｎがＬｏｗレベルからＨｉｇｈレベルの１／２まで立ち上がった時間ｔ１と出力信号ＶｏｕｔがＬｏｗレベルからＨｉｇｈレベルの１／２まで立ち上がった時間ｔ２の差を、遅延時間τｒ＝ｔ２−ｔ１とする。
【００５２】
同様に、入力信号ＶｉｎがＨｉｇｈレベルからＬｏｗレベルの１／２まで立ち下がった時間ｔ４と出力信号ＶｏｕｔがＨｉｇｈレベルからＬｏｗレベルの１／２まで立ち下がった時間ｔ５の差を、遅延時間τｆ＝ｔ５−ｔ４とする。
【００５３】
図２に示すように、電源電圧Ｖｃｃが高いときの遅延時間τｒ１、τｆ１と、電源電圧Ｖｃｃが低いときの遅延時間τｒ２、τｆ２は、略等しい結果が得られた。
【００５４】
これは、上述したように、電源電圧Ｖｃｃが変化すると、電源電圧Ｖｃｃの変化が帰還されてＰＭＯＳトランジスタＰ２１のドレイン・ソース間電圧Ｖｄｓ２１が電源電圧Ｖｃｃに追随して変化する。これにより、ＰＭＯＳトランジスタＰ２１が出力する出力電圧Ｖｃｃｏｕｔ、即ちＰＭＯＳトランジスタＰ１１のソース電圧が略一定に保たれているためである。
【００５５】
図３は比較例の遅延回路を示す回路図である。比較例の遅延回路とは、電圧制御部１２、第１制御電圧生成部１３を有しない遅延回路のことである。
【００５６】
図３に示すように、比較例の遅延回路３０では、ＰＭＯＳトランジスタＰ１１〜Ｐ１ｎとＮＭＯＳトランジスタＮ１１〜Ｎ１ｎで構成されるＣＭＯＳインバータがｎ段従属接続されている。信号入力端子１４に入力信号Ｖｉｎが入力されると、信号出力端子１５に入力信号Ｖｉｎを時間遅延させた出力信号Ｖｏｕｔを出力する。
【００５７】
図４は比較例の遅延回路の動作を、電源電圧Ｖｃｃをパラメータとして示したもので、図４（ａ）は電源電圧Ｖｃｃが高い場合、図４（ｂ）は電源電圧Ｖｃｃが低い場合を示している。
【００５８】
図４に示すように、電源電圧Ｖｃｃが低いときの遅延時間τｒ２、τｆ２は、電源電圧Ｖｃｃが高いときの遅延時間τｒ１、τｆ１より長くなる結果が得られた。
【００５９】
これは、電源電圧Ｖｃｃが低下すると、ＰＭＯＳトランジスタＰ１１のソース電圧も低下する。ＰＭＯＳトランジスタＰ１１のソース電圧の低下により、ＰＭＯＳトランジスタＰ１１を流れる電流が少なくなり、オン抵抗が高くなる。
【００６０】
オン抵抗が高くなると、ゲートを充放電する時定数が長くなる。その結果、ゲート電極に入力される入力信号Ｖｉｎに比べて、ドレイン電極から出力される出力信号Ｖｏｕｔの立ち上がり／立ち下がりの傾きが緩やかになり、遅延時間が長くなる。
【００６１】
図５は本実施形態の遅延回路１０の遅延特性と比較例の遅延回路３０の遅延特性を対比し示す図である。図５において、横軸は電源電圧Ｖｃｃ、縦軸は遅延時間を示し、実線４１は本実施形態の遅延回路１０の遅延特性、破線４２は比較例の遅延回路３０の遅延特性を示している。
【００６２】
図５に示すように、比較例の遅延回路３０では、電源電圧ＶｃｃがＶｃｃｍのとき、遅延時間はτｍである。電源電圧ＶｃｃがＶｃｃｍからＶｃｃｈまで高くなると遅延時間がτｍからτｌまで短くなり、電源電圧ＶｃｃがＶｃｃｍからＶｃｃｌまで低くなると遅延時間はτｍからτｈまで長くなる特性を示す。
【００６３】
一方、本実施形態の遅延回路１０では、上述したように電源電圧ＶｃｃがＶｃｃｌからＶｃｃｈまで変化しても、略一定の遅延時間τｍを保つ特性を示している。
【００６４】
図６は第２制御信号生成部１９を示す回路図である。第２制御信号生成部１９は、例えば２つの信号Ｖａ、Ｖｂの論理演算結果により第２制御信号Ｖｅを生成する回路である。
【００６５】
図６に示すように、２つの信号Ｖａ、Ｖｂの論理状態には、以下の４つの状態がある。各論理状態のときに、遅延回路１０を動作させたい場合、第２制御信号ＶｅをＧＮＤレベルにすればよい。
【００６６】
そのときに、接地電位ＧＮＤレベルの第２制御信号Ｖｅを生成する第２制御信号生成部１９は、以下のように構成される。
【００６７】
信号Ｖａ、ＶｂがともにＬｏｗレベルのとき（Ｌ、Ｌ）、第２制御信号生成部１９ａ、１９ｂを用いるとよい。信号ＶａがＨｉｇｈレベル、信号ＶｂがＬｏｗレベルのとき（Ｈ、Ｌ）、第２制御信号生成部１９ｃ、１９ｄを用いるとよい。
【００６８】
信号Ｖａ、ＶｂがともにＨｉｇｈレベルのとき（Ｈ、Ｈ）、第２制御信号生成部１９ｅ、１９ｆを用いるとよい。信号ＶａがＬｏｗレベル、信号ＶｂがＨｉｇｈレベルのとき（Ｈ、Ｌ）、第２制御信号生成部１９ｇ、１９ｈを用いるとよい。
【００６９】
第２制御信号生成部１９ａ乃至第２制御信号生成部１９ｈは、ＮＯＲ回路５１、ＮＯＴ回路５２、ＮＡＮＤ回路５３で構成することができる。それらの論理動作は周知であり、その説明は省略する。
【００７０】
２つの信号Ｖａ、Ｖｂは、特に限定されないが、例えば信号Ｖａは電源電圧Ｖｃｃが印加されているか否かを示す信号、信号Ｖｂは遅延部１１に入力信号Ｖｉｎが入力されているか否かを示す信号である。
【００７１】
電源電圧Ｖｃｃが印加され、且つ入力信号Ｖｉｎが入力されていないとき（Ｈ、Ｌ）、第１制御信号生成部１３の消費電力を抑えるために、第２制御信号生成部１９ｃ、または第２制御信号生成部１９ｄを用いる。
【００７２】
本実施形態の遅延回路１０は、異なる電源電圧Ｖｃｃで使用可能な集積回路に組み込まれる遅延回路であって、一定の遅延時間が求められる遅延回路として適している。異なる電源電圧Ｖｃｃとは、例えばＤＣ５ＶとＤＣ３．３Ｖなどである。
【００７３】
あるいは、バッテリーで駆動される集積回路に組み込まれる遅延回路であって、バッテリーの残量不足により出力電圧が低下しても一定の遅延時間が求められる遅延回路として適している。
【００７４】
以上説明したように、本実施形態の遅延回路１０は、遅延部１１と、電圧制御部１２と、第１制御信号生成部１３とを有している。その結果、電源電圧Ｖｃｃが変化しても、第１制御信号生成部１３により電源電圧Ｖｃｃの変化が電圧制御部１２に帰還され、電圧制御部１２の出力電圧Ｖｃｃｏｕｔ（遅延部１１のＰＭＯＳトランジスタのソース電圧）が略一定に保たれる。従って、電源電圧が変わっても一定の遅延時間を有する遅延回路が得られる。
【００７５】
ここでは、第１チャネルがＰチャネル、第２チャネルがＮチャネルである場合について説明したが、第１チャネルがＮチャネル、第２チャネルがＰチャネルであっても、同様に実施することが可能である。
【００７６】
（第２の実施形態）
本実施形態に係る遅延回路について、図７を用いて説明する。図７は本実施形態の遅延回路を示す回路図である。本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、第１乃至第５抵抗を、ＭＯＳトランジスタに置き換えたことにある。
【００７７】
即ち、図７に示すように、本実施形態の遅延回路６０の第１制御信号生成部６１では、第１および第４抵抗Ｒ１、Ｒ４が、ゲート電極が接地端子１８に接続されたＰＭＯＳトランジスタＰ４、Ｐ５に置き換えられている。
【００７８】
第２、第３および第５抵抗Ｒ２、Ｒ３、Ｒ５が、ゲート電極が電源端子１６に接続されたＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４に置き換えられている。
【００７９】
具体的には、第１抵抗Ｒ１を置換したＰＭＯＳトランジスタＰ４（第１チャネルの第８絶縁ゲート電界効果トランジスタ）は、ソース電極がＰＭＯＳトランジスタＰ１のドレイン電極に接続され、ドレイン電極が第１ノードｎ１に接続され、ゲート電極が接地端子１８に接続されている。
【００８０】
第２抵抗Ｒ２を置換したＮＭＯＳトランジスタＮ２（第２チャネルの第９絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第１ノードｎ１接続され、ソース電極が接地端子１８に接続され、ゲート電極が電源端子１６に接続されている。
【００８１】
第３抵抗Ｒ３を置換したＮＭＯＳトランジスタＮ３（第２チャネルの第１０絶縁ゲート電界効果トランジスタ）は、ソース電極がＮＭＯＳトランジスタＮ１のドレイン電極に接続され、ドレイン電極が第２ノードｎ２に接続され、ゲート電極が電源端子１６に接続されている。
【００８２】
第４抵抗Ｒ４を置換したＰＭＯＳトランジスタＰ５（第１チャネルの第１１絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第２ノードｎ２に接続され、ソース電極が電源端子１６に接続され、ゲート電極が接地端子１８に接続されている。
【００８３】
第５抵抗Ｒ５を置換したＮＭＯＳトランジスタＮ４（第２チャネルの第１２絶縁ゲート電界効果トランジスタ）は、ドレイン電極が第３ノードｎ３に接続され、ソース電極が接地端子１８に接続され、ゲート電極が電源端子１６に接続されている。
【００８４】
これにより、遅延回路６０はＭＯＳトランジスタのみで構成できるので、遅延回路６０を集積回路に組み込むことが容易になる。
【００８５】
遅延回路６０の動作については、図１に示す遅延回路１０と同様であり、その説明は省略する。
【００８６】
以上説明したように、本実施形態の遅延回路６０は、ＭＯＳトランジスタのみで構成できるので、遅延回路６０を別の集積回路に組み込むことが容易になる利点がある。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０、３０、６０ 遅延回路
１１ 遅延部
１２ 電圧制御部
１３、６１ 第１制御信号生成部
１４ 信号入力端子
１５ 信号出力端子
１６ 電源端子
１７ 第２制御信号入力端子
１８ 接地端子
１９ 第２制御信号生成部
Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１ｎ、Ｐ２１〜Ｐ２ｎ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１ｎ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５ 第１〜第５抵抗
ｎ１〜ｎ３ 第１〜第３ノード
【特許請求の範囲】
【請求項１】
第１チャネルの第１絶縁ゲート電界効果トランジスタと第２チャネルの第２絶縁ゲート電界効果トランジスタのゲート電極同士および第１電極同士が接続され、前記ゲート電極に入力される入力信号を反転した出力信号を出力する相補型電界効果トランジスタと、
第１電源電圧が印加される第１電源端子と前記第１絶縁ゲート電界効果トランジスタの第２電極との間に接続され、前記第１電源電圧をゲート電極に入力される第１制御信号に応じて定まる出力電圧に変換して出力する第１チャネルの第３絶縁ゲート電界効果トランジスタと、
前記第１電源電圧に応じて前記第１制御信号を生成し、前記第３絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する第１制御信号生成回路と、
を具備することを特徴とする遅延回路。
【請求項２】
前記第１電源電圧が低下または増加すると前記第１制御信号が低下または増加し、前記第３絶縁ゲート電界効果トランジスタの第１および第２電極間の電圧が低下または増加することにより、前記出力電圧を略一定に保つことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第１制御信号生成回路は、
第２電極が前記第１電源端子に接続され、ゲート電極に入力される第２制御信号に応じて導通が制御される第１チャネルの第４絶縁ゲート電界効果トランジスタと、
前記第４絶縁ゲート電界効果トランジスタの第１電極と第１ノードとの間に接続された第１抵抗と、
前記第１ノードと第２電源電圧が印加される第２電源端子との間に接続された第２抵抗と、
第２電極が前記第２電源端子に接続され、ゲート電極が前記第１ノードに接続された第２チャネルの第５絶縁ゲート電界効果トランジスタと、
前記第５絶縁ゲート電界効果トランジスタの第１電極と第２ノードとの間に接続された第３抵抗と、
前記第２ノードと前記第１電源端子との間に接続された第４抵抗と、
第２電極が前記第１電源端子に接続され、ゲート電極が前記第２ノードに接続された第１チャネルの第６絶縁ゲート電界効果トランジスタと、
第２電極が前記第６絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第３ノードに接続され、ゲート電極と前記第１電極が接続された第１チャネルの第７絶縁ゲート電界効果トランジスタと、
前記第３ノードと前記第２電源端子との間に接続された第５抵抗と、
を具備し、
前記第３ノードの電位を前記第１制御信号としたことを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記第１制御信号生成回路は、前記第４絶縁ゲート電界効果トランジスタが導通しているときに、前記第１電源電圧に応じた前記第１制御信号を生成し、前記第４絶縁ゲート電界効果トランジスタが非導通のときに、前記第１制御信号を前記第２電源電圧レベルとすることを特徴とする請求項２に記載の遅延回路。
【請求項５】
前記第２制御信号は、前記第１制御信号生成部を動作状態または非動作状態に設定するための信号であることを特徴とする請求項３に記載の遅延回路。
【請求項６】
前記相補型電界効果トランジスタが複数段従属接続され、各段に前記第３絶縁ゲート電界効果トランジスタが接続されていることを特徴とする請求項１に記載の遅延回路。
【請求項７】
前記第１制御信号生成回路は、
第２電極が前記第１電源端子に接続され、ゲート電極に入力される第２制御信号に応じて導通が制御される第１チャネルの第４絶縁ゲート電界効果トランジスタと、
第２電極が前記第４絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第１ノードに接続され、ゲート電極が第２電源電圧が印加される第２電源端子に接続された第１チャネルの第８絶縁ゲート電界効果トランジスタと、
第１電極が前記第１ノード接続され、第２電極が前記第２電源端子に接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第９絶縁ゲート電界効果トランジスタと、
第２電極が前記第２電源端子に接続され、ゲート電極が前記第１ノードに接続された第２チャネルの第５絶縁ゲート電界効果トランジスタと、
第２電極が前記第５絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第２ノードに接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第１０絶縁ゲート電界効果トランジスタと、
第１電極が前記第２ノードに接続され、第２電極が前記第１電源端子に接続され、ゲート電極が前記第２電源端子に接続された第１チャネルの第１１絶縁ゲート電界効果トランジスタと、
第２電極が前記第１電源端子に接続され、ゲート電極が前記第２ノードに接続された第１チャネルの第６絶縁ゲート電界効果トランジスタと、
第２電極が前記第６絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第３ノードに接続され、ゲート電極と前記第１電極が接続された第１チャネルの第７絶縁ゲート電界効果トランジスタと、
第１電極が前記第３ノードに接続され、第２電極が前記第２電源端子に接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第１２絶縁ゲート電界効果トランジスタと、
を具備し、
前記第３ノードの電位を前記第１制御信号としたことを特徴とする請求項１に記載の遅延回路。
【請求項１】
第１チャネルの第１絶縁ゲート電界効果トランジスタと第２チャネルの第２絶縁ゲート電界効果トランジスタのゲート電極同士および第１電極同士が接続され、前記ゲート電極に入力される入力信号を反転した出力信号を出力する相補型電界効果トランジスタと、
第１電源電圧が印加される第１電源端子と前記第１絶縁ゲート電界効果トランジスタの第２電極との間に接続され、前記第１電源電圧をゲート電極に入力される第１制御信号に応じて定まる出力電圧に変換して出力する第１チャネルの第３絶縁ゲート電界効果トランジスタと、
前記第１電源電圧に応じて前記第１制御信号を生成し、前記第３絶縁ゲート電界効果トランジスタの前記ゲート電極に出力する第１制御信号生成回路と、
を具備することを特徴とする遅延回路。
【請求項２】
前記第１電源電圧が低下または増加すると前記第１制御信号が低下または増加し、前記第３絶縁ゲート電界効果トランジスタの第１および第２電極間の電圧が低下または増加することにより、前記出力電圧を略一定に保つことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第１制御信号生成回路は、
第２電極が前記第１電源端子に接続され、ゲート電極に入力される第２制御信号に応じて導通が制御される第１チャネルの第４絶縁ゲート電界効果トランジスタと、
前記第４絶縁ゲート電界効果トランジスタの第１電極と第１ノードとの間に接続された第１抵抗と、
前記第１ノードと第２電源電圧が印加される第２電源端子との間に接続された第２抵抗と、
第２電極が前記第２電源端子に接続され、ゲート電極が前記第１ノードに接続された第２チャネルの第５絶縁ゲート電界効果トランジスタと、
前記第５絶縁ゲート電界効果トランジスタの第１電極と第２ノードとの間に接続された第３抵抗と、
前記第２ノードと前記第１電源端子との間に接続された第４抵抗と、
第２電極が前記第１電源端子に接続され、ゲート電極が前記第２ノードに接続された第１チャネルの第６絶縁ゲート電界効果トランジスタと、
第２電極が前記第６絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第３ノードに接続され、ゲート電極と前記第１電極が接続された第１チャネルの第７絶縁ゲート電界効果トランジスタと、
前記第３ノードと前記第２電源端子との間に接続された第５抵抗と、
を具備し、
前記第３ノードの電位を前記第１制御信号としたことを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記第１制御信号生成回路は、前記第４絶縁ゲート電界効果トランジスタが導通しているときに、前記第１電源電圧に応じた前記第１制御信号を生成し、前記第４絶縁ゲート電界効果トランジスタが非導通のときに、前記第１制御信号を前記第２電源電圧レベルとすることを特徴とする請求項２に記載の遅延回路。
【請求項５】
前記第２制御信号は、前記第１制御信号生成部を動作状態または非動作状態に設定するための信号であることを特徴とする請求項３に記載の遅延回路。
【請求項６】
前記相補型電界効果トランジスタが複数段従属接続され、各段に前記第３絶縁ゲート電界効果トランジスタが接続されていることを特徴とする請求項１に記載の遅延回路。
【請求項７】
前記第１制御信号生成回路は、
第２電極が前記第１電源端子に接続され、ゲート電極に入力される第２制御信号に応じて導通が制御される第１チャネルの第４絶縁ゲート電界効果トランジスタと、
第２電極が前記第４絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第１ノードに接続され、ゲート電極が第２電源電圧が印加される第２電源端子に接続された第１チャネルの第８絶縁ゲート電界効果トランジスタと、
第１電極が前記第１ノード接続され、第２電極が前記第２電源端子に接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第９絶縁ゲート電界効果トランジスタと、
第２電極が前記第２電源端子に接続され、ゲート電極が前記第１ノードに接続された第２チャネルの第５絶縁ゲート電界効果トランジスタと、
第２電極が前記第５絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第２ノードに接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第１０絶縁ゲート電界効果トランジスタと、
第１電極が前記第２ノードに接続され、第２電極が前記第１電源端子に接続され、ゲート電極が前記第２電源端子に接続された第１チャネルの第１１絶縁ゲート電界効果トランジスタと、
第２電極が前記第１電源端子に接続され、ゲート電極が前記第２ノードに接続された第１チャネルの第６絶縁ゲート電界効果トランジスタと、
第２電極が前記第６絶縁ゲート電界効果トランジスタの第１電極に接続され、第１電極が第３ノードに接続され、ゲート電極と前記第１電極が接続された第１チャネルの第７絶縁ゲート電界効果トランジスタと、
第１電極が前記第３ノードに接続され、第２電極が前記第２電源端子に接続され、ゲート電極が前記第１電源端子に接続された第２チャネルの第１２絶縁ゲート電界効果トランジスタと、
を具備し、
前記第３ノードの電位を前記第１制御信号としたことを特徴とする請求項１に記載の遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−６５９４２（Ｐ２０１３−６５９４２Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０２０３６（Ｐ２０１１−２０２０３６）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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