共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】入力信号の周波数に依存せずに入力信号に対して所定の位相差を有する出力信号を生成する。
【解決手段】ＶＤＤから定電流を供給する定電流回路２０１ａと、入力電流に対してｎ倍の出力電流を流すカレントミラー回路２０４ａ、２０５ａと、矩形波の入力信号１Ａａの論理レベルによって定電流回路に流れる電流をカレントミラー回路に流すか、出力端子1Ｂａに流すか切り替えるスイッチ回路２０２ａ、２０３ａとを備えた波形生成回路１０２ａにより、立ち上がり勾配１に対してｎ倍の立ち下がり勾配波形を有する三角波を生成する。これと反転信号１Ａｂを入力した波形生成回路１０２ｂにより生成した三角波の電圧をコンパレータ１０３で比較し出力信号を生成する。入力信号のデューティー比が５０％である場合には、１／（２＋２ｎ）周期遅延した出力信号が得られる。 （もっと読む）

【課題】発振周波数が数ＭＨｚ〜ＧＨｚの高周波用に適用可能であり、かつ消費電力が少ない、定電流回路を用いたパルス発生回路を提供すること。
【解決手段】パルス発生回路は、電源間に定電圧回路１を有し、電流制御素子７と波形発生部９とを直列に接続して、それらを定電圧回路１と並列に接続して構成されている。そして、波形発生部９は、平滑回路２と、水晶発振回路４と、水晶発振回路４からの出力を受けて最終出力波形のデューティ比を調整する出力デューティ調整回路５と、水晶発振回路４の発振波形と最終出力波形との位相差を調整する位相調整回路６と、を並列に接続して構成されている。使用する水晶振動子の周波数によっては、位相調整回路６の替わりに分周回路を並列に接続して構成されている。 （もっと読む）

【課題】本発明は、高い信号周波数においても、消費電力、回路規模、及びコストの観点から効率的に信号レベルとタイミングとを回復可能なジッタ低減回路を提供することを目的とする。
【解決手段】ジッタ低減回路は、第１の信号が伝搬する複数の区間からなる信号線と、信号線の複数の区間に対応して設けられ第２の信号を伝搬させる複数の遅延線を含み、複数の遅延線の各遅延線における第２の信号の遅延量は、複数の区間のうちの対応する１つの区間における第１の信号のレベルが第１のレベルの場合に第１の遅延量となり、当該１つの区間における第１の信号のレベルが第２のレベルの場合に第２の遅延量となるように複数の遅延線が構成されることを特徴とする。 （もっと読む）

【課題】遅延時間を所望の値に容易に設定することが可能な遅延回路を提供する。
【解決手段】遅延回路１００は、入力端子１に入力が接続された第１のインバータ３と、この第１のインバータ３の出力に一端が接続された抵抗４と、この抵抗４の他端と接地電位ＶＳＳとの間に接続された容量５と、抵抗４の他端に入力が接続され、出力端子２に出力が接続された第２のインバータ６と、を備える。第２のインバータ６は、切り替え可能な２つの異なる回路しきい値を有する。 （もっと読む）

【課題】遅延時間を精度よく調整することができる遅延回路を得る。
【解決手段】入力信号に所望の遅延を付加して出力する遅延回路であって、直列接続した複数の単位回路と、最も出力側の単位回路の出力信号と入力信号の何れか一方を選択する第１のセレクタとを有し、各単位回路は、自身よりも一段入力側の単位回路の出力信号と入力信号の何れか一方を選択する第２のセレクタと、第２のセレクタの出力信号を遅延させる遅延部と、遅延部による遅延時間を調整する遅延調整部とを有する。 （もっと読む）

【課題】所望の遅延量、所望の遅延分解能、及び所望の可変遅延範囲を生成する遅延回路を提供する。
【解決手段】入力信号を所望の時間遅延させた遅延信号を出力する遅延回路であって、入力信号に応じて発光し、遅延信号を出力する発光素子と、第１発光素子の発光閾電流より小さいバイアス電流を、第１発光素子に予め供給するバイアス電流源と、所望の遅延時間に基づいて、バイアス電流を制御するバイアス電流制御部と、入力信号に応じて、発光素子を発光させるための変調電流を発光素子に供給する変調電流源と、遅延回路における遅延分解能に基づいて、変調電流を制御する変調電流制御部とを備える。変調電流制御部は、遅延回路における可変遅延範囲に更に基づいて、変調電流を制御する。 （もっと読む）

【課題】不必要なスイッチ素子の寄生容量を付加することなく容量値の変更を実現することで、広い可変範囲を持ちながら最小遅延が大きくならない遅延回路の提供。
【解決手段】この発明は、差動対となるＮ型のＭＯＳトランジスタＭＮ１，ＭＮ２と、電流源１と、遅延量を設定するための一対の遅延量設定部２、３とを備えている。遅延量設定部２は、キャパシタＣ０，Ｃ１，Ｃ２からなるキャパシタ群２１と、このキャパシタ群２１との間で電荷の充放電を行う抵抗として機能する２つのＰ型のトランジスタＭＰ０，ＭＰ１と、スイッチＳＷ０〜ＳＷ２と、スイッチＳＳＷ３，ＳＷ４とを備えている。スイッチＳＷ０〜ＳＷ２は、ＭＯＳトランジスタＭＰ０，ＭＰ１のうちの１つを選択的に有効化させる。スイッチＳＷ３、ＳＷ４は、キャパシタＣ０に対して、キャパシタＣ１，Ｃ２を選択的に接続可能とするものである。 （もっと読む）

【課題】過渡回復を出来る限り速く行う。
【解決手段】遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。遅延ロックループは位相検出器構造（２）を含み、位相検出器構造は入力側において遅延鎖（１）の出力部（１０）と遅延鎖（１）の遅延セル（３０，５０，７０，９０）のうちの１つの出力部とに結合される第２位相検出器セル（３１，５１，７１，９１）と、遅延鎖（１）の出力部（１０）と遅延鎖（１）の入力部（９）とに結合された位相検出器とを備える。位相検出器構造（２）、位相検出器（３）は制御ユニット（４）に接続される。制御ユニット（４）は遅延セル（３０，５０，７０，９０）のうちの個数Ｚを、遅延を行うように起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定する。 （もっと読む）

【課題】駆動電源電圧を低下させながら、セルコア部のアクセスを高速化させることで、低電圧化された電源電圧に対して、セルコア部と周辺回路との総合的なアクセス速度の低下を抑止した半導体記憶装置の提供。
【解決手段】セルコア部２０、周辺回路１０を、電源電圧ＶＤＤで駆動し、セルコア部２０のワード線等の制御信号に供給される昇圧電圧ＶBOOSTは、電源電圧ＶＤＤに依存しない定電圧が供給され、周辺回路１０からセルコア部２０への制御信号の遷移タイミング、及び／又は、前記制御信号のパルス幅を規定する信号を生成する回路が、信号の遅延を、供給される電源電圧の低下に対して遅延時間が短縮するという特性を有する遅延回路１１を用いて行う。 （もっと読む）

【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に第１遅延回路の出力信号及び第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。第１遅延回路の遅延時間は外部から入力される第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間は外部から入力される第２デジタル信号により制御される可変の遅延時間である。 （もっと読む）

【課題】温度の変化や経年に伴う劣化が生じた場合であっても、駆動パルスのパルス幅と同じパルス幅の駆動回路出力を出力できる発光素子駆動回路、及びその発光素子駆動回路を備えた大型映像表示装置を提供する。
【解決手段】ＬＥＤ３の発光・消光を指示するＭＰＵ駆動パルス１１と、駆動回路出力１２が駆動パルス補正回路８に入力される。駆動パルス補正回路８は、ＭＰＵ駆動パルス１１のパルス幅と駆動回路出力１２のパルス幅とが等しくなるように、ＭＰＵ駆動パルス１１を補正した補正駆動パルス１を出力する。駆動回路２は、補正駆動パルス１に基づいて駆動回路出力１２を出力する。そのため、駆動回路２に劣化が生じて駆動回路出力１２のパルス幅に変化が生じた場合であっても、その変化に応じてＭＰＵ駆動パルス１１のパルス幅を補正し、ＭＰＵ駆動パルス１１と同じパルス幅の駆動回路出力１２を出力することができる。 （もっと読む）

【課題】 本発明の課題は、電流源の設定電流が小さい場合でも高精度な遅延時間を得ることができる遅延回路及び発振回路を提供することである。
【解決手段】 電流値が設定可能な電流源（Ｉ１）と、電流源によって充電されるコンデンサ（Ｃ１）と、コンデンサに蓄積されたの電荷を放電するスイッチング素子（Ｍ１〜Ｍ１０）と、コンデンサの充電電圧と基準電圧とを比較するコンパレータ（ＣＭＰ１）とを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくしている。 （もっと読む）

【課題】二端子間に接続されて用いられる容量装置及び半導体装置並びにそれを用いたマルチバイブレータに関し、寄生容量の影響を低減できる容量装置及び半導体装置並びにそれを用いたマルチバイブレータを提供することを目的とする。
【解決手段】 本発明は、二端子（ａ、ｂ）間に接続される容量装置（Ｃ100、Ｃ200）において、複数の容量素子（Ｃ10、Ｃ20）を、二端子（ａ、ｂ）の両方の端子から見た素子容量（Ｃ11、Ｃ21）及び寄生容量（Ｃ12、Ｃ22）の配置が対称となるように接続したことを特徴とする。 （もっと読む）

【課題】 製造プロセスのばらつきによるシステムＬＳＩの製品不良を回避する。
【解決手段】 ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。製品試験時に、セレクタ４３を介して遅延調整端子５１から遅延制御信号ＤＣＮを与えて特定ブロック２０の動作試験を行い、正常動作が得られる遅延制御信号ＤＣＮの値を調べる。製品試験で得られた適正な遅延制御信号の値を、ヒューズ回路またはＰＲＯＭで構成される遅延設定回路４０に記憶させる。通常動作時には、遅延設定回路４０の記憶内容をセレクタ４３を介してクロック遅延回路３０に与える。 （もっと読む）

複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）