比較器
【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に第1遅延回路の出力信号及び第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備える。第1遅延回路の遅延時間は外部から入力される第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延回路の遅延時間は外部から入力される第2デジタル信号により制御される可変の遅延時間である。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に第1遅延回路の出力信号及び第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備える。第1遅延回路の遅延時間は外部から入力される第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延回路の遅延時間は外部から入力される第2デジタル信号により制御される可変の遅延時間である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に係り、特に、比較器に関する。
【背景技術】
【0002】
フリップフロップが高速で動作するためには、セットアップ時間及びホールド時間の合計を意味するセットアップ/ホールドウィンドウの幅が狭いことが望ましい。フリップフロップが確実な有効データをクロック信号に同期してラッチするためにはデータがクロック信号のエッジよりも先に準備されなければならず、セットアップ時間はデータをクロック信号のエッジより先行させるべき時間である。一方、データがラッチ回路の内部に完全にラッチさせるためにデータをクロック信号のエッジの後にも一定時間保持しなければならず、ホールド時間はこの一定時間である。
【0003】
従来のフリップフロップの種類としては、図1に示されたように、伝送ゲートを用いたフリップフロップ、図2に示されたように、NANDゲートを用いたフリップフロップ、及び図3に示されたように、感知増幅器を用いたフリップフロップなどがある。
【0004】
ところで、図1に示されたフリップフロップでは、伝送ゲートT1のPMOSトランジスター及び伝送ゲートT2のNMOSトランジスターに印加されるクロック信号CLKと伝送ゲートT1のNMOSトランジスター及び伝送ゲートT2のPMOSトランジスターに印加される反転クロック信号CLKBとの間にインバータI1の遅延時間分の差が存在する。一方、データDが論理"ハイ"であるときには伝送ゲートT1のPMOSトランジスターがデータを伝送する役割をし、データDが論理"ロー"であるときには伝送ゲートT1のNMOSトランジスターがデータを伝送する役割をする。このため、図1に示されたフリップフロップでは、データDが論理"ハイ"に遷移するときに必要なセットアップ時間が、データDが論理"ロー"に遷移するときに必要なセットアップ時間よりもインバータI1の遅延時間だけ長くなるという短所がある。
【0005】
このような短所を解決するために、位相分割器を使ってクロック信号CLKをインバータI1の遅延時間だけ遅延させて伝送ゲートT1のPMOSトランジスター及び伝送ゲートT2のNMOSトランジスターに印加する方法がある。しかし、この場合にも、工程、電源電圧及び温度などの変化により反転クロック信号CLKBとインバータI1の遅延時間だけ遅延されたクロック信号との位相を正確に合わせることは極めて難しく、しかも、フリップフロップの面積が極めて大きくなるという短所がある。また、データDの経路及びクロック信号CLKの経路が異なるため、電源電圧の変化に従ってセットアップ時間が変化し、その結果、必要なセットアップ/ホールドウィンドウの幅が広くなるという短所がある。
【0006】
図2に示されたフリップフロップでは、データDが論理"ロー"から論理"ハイ"へと遷移するときのセットアップ時間は、NANDゲートND3、ND4により定まるため、ほぼ0に近い値を有する。これに対し、データDが論理"ハイ"から論理"ロー"へと遷移するときのセットアップ時間はNANDゲートND1、ND2により定まる。ところで、NANDゲートND1の入力AはデータDからNANDゲートND4の遅延時間後にセットアップされるため、データDが論理"ハイ"から論理"ロー"へと遷移するときに必要なセットアップ時間は、データDが論理"ロー"から論理"ハイ"へと遷移するに必要なセットアップ時間よりもNANDゲートND4の遅延時間だけ長くなる。このため、必要なセットアップ/ホールドウィンドウの幅が広くなるという短所がある。
【0007】
図3に示されたフリップフロップでは、クロック信号CLKが論理"ハイ"へと立ち上がるとき、SB及びRBは論理"ハイ"から論理"ロー"へと立ち下がり出す。この立ち下がり速度はデータD及び反転データDBのコモンモード電圧により定まる。このため、データDが論理"ハイ"であるときのSBまたはRBがプルダウンされる傾斜が、データDが論理"ロー"であるときのSBまたはRBがプルダウンされる傾斜とは異なってくる。これにより、感知増幅器SAのホールド時間が、Dが論理"ロー"である場合と論理"ハイ"である場合とで異なってくる。
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明が解決しようとする技術的課題は、例えばDTC(digital-to-time conversion;デジタル−時間変換器)を利用したフリップフロップ回路を使って、小面積で、計算速度が速い比較器を提供することにある。
【課題を解決するための手段】
【0009】
前記技術的課題を達成するために、本発明の一態様によれば、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に前記第1遅延回路の出力信号及び前記第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備え、前記第1遅延回路の遅延時間が第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延回路の遅延時間が第2デジタル信号により制御される可変の遅延時間であることを特徴とする比較器が提供される。
【0010】
前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続される。前記第1及び第2遅延端は、例えばN(Nは自然数)ビットDTCで構成される。
【0011】
前記技術的課題を達成するために、本発明の他の態様によれば、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に前記第1遅延回路の出力信号及び前記第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備え、前記第1遅延回路の遅延時間が第1アナログ電圧により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が第2アナログ電圧により制御される可変の遅延時間であることを特徴とする比較器が提供される。
【0012】
前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続される。前記第1及び第2遅延回路は、例えばVCLDまたはVTCで構成される。
【発明の効果】
【0013】
本発明の比較器は、集積回路として構成するとき、面積が小さく、しかも計算速度が極めて速いという長所がある。
【発明を実施するための最良の形態】
【0014】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【0015】
以下、添付した図面に参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に示された同一の参照符号は同一の構成要素を表わす。
【0016】
図4は、本発明の第1実施例によるフリップフロップ回路の回路図であり、図5は、図4に示されたフリップフロップ回路の動作タイミング図である。
【0017】
図4に示すように、本発明の第1実施例によるフリップフロップ回路は、遅延時間がデータDにより制御されるNANDゲート411及び遅延時間が反転データDBにより制御されるNANDゲート412を含む第1ラッチ回路41、及びNANDゲート431、432を含む第2ラッチ回路43を備える。
【0018】
NANDゲート411、412各々の第1入力端にはクロック信号CLKが共通して入力される。NANDゲート411の出力端はNANDゲート412の第2入力端に接続され、NANDゲート412の出力端はNANDゲート411の第2入力端に接続される。特に、NANDゲート411の遅延時間はデータDにより制御されて変化し、NANDゲート412の遅延時間は反転データDBにより制御されて変化する。
【0019】
詳述すれば、図5のタイミング図に示すように、第1ラッチ回路41のNANDゲート411、412はデータD、DBにより制御され、遅延時間、特にプルダウン遅延時間が2種の値を有する。すなわち、NANDゲート411の場合、データDが論理"ハイ"であるときのプルダウン遅延時間はT0-△Tとなり、データDが論理"ロー"であるときのプルダウン遅延時間はT0となる。一方、NANDゲート412の場合、反転データDBが論理"ハイ"であるときのプルダウン遅延時間がT0-△Tとなり、反転データDBが論理"ロー"であるときのプルダウン遅延時間はT0となる。
【0020】
このため、図5のタイミング図に示すように、データDが論理"ハイ"であるときにはNANDゲート411の出力信号SBがNANDゲート412の出力信号RBよりも速く論理"ロー"に立ち下がる。これにより、SBがRBを再び論理"ハイ"にプルアップさせることにより、SBは最終的に論理"ロー"となり、RBは最終的に論理"ハイ"となる。同様に、Dが論理"ロー"であるときにRBは論理"ロー"となり、SBは論理"ハイ"に戻る。
【0021】
前記のような動作を通じてDがCLKのエッジでトリガーされて第2ラッチ回路43のNANDゲート431の出力Qにラッチされる。一方、CLKが論理"ハイ"である間にDの値が変わっても、これはCLKの立ち上がりエッジからSBまたはRBまでの遅延時間だけを変えるため、CLKの立ち上がりエッジが入力されない限り、SB及びRBの論理値には影響しない。
【0022】
図6ないし図12は、それぞれ図4に示されたフリップフロップ回路の第1ラッチ回路41の具体例を示す詳細回路図である。
【0023】
図6において、第1ラッチ回路41aのNANDゲート411aは、CLK及びRBを入力とする通常のスタティックCMOS NANDゲートを構成するPMOSトランジスターP0、P1とNMOSトランジスターN0、N1、及びNMOSトランジスターN1のドレインとソースとの間に直列接続されたNMOSトランジスターNA、NBを備える。NMOSトランジスターNAのゲートにはRBが入力され、NMOSトランジスターNBのゲートにはDが入力される。
【0024】
Dが論理"ハイ"であるときにはNMOSトランジスターN1の有効幅が直列接続されたNMOSトランジスターNA、NBの幅だけ大きくなる。すなわち、NMOSトランジスターN1の有効幅W1_effectiveは下記式(1)で定義できる。
【0025】
W1_effective=W1+D*(WA*WB)/(WA+WB)
・・・(1)
ここで、W1はNMOSトランジスターN1の幅であり、WAはNMOSトランジスターNAの幅であり、WBはNMOSトランジスターNBの幅である。
【0026】
換言すれば、DはNMOSトランジスターN1の有効幅を変え、これにより、Dの制御によりNANDゲート411aの出力信号SBのプルダウン強度が可変的となり、その結果、NANDゲート411aの遅延時間が可変的となる。
【0027】
さらに、第1ラッチ回路41aのNANDゲート412aはCLK及びSBを入力とする通常のスタティックCMOS NANDゲートを構成するPMOSトランジスターP2、P3とNMOSトランジスターN2、N3、及びNMOSトランジスターN3のドレインとソースとの間に直列接続されたNMOSトランジスターNC、NDを備える。NMOSトランジスターNCのゲートにはSBが入力され、NMOSトランジスターNDのゲートにはDBが入力される。
【0028】
NANDゲート412aの動作はNANDゲート411aのそれと同一であるため、ここではその詳細な説明を省く。DBはNMOSトランジスターN3の有効幅を変え、これによりDBの制御によりNANDゲート412aの出力信号RBのプルダウン強度が可変的となり、その結果、NANDゲート412aの遅延時間が可変的となる。
【0029】
図7に示す第1ラッチ回路41bは、図6に示された第1ラッチ回路41aと比較して、N0の位置及びN1の位置が変更され、N2の位置及びN3の位置が変更された点だけが異なる。
【0030】
図8に示す第1ラッチ回路41cは、図7に示された第1ラッチ回路41bと比較して、NMOSトランジスターNA、NBがNMOSトランジスターN0のドレインとソースとの間に直列接続され、NMOSトランジスターNC、NDがNMOSトランジスターN2のドレインとソースとの間に直列接続された点だけが違う。
【0031】
図9に示す第1ラッチ回路41dは、図8に示された第1ラッチ回路41cと比較して、N0の位置及びN1の位置が入れ替わり、N2の位置及びN3の位置が入れ替わった点だけが違う。
【0032】
図10に示す第1ラッチ回路41eは、図8に示された第1ラッチ回路41cと比較して、NA及びNBが互いに並列接続され、N0に直列接続され、またNC及びNDが互いに並列接続され、N2に直列接続される点だけが違う。
【0033】
図8ないし図10に示された第1ラッチ回路のNANDゲート411c、411d、411eにおいて、NMOSトランジスターN0の有効幅W0_effectiveは下記式(2)で定義できる。
【0034】
W0_effective=W0+D*[W0*(WA*WB)]/(W0+WA+WB)+DB*(W0+WB)/(W0+WB) ・・・(2)
ここで、W0はNMOSトランジスターN0の幅である。
【0035】
したがって、図8ないし図10に示された第1ラッチ回路では、データDはNMOSトランジスターN0の有効幅を変え、これにより、Dの制御によりNANDゲート411c、411d、411eの出力信号SBのプルダウン強度が可変的となり、その結果、NANDゲート411c、411d、411eの遅延時間が可変的となる。
【0036】
同様に、反転データDBがNMOSトランジスターN2の有効幅を変え、これにより、DBの制御によりNANDゲート412c、412d、412eの出力信号RBのプルダウン強度が可変的となり、その結果、NANDゲート412c、412d、412eの遅延時間が可変的となる。
【0037】
図11に示す第1ラッチ回路41fは、図6に示された第1ラッチ回路41aと比較して、NANDゲート411fの出力端SBと接地電圧VSSとの間にNMOSトランジスターNA及びキャパシターC1が直列接続され、NANDゲート412fの出力端RBと接地電圧VSSとの間にNMOSトランジスターNB及びキャパシターC2が直列接続される点だけが違う。NMOSトランジスターNAのゲートにはDが入力され、NMOSトランジスターNBのゲートにはDBが入力される。
【0038】
したがって、図11に示された第1ラッチ回路41fでは、キャパシターC1によりSBのキャパシタンスがDに対して可変的となり、キャパシターC2によりRBのキャパシタンスがDBに対して可変的となる。
【0039】
図12に示す第1ラッチ回路41gは、図6に示された第1ラッチ回路41aと比較して、NANDゲート411gの出力端SBにソース及びドレインが共通して接続され、ゲートにDが入力されるNMOSトランジスターNA及びNANDゲート412gの出力端RBにソース及びドレインが共通して接続され、ゲートにDBが印加されるNMOSトランジスターNBを備える点が違う。ここで、NMOSトランジスターNA及びNMOSトランジスターNBは電圧従属MOSキャパシターの機能をする。
【0040】
したがって、図12に示された第1ラッチ回路41gでは電圧従属キャパシターNAによりSBのキャパシタンスがDに対して可変的となり、電圧従属キャパシターNBによりRBのキャパシタンスがDBに対して可変的となる。
【0041】
したがって、図11及び図12に示された第1ラッチ回路では、Dの制御によりNANDゲート411f、411gのSBのプルダウン強度が可変的となり、その結果、NANDゲート411f、411gの遅延時間が可変的となる。同様に、DBの制御によりNANDゲート412f、412gのRBのプルダウン強度が可変的となり、結局としてNANDゲート412f、412gの遅延時間が可変的となる。
【0042】
以上述べたように、図4に示された本発明の第1実施例によるフリップフロップ回路では、データD、DBがまず時間に変換され、変換された時間が第1ラッチ回路を構成する2つのNANDゲート間の遅延差となり、この遅延差がさらに出力SB、RBに変換されることにより、ラッチ動作が行われる。
【0043】
一方、図4に示された本発明の第1実施例によるフリップフロップ回路では、反転データDBの代わりに所定の基準信号Vrefが使用もでき、またNMOSトランジスターNDの大きさをNMOSトランジスターNAよりも小さくする場合には反転データDBの代わりに電源電圧VDDが使用もできる。この場合には、データDが論理"ハイ"であるとき及び論理"ロー"であるときの出力SB、RBのプルダウン速度に僅かな差ができる場合があるが、△Tを十分に小さくする場合にこのプルダウン速度差を低減できるので、データDの変化に対するセットアップ時間の差は極めて小さい。
【0044】
また、本発明の第1実施例によるフリップフロップ回路では、クロック信号CLK及びデータDがトランジスターのゲートだけに入力されるので、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。その結果、全体としてセットアップ/ホールドウィンドウの幅が極めて狭いという長所がある。
【0045】
図13は、本発明の第2実施例によるフリップフロップ回路の回路図である。
【0046】
図13に示すように、本発明の第2実施例によるフリップフロップ回路は、遅延時間がデータDにより制御されるNORゲート1311及び遅延時間が反転データDBにより制御されるNORゲート1312を含む第1ラッチ回路131、及びNORゲート1331、1332を含む第2ラッチ回路133を備える。
【0047】
NORゲート1311、1312各々の第1入力端にはクロック信号CLKが共通して入力され、NORゲート1311の出力端はNORゲート1312の第2入力端に接続され、NORゲート1312の出力端はNORゲート1311の第2入力端に接続される。特に、NORゲート1311の遅延時間はデータDにより制御されて可変的となり、NORゲート1312の遅延時間は反転データDBにより制御されて可変的となる。
【0048】
一方、第1ラッチ回路131は、図6ないし図12に示された各回路において、PMOSトランジスターとNMOSトランジスターとを入れ替えることにより構成することができる。また、本発明の第2実施例によるフリップフロップ回路の動作は図4に示された本発明の第1実施例によるフリップフロップ回路のそれと類似しているため、ここではその詳細な説明は省く。
【0049】
図14は、本発明の第3実施例によるフリップフロップ回路の回路図であり、図15は、図14に示されたフリップフロップ回路の動作タイミング図である。
【0050】
図14を参照すれば、本発明の第3実施例によるフリップフロップ回路は、NANDゲート1411、1412と遅延時間がデータDにより制御される遅延回路1413と遅延時間が反転データDBにより制御される遅延回路1414とを含む第1ラッチ回路141、及びNANDゲート1431、1432を含む第2ラッチ回路143を備える。
【0051】
遅延端1413、1414は1ビットDTCで構成することができ、遅延回路1413、1414各々の入力端にはクロック信号CLKが共通して入力される。特に、遅延回路1413の遅延時間はデータDにより制御されて可変的となり、遅延回路1414の遅延時間は反転データDBにより制御されて可変的となる。
【0052】
遅延回路1413の出力端はNANDゲート1411の第1入力端に接続され、遅延回路1414の出力端はNANDゲート1412の第1入力端に接続される。また、NANDゲート1411の出力端はNANDゲート1412の第2入力端に接続され、NANDゲート1412の出力端はNANDゲート1411の第2入力端に接続される。
【0053】
すなわち、図14に示された第3実施例によるフリップフロップ回路では、図15に示されたタイミング図でのように、遅延回路1413、1414の出力信号CLK1、CLK2がデータD及び反転データDBにより制御されて2種の値の遅延時間を有する。
【0054】
また、本発明の第3実施例によるフリップフロップ回路では、本発明の第3実施例によるフリップフロップ回路でのように、クロック信号CLK及びデータDがトランジスターのゲートだけに入力されるため、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。したがって、全体としてセットアップ/ホールドウィンドウの幅が極めて狭いという長所がある。
【0055】
図16ないし図18は、それぞれ図14に示されたフリップフロップ回路の遅延回路1413の具体例であって、1ビットDTCで構成された場合を示す詳細回路図である。
【0056】
図16に示す遅延回路1413aは、制御端CONの信号により制御され、かつクロック信号CLKを反転させるインバータ161、インバータ161の出力信号を反転させて信号CLK1を出力するインバータ163、制御端CONと接地電圧VSSとの間に接続され、ゲートにデータDが印加されるNMOSトランジスター165、及び制御端CONと接地電圧VSSとの間に接続され、ゲートに電源電圧VDDが印加されるNMOSトランジスター167を備える。
【0057】
図17に示す遅延回路1413bは、クロック信号CLKを反転させるインバータ171、インバータ171の出力信号を反転させて信号CLK1を出力するインバータ173、インバータ171の出力端にドレインが接続され、ゲートにデータDが印加されるNMOSトランジスター175、及びNMOSトランジスター175のソースと接地電圧VSSとの間に接続されるキャパシターCを備える。
【0058】
図18に示す遅延回路1413cは、クロック信号CLKを反転させるインバータ181、インバータ181の出力信号を反転させて信号CLK1を出力するインバータ183、及びインバータ181の出力端にゲートが接続され、ドレイン及びソースにデータDが共通して印加されるNMOSトランジスター185を備える。ここで、NMOSトランジスター185はMOSキャパシターとして機能をする。
【0059】
図19に示す遅延回路1413dは、データDに応答してクロック信号CLKを伝達して信号CLK1を出力するNMOSトランジスター191及びNMOSトランジスター191と並列接続され、ゲートに電源電圧VDDが印加されるNMOSトランジスター193を備える。ここで、NMOSトランジスター191は可変抵抗の役割をする。
【0060】
図20は、本発明の第1実施例による比較器の回路図である。
【0061】
図20を参照すれば、本発明の第1実施例による比較器は、NANDゲート2011、2012、遅延時間が第1デジタル信号Xにより制御されて可変的となる遅延回路2013、及び遅延時間が第2デジタル信号Yにより制御されて可変的となる遅延回路2014を含む第1ラッチ回路201を備える。また、この比較器は、NANDゲート2031、2032を含む第2ラッチ回路203を備える。
【0062】
図20に示された比較器は、図14に示されたフリップフロップと比較して、遅延回路2013、2014がN(Nは自然数)ビットDTCで構成され、遅延回路2013の遅延時間がNビット第1デジタル信号Xにより制御されて可変的となり、遅延回路2014の遅延時間がNビット第2デジタル信号Yにより制御されて可変的となるという点が違う。したがって、図20に示された比較器は、二つのNビットデジタル信号X、Yの大きさを比較するデジタル大きさ比較器となる。
【0063】
図21は、図20に示された比較器の遅延回路2013の具体例であって、NビットDTCで構成された場合を示す回路図である。ここでは、Nが4である場合が示されている。
【0064】
図21に示す遅延回路2013は、クロック信号CLKを反転させるインバータ211、インバータ211の出力信号を反転させて信号CLKXを出力するインバータ213、インバータ211とインバータ213との間に接続され、4ビットデジタル信号X0、X1、X2、X3の対応するビットに応答してターンオンまたはターンオフされる4つのスイッチ214ないし217、及び対応するスイッチと接地電圧VSSとの間に接続される4つのキャパシター1C、2C、4C、8Cを備える。
【0065】
図21に示されたNビットDTCは一例に過ぎず、各種の形態でNビットDTCを構成可能であることは当業者にとって自明である。
【0066】
図22は、本発明の第2実施例による比較器の回路図である。
【0067】
図22に示すように、本発明の第2実施例による比較器は、NANDゲート2211、2212、遅延時間が第1アナログ電圧V1により制御されて可変的となる遅延回路2213、及び遅延時間が第2アナログ電圧V2により制御されて可変的となる遅延回路2214を含む第1ラッチ回路221を備える。また、本発明の第2実施例による比較器は、NANDゲート2231、2232を含む第2ラッチ回路223を備える。
【0068】
図22に示された比較器は、図20に示された比較器と比較して、遅延回路2213、2214がVCDL(voltage controlled delay line;電圧制御遅延ライン)またはVTC(voltage-to-time conversion;電圧−時間変換器)で構成され、遅延回路2213の遅延時間が第1アナログ電圧V1により制御されて可変的となり、遅延回路2214の遅延時間が第2アナログ電圧V2により制御されて可変的となるという点が違う。したがって、図22に示された比較器は二つのアナログ電圧V1、V2の大きさを比較するアナログ電圧比較器となる。VCDL及びVTCは各種の形態で構成することができ、これらは当業者に広く知られているため、ここでは、その詳細な構成についての説明は省く。
【0069】
以上述べたように、本発明の第1及び第2実施例による比較器は、回路が簡単であるので、集積回路として構成するとき、従来の技術に比べて面積が小さく、しかも、計算速度が極めて速いという長所がある。
【0070】
以上では、図面及び明細書で最適の実施例が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施例が可能であることは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【0071】
【図1】伝送ゲートを用いた従来のフリップフロップ回路の回路図である。
【図2】NANDゲートを用いた従来のフリップフロップ回路の回路図である。
【図3】感知増幅器を用いた従来のフリップフロップ回路の回路図である。
【図4】本発明の第1実施例によるDTCに基づくフリップフロップ回路の回路図である。
【図5】図4に示されたフリップフロップ回路の動作タイミング図である。
【図6】、
【図7】、
【図8】、
【図9】、
【図10】、
【図11】、
【図12】図4に示されたフリップフロップ回路の第1ラッチ回路の具体例を示す詳細回路図である。
【図13】本発明の第2実施例によるフリップフロップ回路の回路図である。
【図14】本発明の第3実施例によるフリップフロップ回路の回路図である。
【図15】図14に示されたフリップフロップ回路の動作タイミング図である。
【図16】、
【図17】、
【図18】、
【図19】図14に示されたフリップフロップ回路の遅延回路の具体例を示す詳細回路図である。
【図20】本発明の一実施例による比較器の回路図である。
【図21】図20に示された比較器の遅延回路の具体例を示す詳細回路図である。
【図22】本発明の他の実施例による比較器の回路図である。
【技術分野】
【0001】
本発明は、半導体集積回路に係り、特に、比較器に関する。
【背景技術】
【0002】
フリップフロップが高速で動作するためには、セットアップ時間及びホールド時間の合計を意味するセットアップ/ホールドウィンドウの幅が狭いことが望ましい。フリップフロップが確実な有効データをクロック信号に同期してラッチするためにはデータがクロック信号のエッジよりも先に準備されなければならず、セットアップ時間はデータをクロック信号のエッジより先行させるべき時間である。一方、データがラッチ回路の内部に完全にラッチさせるためにデータをクロック信号のエッジの後にも一定時間保持しなければならず、ホールド時間はこの一定時間である。
【0003】
従来のフリップフロップの種類としては、図1に示されたように、伝送ゲートを用いたフリップフロップ、図2に示されたように、NANDゲートを用いたフリップフロップ、及び図3に示されたように、感知増幅器を用いたフリップフロップなどがある。
【0004】
ところで、図1に示されたフリップフロップでは、伝送ゲートT1のPMOSトランジスター及び伝送ゲートT2のNMOSトランジスターに印加されるクロック信号CLKと伝送ゲートT1のNMOSトランジスター及び伝送ゲートT2のPMOSトランジスターに印加される反転クロック信号CLKBとの間にインバータI1の遅延時間分の差が存在する。一方、データDが論理"ハイ"であるときには伝送ゲートT1のPMOSトランジスターがデータを伝送する役割をし、データDが論理"ロー"であるときには伝送ゲートT1のNMOSトランジスターがデータを伝送する役割をする。このため、図1に示されたフリップフロップでは、データDが論理"ハイ"に遷移するときに必要なセットアップ時間が、データDが論理"ロー"に遷移するときに必要なセットアップ時間よりもインバータI1の遅延時間だけ長くなるという短所がある。
【0005】
このような短所を解決するために、位相分割器を使ってクロック信号CLKをインバータI1の遅延時間だけ遅延させて伝送ゲートT1のPMOSトランジスター及び伝送ゲートT2のNMOSトランジスターに印加する方法がある。しかし、この場合にも、工程、電源電圧及び温度などの変化により反転クロック信号CLKBとインバータI1の遅延時間だけ遅延されたクロック信号との位相を正確に合わせることは極めて難しく、しかも、フリップフロップの面積が極めて大きくなるという短所がある。また、データDの経路及びクロック信号CLKの経路が異なるため、電源電圧の変化に従ってセットアップ時間が変化し、その結果、必要なセットアップ/ホールドウィンドウの幅が広くなるという短所がある。
【0006】
図2に示されたフリップフロップでは、データDが論理"ロー"から論理"ハイ"へと遷移するときのセットアップ時間は、NANDゲートND3、ND4により定まるため、ほぼ0に近い値を有する。これに対し、データDが論理"ハイ"から論理"ロー"へと遷移するときのセットアップ時間はNANDゲートND1、ND2により定まる。ところで、NANDゲートND1の入力AはデータDからNANDゲートND4の遅延時間後にセットアップされるため、データDが論理"ハイ"から論理"ロー"へと遷移するときに必要なセットアップ時間は、データDが論理"ロー"から論理"ハイ"へと遷移するに必要なセットアップ時間よりもNANDゲートND4の遅延時間だけ長くなる。このため、必要なセットアップ/ホールドウィンドウの幅が広くなるという短所がある。
【0007】
図3に示されたフリップフロップでは、クロック信号CLKが論理"ハイ"へと立ち上がるとき、SB及びRBは論理"ハイ"から論理"ロー"へと立ち下がり出す。この立ち下がり速度はデータD及び反転データDBのコモンモード電圧により定まる。このため、データDが論理"ハイ"であるときのSBまたはRBがプルダウンされる傾斜が、データDが論理"ロー"であるときのSBまたはRBがプルダウンされる傾斜とは異なってくる。これにより、感知増幅器SAのホールド時間が、Dが論理"ロー"である場合と論理"ハイ"である場合とで異なってくる。
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明が解決しようとする技術的課題は、例えばDTC(digital-to-time conversion;デジタル−時間変換器)を利用したフリップフロップ回路を使って、小面積で、計算速度が速い比較器を提供することにある。
【課題を解決するための手段】
【0009】
前記技術的課題を達成するために、本発明の一態様によれば、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に前記第1遅延回路の出力信号及び前記第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備え、前記第1遅延回路の遅延時間が第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延回路の遅延時間が第2デジタル信号により制御される可変の遅延時間であることを特徴とする比較器が提供される。
【0010】
前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続される。前記第1及び第2遅延端は、例えばN(Nは自然数)ビットDTCで構成される。
【0011】
前記技術的課題を達成するために、本発明の他の態様によれば、各々の入力端にクロック信号が共通して入力される第1及び第2遅延回路と各々の第1入力端に前記第1遅延回路の出力信号及び前記第2遅延端の出力信号が各々入力される第1及び第2論理ゲートを含む第1ラッチ回路、及び前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路を備え、前記第1遅延回路の遅延時間が第1アナログ電圧により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が第2アナログ電圧により制御される可変の遅延時間であることを特徴とする比較器が提供される。
【0012】
前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続される。前記第1及び第2遅延回路は、例えばVCLDまたはVTCで構成される。
【発明の効果】
【0013】
本発明の比較器は、集積回路として構成するとき、面積が小さく、しかも計算速度が極めて速いという長所がある。
【発明を実施するための最良の形態】
【0014】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【0015】
以下、添付した図面に参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に示された同一の参照符号は同一の構成要素を表わす。
【0016】
図4は、本発明の第1実施例によるフリップフロップ回路の回路図であり、図5は、図4に示されたフリップフロップ回路の動作タイミング図である。
【0017】
図4に示すように、本発明の第1実施例によるフリップフロップ回路は、遅延時間がデータDにより制御されるNANDゲート411及び遅延時間が反転データDBにより制御されるNANDゲート412を含む第1ラッチ回路41、及びNANDゲート431、432を含む第2ラッチ回路43を備える。
【0018】
NANDゲート411、412各々の第1入力端にはクロック信号CLKが共通して入力される。NANDゲート411の出力端はNANDゲート412の第2入力端に接続され、NANDゲート412の出力端はNANDゲート411の第2入力端に接続される。特に、NANDゲート411の遅延時間はデータDにより制御されて変化し、NANDゲート412の遅延時間は反転データDBにより制御されて変化する。
【0019】
詳述すれば、図5のタイミング図に示すように、第1ラッチ回路41のNANDゲート411、412はデータD、DBにより制御され、遅延時間、特にプルダウン遅延時間が2種の値を有する。すなわち、NANDゲート411の場合、データDが論理"ハイ"であるときのプルダウン遅延時間はT0-△Tとなり、データDが論理"ロー"であるときのプルダウン遅延時間はT0となる。一方、NANDゲート412の場合、反転データDBが論理"ハイ"であるときのプルダウン遅延時間がT0-△Tとなり、反転データDBが論理"ロー"であるときのプルダウン遅延時間はT0となる。
【0020】
このため、図5のタイミング図に示すように、データDが論理"ハイ"であるときにはNANDゲート411の出力信号SBがNANDゲート412の出力信号RBよりも速く論理"ロー"に立ち下がる。これにより、SBがRBを再び論理"ハイ"にプルアップさせることにより、SBは最終的に論理"ロー"となり、RBは最終的に論理"ハイ"となる。同様に、Dが論理"ロー"であるときにRBは論理"ロー"となり、SBは論理"ハイ"に戻る。
【0021】
前記のような動作を通じてDがCLKのエッジでトリガーされて第2ラッチ回路43のNANDゲート431の出力Qにラッチされる。一方、CLKが論理"ハイ"である間にDの値が変わっても、これはCLKの立ち上がりエッジからSBまたはRBまでの遅延時間だけを変えるため、CLKの立ち上がりエッジが入力されない限り、SB及びRBの論理値には影響しない。
【0022】
図6ないし図12は、それぞれ図4に示されたフリップフロップ回路の第1ラッチ回路41の具体例を示す詳細回路図である。
【0023】
図6において、第1ラッチ回路41aのNANDゲート411aは、CLK及びRBを入力とする通常のスタティックCMOS NANDゲートを構成するPMOSトランジスターP0、P1とNMOSトランジスターN0、N1、及びNMOSトランジスターN1のドレインとソースとの間に直列接続されたNMOSトランジスターNA、NBを備える。NMOSトランジスターNAのゲートにはRBが入力され、NMOSトランジスターNBのゲートにはDが入力される。
【0024】
Dが論理"ハイ"であるときにはNMOSトランジスターN1の有効幅が直列接続されたNMOSトランジスターNA、NBの幅だけ大きくなる。すなわち、NMOSトランジスターN1の有効幅W1_effectiveは下記式(1)で定義できる。
【0025】
W1_effective=W1+D*(WA*WB)/(WA+WB)
・・・(1)
ここで、W1はNMOSトランジスターN1の幅であり、WAはNMOSトランジスターNAの幅であり、WBはNMOSトランジスターNBの幅である。
【0026】
換言すれば、DはNMOSトランジスターN1の有効幅を変え、これにより、Dの制御によりNANDゲート411aの出力信号SBのプルダウン強度が可変的となり、その結果、NANDゲート411aの遅延時間が可変的となる。
【0027】
さらに、第1ラッチ回路41aのNANDゲート412aはCLK及びSBを入力とする通常のスタティックCMOS NANDゲートを構成するPMOSトランジスターP2、P3とNMOSトランジスターN2、N3、及びNMOSトランジスターN3のドレインとソースとの間に直列接続されたNMOSトランジスターNC、NDを備える。NMOSトランジスターNCのゲートにはSBが入力され、NMOSトランジスターNDのゲートにはDBが入力される。
【0028】
NANDゲート412aの動作はNANDゲート411aのそれと同一であるため、ここではその詳細な説明を省く。DBはNMOSトランジスターN3の有効幅を変え、これによりDBの制御によりNANDゲート412aの出力信号RBのプルダウン強度が可変的となり、その結果、NANDゲート412aの遅延時間が可変的となる。
【0029】
図7に示す第1ラッチ回路41bは、図6に示された第1ラッチ回路41aと比較して、N0の位置及びN1の位置が変更され、N2の位置及びN3の位置が変更された点だけが異なる。
【0030】
図8に示す第1ラッチ回路41cは、図7に示された第1ラッチ回路41bと比較して、NMOSトランジスターNA、NBがNMOSトランジスターN0のドレインとソースとの間に直列接続され、NMOSトランジスターNC、NDがNMOSトランジスターN2のドレインとソースとの間に直列接続された点だけが違う。
【0031】
図9に示す第1ラッチ回路41dは、図8に示された第1ラッチ回路41cと比較して、N0の位置及びN1の位置が入れ替わり、N2の位置及びN3の位置が入れ替わった点だけが違う。
【0032】
図10に示す第1ラッチ回路41eは、図8に示された第1ラッチ回路41cと比較して、NA及びNBが互いに並列接続され、N0に直列接続され、またNC及びNDが互いに並列接続され、N2に直列接続される点だけが違う。
【0033】
図8ないし図10に示された第1ラッチ回路のNANDゲート411c、411d、411eにおいて、NMOSトランジスターN0の有効幅W0_effectiveは下記式(2)で定義できる。
【0034】
W0_effective=W0+D*[W0*(WA*WB)]/(W0+WA+WB)+DB*(W0+WB)/(W0+WB) ・・・(2)
ここで、W0はNMOSトランジスターN0の幅である。
【0035】
したがって、図8ないし図10に示された第1ラッチ回路では、データDはNMOSトランジスターN0の有効幅を変え、これにより、Dの制御によりNANDゲート411c、411d、411eの出力信号SBのプルダウン強度が可変的となり、その結果、NANDゲート411c、411d、411eの遅延時間が可変的となる。
【0036】
同様に、反転データDBがNMOSトランジスターN2の有効幅を変え、これにより、DBの制御によりNANDゲート412c、412d、412eの出力信号RBのプルダウン強度が可変的となり、その結果、NANDゲート412c、412d、412eの遅延時間が可変的となる。
【0037】
図11に示す第1ラッチ回路41fは、図6に示された第1ラッチ回路41aと比較して、NANDゲート411fの出力端SBと接地電圧VSSとの間にNMOSトランジスターNA及びキャパシターC1が直列接続され、NANDゲート412fの出力端RBと接地電圧VSSとの間にNMOSトランジスターNB及びキャパシターC2が直列接続される点だけが違う。NMOSトランジスターNAのゲートにはDが入力され、NMOSトランジスターNBのゲートにはDBが入力される。
【0038】
したがって、図11に示された第1ラッチ回路41fでは、キャパシターC1によりSBのキャパシタンスがDに対して可変的となり、キャパシターC2によりRBのキャパシタンスがDBに対して可変的となる。
【0039】
図12に示す第1ラッチ回路41gは、図6に示された第1ラッチ回路41aと比較して、NANDゲート411gの出力端SBにソース及びドレインが共通して接続され、ゲートにDが入力されるNMOSトランジスターNA及びNANDゲート412gの出力端RBにソース及びドレインが共通して接続され、ゲートにDBが印加されるNMOSトランジスターNBを備える点が違う。ここで、NMOSトランジスターNA及びNMOSトランジスターNBは電圧従属MOSキャパシターの機能をする。
【0040】
したがって、図12に示された第1ラッチ回路41gでは電圧従属キャパシターNAによりSBのキャパシタンスがDに対して可変的となり、電圧従属キャパシターNBによりRBのキャパシタンスがDBに対して可変的となる。
【0041】
したがって、図11及び図12に示された第1ラッチ回路では、Dの制御によりNANDゲート411f、411gのSBのプルダウン強度が可変的となり、その結果、NANDゲート411f、411gの遅延時間が可変的となる。同様に、DBの制御によりNANDゲート412f、412gのRBのプルダウン強度が可変的となり、結局としてNANDゲート412f、412gの遅延時間が可変的となる。
【0042】
以上述べたように、図4に示された本発明の第1実施例によるフリップフロップ回路では、データD、DBがまず時間に変換され、変換された時間が第1ラッチ回路を構成する2つのNANDゲート間の遅延差となり、この遅延差がさらに出力SB、RBに変換されることにより、ラッチ動作が行われる。
【0043】
一方、図4に示された本発明の第1実施例によるフリップフロップ回路では、反転データDBの代わりに所定の基準信号Vrefが使用もでき、またNMOSトランジスターNDの大きさをNMOSトランジスターNAよりも小さくする場合には反転データDBの代わりに電源電圧VDDが使用もできる。この場合には、データDが論理"ハイ"であるとき及び論理"ロー"であるときの出力SB、RBのプルダウン速度に僅かな差ができる場合があるが、△Tを十分に小さくする場合にこのプルダウン速度差を低減できるので、データDの変化に対するセットアップ時間の差は極めて小さい。
【0044】
また、本発明の第1実施例によるフリップフロップ回路では、クロック信号CLK及びデータDがトランジスターのゲートだけに入力されるので、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。その結果、全体としてセットアップ/ホールドウィンドウの幅が極めて狭いという長所がある。
【0045】
図13は、本発明の第2実施例によるフリップフロップ回路の回路図である。
【0046】
図13に示すように、本発明の第2実施例によるフリップフロップ回路は、遅延時間がデータDにより制御されるNORゲート1311及び遅延時間が反転データDBにより制御されるNORゲート1312を含む第1ラッチ回路131、及びNORゲート1331、1332を含む第2ラッチ回路133を備える。
【0047】
NORゲート1311、1312各々の第1入力端にはクロック信号CLKが共通して入力され、NORゲート1311の出力端はNORゲート1312の第2入力端に接続され、NORゲート1312の出力端はNORゲート1311の第2入力端に接続される。特に、NORゲート1311の遅延時間はデータDにより制御されて可変的となり、NORゲート1312の遅延時間は反転データDBにより制御されて可変的となる。
【0048】
一方、第1ラッチ回路131は、図6ないし図12に示された各回路において、PMOSトランジスターとNMOSトランジスターとを入れ替えることにより構成することができる。また、本発明の第2実施例によるフリップフロップ回路の動作は図4に示された本発明の第1実施例によるフリップフロップ回路のそれと類似しているため、ここではその詳細な説明は省く。
【0049】
図14は、本発明の第3実施例によるフリップフロップ回路の回路図であり、図15は、図14に示されたフリップフロップ回路の動作タイミング図である。
【0050】
図14を参照すれば、本発明の第3実施例によるフリップフロップ回路は、NANDゲート1411、1412と遅延時間がデータDにより制御される遅延回路1413と遅延時間が反転データDBにより制御される遅延回路1414とを含む第1ラッチ回路141、及びNANDゲート1431、1432を含む第2ラッチ回路143を備える。
【0051】
遅延端1413、1414は1ビットDTCで構成することができ、遅延回路1413、1414各々の入力端にはクロック信号CLKが共通して入力される。特に、遅延回路1413の遅延時間はデータDにより制御されて可変的となり、遅延回路1414の遅延時間は反転データDBにより制御されて可変的となる。
【0052】
遅延回路1413の出力端はNANDゲート1411の第1入力端に接続され、遅延回路1414の出力端はNANDゲート1412の第1入力端に接続される。また、NANDゲート1411の出力端はNANDゲート1412の第2入力端に接続され、NANDゲート1412の出力端はNANDゲート1411の第2入力端に接続される。
【0053】
すなわち、図14に示された第3実施例によるフリップフロップ回路では、図15に示されたタイミング図でのように、遅延回路1413、1414の出力信号CLK1、CLK2がデータD及び反転データDBにより制御されて2種の値の遅延時間を有する。
【0054】
また、本発明の第3実施例によるフリップフロップ回路では、本発明の第3実施例によるフリップフロップ回路でのように、クロック信号CLK及びデータDがトランジスターのゲートだけに入力されるため、工程、電源電圧及び温度などの変化に対して各々の遅延時間が同様に従い、工程、電源電圧及び温度などの変化に対するセットアップ時間の変動がほとんどない。したがって、全体としてセットアップ/ホールドウィンドウの幅が極めて狭いという長所がある。
【0055】
図16ないし図18は、それぞれ図14に示されたフリップフロップ回路の遅延回路1413の具体例であって、1ビットDTCで構成された場合を示す詳細回路図である。
【0056】
図16に示す遅延回路1413aは、制御端CONの信号により制御され、かつクロック信号CLKを反転させるインバータ161、インバータ161の出力信号を反転させて信号CLK1を出力するインバータ163、制御端CONと接地電圧VSSとの間に接続され、ゲートにデータDが印加されるNMOSトランジスター165、及び制御端CONと接地電圧VSSとの間に接続され、ゲートに電源電圧VDDが印加されるNMOSトランジスター167を備える。
【0057】
図17に示す遅延回路1413bは、クロック信号CLKを反転させるインバータ171、インバータ171の出力信号を反転させて信号CLK1を出力するインバータ173、インバータ171の出力端にドレインが接続され、ゲートにデータDが印加されるNMOSトランジスター175、及びNMOSトランジスター175のソースと接地電圧VSSとの間に接続されるキャパシターCを備える。
【0058】
図18に示す遅延回路1413cは、クロック信号CLKを反転させるインバータ181、インバータ181の出力信号を反転させて信号CLK1を出力するインバータ183、及びインバータ181の出力端にゲートが接続され、ドレイン及びソースにデータDが共通して印加されるNMOSトランジスター185を備える。ここで、NMOSトランジスター185はMOSキャパシターとして機能をする。
【0059】
図19に示す遅延回路1413dは、データDに応答してクロック信号CLKを伝達して信号CLK1を出力するNMOSトランジスター191及びNMOSトランジスター191と並列接続され、ゲートに電源電圧VDDが印加されるNMOSトランジスター193を備える。ここで、NMOSトランジスター191は可変抵抗の役割をする。
【0060】
図20は、本発明の第1実施例による比較器の回路図である。
【0061】
図20を参照すれば、本発明の第1実施例による比較器は、NANDゲート2011、2012、遅延時間が第1デジタル信号Xにより制御されて可変的となる遅延回路2013、及び遅延時間が第2デジタル信号Yにより制御されて可変的となる遅延回路2014を含む第1ラッチ回路201を備える。また、この比較器は、NANDゲート2031、2032を含む第2ラッチ回路203を備える。
【0062】
図20に示された比較器は、図14に示されたフリップフロップと比較して、遅延回路2013、2014がN(Nは自然数)ビットDTCで構成され、遅延回路2013の遅延時間がNビット第1デジタル信号Xにより制御されて可変的となり、遅延回路2014の遅延時間がNビット第2デジタル信号Yにより制御されて可変的となるという点が違う。したがって、図20に示された比較器は、二つのNビットデジタル信号X、Yの大きさを比較するデジタル大きさ比較器となる。
【0063】
図21は、図20に示された比較器の遅延回路2013の具体例であって、NビットDTCで構成された場合を示す回路図である。ここでは、Nが4である場合が示されている。
【0064】
図21に示す遅延回路2013は、クロック信号CLKを反転させるインバータ211、インバータ211の出力信号を反転させて信号CLKXを出力するインバータ213、インバータ211とインバータ213との間に接続され、4ビットデジタル信号X0、X1、X2、X3の対応するビットに応答してターンオンまたはターンオフされる4つのスイッチ214ないし217、及び対応するスイッチと接地電圧VSSとの間に接続される4つのキャパシター1C、2C、4C、8Cを備える。
【0065】
図21に示されたNビットDTCは一例に過ぎず、各種の形態でNビットDTCを構成可能であることは当業者にとって自明である。
【0066】
図22は、本発明の第2実施例による比較器の回路図である。
【0067】
図22に示すように、本発明の第2実施例による比較器は、NANDゲート2211、2212、遅延時間が第1アナログ電圧V1により制御されて可変的となる遅延回路2213、及び遅延時間が第2アナログ電圧V2により制御されて可変的となる遅延回路2214を含む第1ラッチ回路221を備える。また、本発明の第2実施例による比較器は、NANDゲート2231、2232を含む第2ラッチ回路223を備える。
【0068】
図22に示された比較器は、図20に示された比較器と比較して、遅延回路2213、2214がVCDL(voltage controlled delay line;電圧制御遅延ライン)またはVTC(voltage-to-time conversion;電圧−時間変換器)で構成され、遅延回路2213の遅延時間が第1アナログ電圧V1により制御されて可変的となり、遅延回路2214の遅延時間が第2アナログ電圧V2により制御されて可変的となるという点が違う。したがって、図22に示された比較器は二つのアナログ電圧V1、V2の大きさを比較するアナログ電圧比較器となる。VCDL及びVTCは各種の形態で構成することができ、これらは当業者に広く知られているため、ここでは、その詳細な構成についての説明は省く。
【0069】
以上述べたように、本発明の第1及び第2実施例による比較器は、回路が簡単であるので、集積回路として構成するとき、従来の技術に比べて面積が小さく、しかも、計算速度が極めて速いという長所がある。
【0070】
以上では、図面及び明細書で最適の実施例が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施例が可能であることは言うまでもない。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【0071】
【図1】伝送ゲートを用いた従来のフリップフロップ回路の回路図である。
【図2】NANDゲートを用いた従来のフリップフロップ回路の回路図である。
【図3】感知増幅器を用いた従来のフリップフロップ回路の回路図である。
【図4】本発明の第1実施例によるDTCに基づくフリップフロップ回路の回路図である。
【図5】図4に示されたフリップフロップ回路の動作タイミング図である。
【図6】、
【図7】、
【図8】、
【図9】、
【図10】、
【図11】、
【図12】図4に示されたフリップフロップ回路の第1ラッチ回路の具体例を示す詳細回路図である。
【図13】本発明の第2実施例によるフリップフロップ回路の回路図である。
【図14】本発明の第3実施例によるフリップフロップ回路の回路図である。
【図15】図14に示されたフリップフロップ回路の動作タイミング図である。
【図16】、
【図17】、
【図18】、
【図19】図14に示されたフリップフロップ回路の遅延回路の具体例を示す詳細回路図である。
【図20】本発明の一実施例による比較器の回路図である。
【図21】図20に示された比較器の遅延回路の具体例を示す詳細回路図である。
【図22】本発明の他の実施例による比較器の回路図である。
【特許請求の範囲】
【請求項1】
クロック信号に応答して第1デジタル信号及び第2デジタル信号の大きさを比較するデジタル比較器において、
各々の入力端に前記クロック信号が共通して入力される第1及び第2遅延回路と、
第1入力端に前記第1遅延回路の出力信号が入力される第1論理ゲート及び第1入力端に前記第2遅延回路の出力信号が入力される第2論理ゲートを含み、前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続された第1ラッチ回路とを備え、
前記第1遅延回路の遅延時間が前記第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が前記第2デジタル信号により制御される可変の遅延時間であることを特徴とするデジタル比較器。
【請求項2】
前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路をさらに備えることを特徴とする請求項1に記載のデジタル比較器。
【請求項3】
前記第1及び第2遅延回路は、各々、N(Nは自然数)ビットデジタル−時間変換器を含むことを特徴とする請求項1に記載のデジタル比較器。
【請求項4】
クロック信号に応答して第1アナログ電圧及び第2アナログ電圧の大きさを比較するアナログ電圧比較器において、
各々の入力端に前記クロック信号が共通して入力される第1及び第2遅延回路と、
第1入力端に前記第1遅延回路の出力信号が入力される第1論理ゲート及び第1入力端に前記第2遅延回路の出力信号が入力される第2論理ゲートを含み、前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続された第1ラッチ回路とを備え、
前記第1遅延回路の遅延時間が前記第1アナログ電圧により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が前記第2アナログ電圧により制御される可変の遅延時間であることを特徴とするアナログ電圧比較器。
【請求項5】
前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路をさらに備えることを特徴とする請求項4に記載のアナログ電圧比較器。
【請求項6】
前記第1及び第2遅延回路は、各々、電圧−時間変換器を含むことを特徴とする請求項4に記載のアナログ電圧比較器。
【請求項7】
前記第1及び第2遅延端は、各々、電圧制御遅延ラインを含むことを特徴とする請求項4に記載のアナログ電圧比較器。
【請求項1】
クロック信号に応答して第1デジタル信号及び第2デジタル信号の大きさを比較するデジタル比較器において、
各々の入力端に前記クロック信号が共通して入力される第1及び第2遅延回路と、
第1入力端に前記第1遅延回路の出力信号が入力される第1論理ゲート及び第1入力端に前記第2遅延回路の出力信号が入力される第2論理ゲートを含み、前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続された第1ラッチ回路とを備え、
前記第1遅延回路の遅延時間が前記第1デジタル信号により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が前記第2デジタル信号により制御される可変の遅延時間であることを特徴とするデジタル比較器。
【請求項2】
前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路をさらに備えることを特徴とする請求項1に記載のデジタル比較器。
【請求項3】
前記第1及び第2遅延回路は、各々、N(Nは自然数)ビットデジタル−時間変換器を含むことを特徴とする請求項1に記載のデジタル比較器。
【請求項4】
クロック信号に応答して第1アナログ電圧及び第2アナログ電圧の大きさを比較するアナログ電圧比較器において、
各々の入力端に前記クロック信号が共通して入力される第1及び第2遅延回路と、
第1入力端に前記第1遅延回路の出力信号が入力される第1論理ゲート及び第1入力端に前記第2遅延回路の出力信号が入力される第2論理ゲートを含み、前記第1論理ゲートの出力端は前記第2論理ゲートの第2入力端に接続され、前記第2論理ゲートの出力端は前記第1論理ゲートの第2入力端に接続された第1ラッチ回路とを備え、
前記第1遅延回路の遅延時間が前記第1アナログ電圧により制御される可変の遅延時間であり、前記第2遅延端の遅延時間が前記第2アナログ電圧により制御される可変の遅延時間であることを特徴とするアナログ電圧比較器。
【請求項5】
前記第1論理ゲートの出力端から出力される信号及び前記第2論理ゲートの出力端から出力される信号をラッチする第2ラッチ回路をさらに備えることを特徴とする請求項4に記載のアナログ電圧比較器。
【請求項6】
前記第1及び第2遅延回路は、各々、電圧−時間変換器を含むことを特徴とする請求項4に記載のアナログ電圧比較器。
【請求項7】
前記第1及び第2遅延端は、各々、電圧制御遅延ラインを含むことを特徴とする請求項4に記載のアナログ電圧比較器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2006−187038(P2006−187038A)
【公開日】平成18年7月13日(2006.7.13)
【国際特許分類】
【出願番号】特願2006−41643(P2006−41643)
【出願日】平成18年2月17日(2006.2.17)
【分割の表示】特願2001−252731(P2001−252731)の分割
【原出願日】平成13年8月23日(2001.8.23)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成18年7月13日(2006.7.13)
【国際特許分類】
【出願日】平成18年2月17日(2006.2.17)
【分割の表示】特願2001−252731(P2001−252731)の分割
【原出願日】平成13年8月23日(2001.8.23)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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