【課題】コンパレータ回路において、従来技術に比較して高速で消費電力を低下させる。
【解決手段】入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備える。 （もっと読む）

【課題】インピーダンス調整回路における調整誤差を低減する。
【解決手段】レプリカ回路１４４１，１４４３のインピーダンスをそれぞれ変化させるカウンタ回路１４２１，１４２２と、これらカウンタ回路のカウント値を更新するインピーダンス調整制御回路１４１とを備える。制御回路１４１は、レプリカ回路１４４１のインピーダンスが外部抵抗ＲＥのインピーダンスよりも低い状態から高い状態に変化したことに応答してカウンタ回路１４２１のカウント値更新を終了し、レプリカ回路１４４３のインピーダンスがレプリカ回路１４４１のインピーダンスよりも高い状態から低い状態に変化したことに応答してカウンタ回路１４２２のカウント値更新を終了する。これにより、レプリカ回路１４４１，１４４３にて生じる調整誤差が相殺される。 （もっと読む）

【課題】アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】所定時間経過後にしきい値を超える基準信号を生成する波形生成回路５１Aと、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路５２と、前記波形生成回路５１Aからの基準信号と、前記積分回路５２からのアナログ積分信号とを入力し、前記波形生成回路５１Aからの基準信号が所定値に達するまでの時間と積分回路５２からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、を備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】
アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】
第１のパルス信号を生成する発振器２１Ａと、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力するＶＣＯ２２と、発振器２１からの第１のパルス信号を入力する第１のシフトレジスタ２４１と、ＶＣＯ２２からの第２のパルス信号を入力する第２のシフトレジスタ２４２と、第１および第２のシフトレジスタ２４１，２４２の全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、発振器２１Ａが生成する第１のパルス信号の個数と、ＶＣＯ２２が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】フルレートとハーフレートの両方に対応して、周波数比較モードおよび位相比較モードで正常動作を行うことのできる周波数／位相比較器を得る
【解決手段】フルレートおよびハーフレートのどちらに対してもクロック信号の振幅値をアナログホールド出力するアナログホールド位相比較部１０と、フルレートの場合に１／４周期遅れのクロック信号の振幅をデジタルホールド出力し、ハーフレートの場合に１／８周期遅れのクロック信号の振幅をデジタルホールド出力するデジタルホールド位相比較部２０、３０と、アナログホールド値とデジタルホールド値に基づいて、入力データ信号とクロック信号の周波数比較を行う周波数比較手段５０と、デジタルホールド値の極性に応じて、アナログホールド位相比較部１０からの出力値と周波数比較手段５０からの出力値を選択出力する最終出力信号選択手段６０とを備える。 （もっと読む）

【課題】１対の入力信号の同相成分に比べ、電圧レベル差が少さい場合でも、これを感知して論理レベルに応じて出力できる差動増幅装置を提供すること。
【解決手段】本発明の差動増幅装置は、第１（ＩＮ）及び第２入力信号（ＩＮＢ）が有する電圧レベルの差を感知及び増幅して、第１（ＯＵＴ）及び第２出力信号（ＯＵＴＢ）として出力するための増幅手段と、前記第１出力信号を第１フィードバック信号（ＯＵＴ＿ＦＤ）として、前記第２出力信号を第２フィードバック信号（ＯＵＴＢ＿ＦＤ）として受けて、前記第１フィードバック信号と前記第２フィードバック信号との電圧レベルの差を増幅するためのフィードバック手段（ＮＭ９，１０、ＭＮ１５，１６）とを備える。 （もっと読む）

【課題】半導体装置の二重基準入力受信器及びその入力データ信号の受信方法を提供する。
【解決手段】第１及び第２入力バッファと位相検出器とを備える入力受信器であって、第１入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅し、第２入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される入力データ信号との電圧差を感知して増幅する。第１基準電圧のレベルは、入力データ信号のレベルの中間レベルより高く、第２基準電圧のレベルは、入力データ信号のレベルの中間レベルより低い。位相検出器は、第１入力バッファの出力信号と第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。 （もっと読む）

【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に第１遅延回路の出力信号及び第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。第１遅延回路の遅延時間は外部から入力される第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間は外部から入力される第２デジタル信号により制御される可変の遅延時間である。 （もっと読む）