半導体装置の二重基準入力受信器及びその入力データ信号の受信方法
【課題】半導体装置の二重基準入力受信器及びその入力データ信号の受信方法を提供する。
【解決手段】第１及び第２入力バッファと位相検出器とを備える入力受信器であって、第１入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅し、第２入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される入力データ信号との電圧差を感知して増幅する。第１基準電圧のレベルは、入力データ信号のレベルの中間レベルより高く、第２基準電圧のレベルは、入力データ信号のレベルの中間レベルより低い。位相検出器は、第１入力バッファの出力信号と第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。
【解決手段】第１及び第２入力バッファと位相検出器とを備える入力受信器であって、第１入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅し、第２入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される入力データ信号との電圧差を感知して増幅する。第１基準電圧のレベルは、入力データ信号のレベルの中間レベルより高く、第２基準電圧のレベルは、入力データ信号のレベルの中間レベルより低い。位相検出器は、第１入力バッファの出力信号と第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置の入力受信器及びその入力データ信号の受信方法に関する。
【背景技術】
【０００２】
半導体装置は、システム内で互いにデータ信号を送受信する。半導体装置は、このようなデータ信号を受信してデータ信号が論理ハイであるか、または論理ローであるかを区別しなければならない。したがって、半導体装置は、データ信号を受信するための入力受信器を備え、入力受信器がデータ信号を受信して、受信された信号が論理ハイであるか、または論理ローであるかを区別する。
【０００３】
半導体装置がシステム内で互いにデータ信号を送受信する方式には、差動方式と単一方式とがある。差動方式及び単一方式についての一例が特許文献１に開示されている。
【０００４】
図１は、差動方式による信号波形図を示す図面である。
【０００５】
図１に示すように、差動方式は、両半導体装置の間に２本のデータ伝送線を接続し、この２本の伝送線を通じてデータ信号ＤＡＴＡとデータ信号の相補信号／ＤＡＴＡとを共に伝送する方式である。差動方式は、単一方式に比べて共通モードノイズに対して優れた耐性及び約２倍の入力データアイ(ｉｎｐｕｔ ｄａｔａ ｅｙｅ)Ｗ１を有するという長所がある。しかし、差動方式では、２つの信号、すなわちデータ信号ＤＡＴＡとデータ信号の相補信号／ＤＡＴＡとが共に伝送されるため、半導体装置のピン数を増加させるという短所がある。
【０００６】
図２は、単一方式による信号波形図を示す図面である。
【０００７】
図２に示すように、単一方式は、両半導体装置の間に１本のデータ伝送線を接続し、この１本の伝送線を通じてデータ信号ＤＡＴＡを伝送する方式である。単一方式は、半導体装置のピン数を減少させるという長所がある。一方、差動方式に比べて共通モードノイズに弱く、差動方式に比べて約半分の入力データアイＷ２を有するという短所がある。
【０００８】
一方、システムのコストを減少させ、性能を向上させるためには、最小数の伝送線を使用して可能な限り多くのデータを伝送し、半導体装置の入力受信器での入力データアイが大きいことが望ましい。
【特許文献１】米国特許第６，５９０，４２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が達成しようとする技術的課題は、差動方式のように大きい入力データアイを提供し、単一方式のようにピン数を減少させうる半導体装置の二重基準入力受信器を提供するところにある。
【００１０】
本発明が達成しようとする他の技術的課題は、差動方式のように大きい入力データアイを提供し、単一方式のようにピン数を減少させうる半導体装置の入力データ信号の受信方法を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の好適な一実施形態に係る入力受信器は、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、前記クロック信号によって同期し、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファとを備えることを特徴とする。
【００１２】
前記本発明の好適な一実施形態に係る入力受信器は、前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器をさらに備えることを特徴とする。
【００１３】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００１４】
前記技術的課題を達成するための本発明の好適な他の実施形態に係る入力受信器は、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファとを備えることを特徴とする。
【００１５】
前記本発明の好適な他の実施形態に係る入力受信器は、前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器をさらに備えることを特徴とする。
【００１６】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００１７】
前記技術的課題を達成するための本発明の好適なさらに他の実施形態に係る入力受信器は、第１差動増幅型入力バッファ、第２差動増幅型入力バッファ、第１感知増幅型入力バッファ、第２感知増幅型入力バッファ、及び位相検出器を備えることを特徴とする。
【００１８】
第１差動増幅型入力バッファは、ポジティブ入力端子に入力される第１基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を差動増幅する。第２差動増幅型入力バッファは、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第２基準電圧との電圧差を差動増幅する。
【００１９】
第１感知増幅型入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する。第２感知増幅型入力バッファは、前記クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する。位相検出器は、前記第１感知増幅型入力バッファの出力信号と前記第２感知増幅型入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。
【００２０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２１】
前記他の技術的課題を達成するための本発明の好適な一実施形態に係る入力データ信号の受信方法は、第１入力バッファを利用して、クロック信号の第１論理状態の間、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、第２入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧及び前記入力データ信号を受信して前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階とを含むことを特徴とする。
【００２２】
前記本発明の好適な一実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００２３】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２４】
前記他の技術的課題を達成するための本発明の好適な他の実施形態に係る入力データ信号の受信方法は、第１入力バッファを利用して、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、第２入力バッファを利用して、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧及び前記入力データ信号を受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階とを含むことを特徴とする。
【００２５】
前記本発明の好適な他の実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００２６】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２７】
前記他の技術的課題を達成するための本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、第１差動増幅型入力バッファを利用して、前記第１差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより高い第１基準電圧及び前記入力データ信号を受信して、前記第１基準電圧と前記入力データ信号との電圧差を差動増幅する段階と、第２差動増幅型入力バッファを利用して、前記第２差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号と前記入力データ信号のレベルの中間レベルより低い第２基準電圧を受信して、前記入力データ信号と前記第２基準電圧との電圧差を差動増幅する段階とを含むことを特徴とする。
【００２８】
前記本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、第１感知増幅型入力バッファを利用して、クロック信号の第１論理状態の間、前記第１感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第１差動増幅型入力バッファの出力信号と前記第１差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、第２感知増幅型入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第２差動増幅型入力バッファの出力信号と前記第２差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階とをさらに含むことを特徴とする。
【００２９】
前記本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記第１感知増幅型入力バッファにより感知増幅された信号と、前記第２感知増幅型入力バッファにより感知増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００３０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【発明の効果】
【００３１】
本発明による二重基準入力受信器及びその入力データ信号の受信方法は、差動方式のように大きい入力データアイを提供して、単一方式のようにピン数を減少させることができる長所がある。
【発明を実施するための最良の形態】
【００３２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を示す。
【００３３】
図３は、本発明の好適な一実施形態に係る二重基準入力受信器を示すブロック図である。
【００３４】
図３を参照すれば、本発明の好適な一実施形態に係る入力受信器は、第１入力バッファ３１、第２入力バッファ３３、及び位相検出器３５を備える。
【００３５】
第１入力バッファ３１は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ポジティブ(＋)入力端子に入力される入力データ信号ＤＡＴＡとネガティブ入力端子(−)に入力される第１基準電圧ＶＲＥＦＨとの電圧差を感知して増幅し、出力信号ＳＥＬ１を出力する。第２入力バッファ３３は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ポジティブ(＋)入力端子に入力される第２基準電圧ＶＲＥＦＬとネガティブ入力端子(−)に入力される入力データ信号ＤＡＴＡとの電圧差を感知して増幅し、出力信号ＳＥＬ２を出力する。
【００３６】
位相検出器３５は、第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２との位相差を検出し、検出された位相差に対応する出力信号ＤＩを発生させる。
【００３７】
ここで、第１基準電圧ＶＲＥＦＨのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより高く、第２基準電圧ＶＲＥＦＬのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより低い。第１基準電圧ＶＲＥＦＨとして半導体装置の内部で発生する電圧が使われてもよく、必要に応じて電源電圧ＶＤＤが使われてもよい。また、第２基準電圧ＶＲＥＦＬとして半導体装置の内部で発生する電圧が使われてもよく、必要に応じて接地電圧ＶＳＳが使われてもよい。
【００３８】
さらに説明すれば、第１入力バッファ３１は、入力データ信号ＤＡＴＡのローデータを検出するために使われ、入力データ信号ＤＡＴＡを第１基準電圧ＶＲＥＦＨと比較する。その理由は、図５及び図６の信号波形図に示すように、入力データ信号ＤＡＴＡのローデータは、第１基準電圧ＶＲＥＦＨと最も大きい電圧差を有するためである。
【００３９】
そして、第２入力バッファ３３は、入力データ信号ＤＡＴＡのハイデータを検出するために使われ、入力データ信号ＤＡＴＡを第２基準電圧ＶＲＥＦＬと比較する。その理由は、図５及び図６の信号波形図に示すように、入力データ信号ＤＡＴＡのハイデータは、第２基準電圧ＶＲＥＦＬと最も大きい電圧差を有するためである。
【００４０】
図４は、図３の本発明の好適な一実施形態に係る二重基準入力受信器を詳細に示す回路図である。
【００４１】
図４を参照すれば、第１入力バッファ３１は、クロスカップル感知増幅器(ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ)形態に構成され、入力受信部３１１、感知増幅部３１３、制御部３１５、及び反転バッファＩ１１を備える。入力受信部３１１は、ゲートに入力データ信号ＤＡＴＡが印加される第１入力トランジスタＮ１３及びゲートに第１基準電圧ＶＲＥＦＨが印加される第２入力トランジスタＮ１４を備える。第１入力トランジスタＮ１３のゲートが第１入力バッファ３１のポジティブ入力端子に該当し、第２入力トランジスタＮ１４のゲートが第１入力バッファ３１のネガティブ入力端子に該当する。ここで、第１入力トランジスタＮ１３及び第２入力トランジスタＮ１４は、ＮＭＯＳトランジスタから構成される。
【００４２】
感知増幅部３１３は、第１入力トランジスタＮ１３の一端及び第２入力トランジスタＮ１４の一端に接続され、第１入力トランジスタＮ１３の一端のレベルと第２入力トランジスタＮ１４の一端のレベルとの電圧差を感知して増幅する。感知増幅部３１３は、クロスカップルされる２個のＰＭＯＳトランジスタＰ１２、Ｐ１３及びクロスカップルされる２個のＮＭＯＳトランジスタＮ１１、Ｎ１２を備えて構成される。
【００４３】
制御部３１５は、第１入力トランジスタＮ１３及び第２入力トランジスタＮ１４の共通ノードと接地電圧ＶＳＳとの間に接続され、クロック信号ＣＬＫによって制御されるＮＭＯＳトランジスタＮ１５、電源電圧ＶＤＤと内部出力信号Ｖ１が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ１４、及び電源電圧ＶＤＤと内部出力信号の相補信号Ｖ１’が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ１１を備えて構成される。
【００４４】
クロック信号ＣＬＫの論理ハイ状態では、ＮＭＯＳトランジスタＮ１５はターンオンされ、ＰＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ１１はターンオフされる。これにより、入力受信部３１１及び感知増幅部３１３がイネーブルされて正常動作する。クロック信号ＣＬＫの論理ロー状態では、ＮＭＯＳトランジスタＮ１５はターンオフされ、ＰＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ１１はターンオンされる。これにより、入力受信部３１１及び感知増幅部３１３は、ディセーブルされて動作しない。この時、内部出力信号Ｖ１が出力されるノードと内部出力信号の相補信号Ｖ１’が出力されるノードとは、電源電圧ＶＤＤレベルとなる。
【００４５】
反転バッファＩ１１は、内部出力信号Ｖ１を反転させ、バッファリングして出力信号ＳＥＬ１を出力する。
【００４６】
第２入力バッファ３３は、第１入力バッファ３１と同様にクロスカップル感知増幅器の形態に構成され、入力受信部３３１、感知増幅部３３３、制御部３３５、及び反転バッファＩ３１を備える。入力受信部３３１は、ゲートに第２基準電圧ＶＲＥＦＬが印加される第１入力トランジスタＮ３３、及びゲートに入力データ信号ＤＡＴＡが印加される第２入力トランジスタＮ３４を備える。第１入力トランジスタＮ３３のゲートが第２入力バッファ３３のポジティブ入力端子に該当し、第２入力トランジスタＮ３４のゲートが第２入力バッファ３３のネガティブ入力端子に該当する。ここで、第１入力トランジスタＮ３３及び第２入力トランジスタＮ３４は、ＮＭＯＳトランジスタから構成される。
【００４７】
感知増幅部３３３は、第１入力トランジスタＮ３３の一端及び第２入力トランジスタＮ３４の一端に接続され、第１入力トランジスタＮ３３の一端のレベルと第２入力トランジスタＮ３４の一端のレベルとの電圧差を感知して増幅する。感知増幅部３３３は、クロスカップルされる２個のＰＭＯＳトランジスタＰ３２、Ｐ３３及びクロスカップルされる２個のＮＭＯＳトランジスタＮ３１、Ｎ３２を備えて構成される。
【００４８】
制御部３３５は、第１入力トランジスタＮ３３及び第２入力トランジスタＮ３４の共通ノードと接地電圧ＶＳＳとの間に接続され、クロック信号ＣＬＫによって制御されるＮＭＯＳトランジスタＮ３５、電源電圧ＶＤＤと内部出力信号Ｖ２が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ３４、及び電源電圧ＶＤＤと内部出力信号の相補信号Ｖ２’が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ３１を備えて構成される。
【００４９】
クロック信号ＣＬＫの論理ハイ状態では、ＮＭＯＳトランジスタＮ３５はターンオンされ、ＰＭＯＳトランジスタＰ３４及びＰＭＯＳトランジスタＰ３１はターンオフされる。これにより、入力受信部３３１及び感知増幅部３３３がイネーブルされて正常動作する。クロック信号ＣＬＫの論理ロー状態では、ＮＭＯＳトランジスタＮ３５はターンオフされ、ＰＭＯＳトランジスタＰ３４及びＰＭＯＳトランジスタＰ３１はターンオンされる。これにより、入力受信部３３１及び感知増幅部３３３は、ディセーブルされて動作しない。この時、内部出力信号Ｖ２が出力されるノードと内部出力信号の相補信号Ｖ２’が出力されるノードとは、電源電圧ＶＤＤレベルとなる。
【００５０】
反転バッファＩ３１は、内部出力信号Ｖ２を反転させ、バッファリングして出力信号ＳＥＬ２を出力する。
【００５１】
以上のように、第２入力バッファ３３は、第１入力バッファ３１と同じ構成を有する。しかし、第１入力バッファ３１では、入力データ信号ＤＡＴＡがポジティブ(＋)入力端子に該当するＮＭＯＳトランジスタＮ１３のゲートに入力される一方で、第２入力バッファ３３では、ネガティブ入力端子(−)に該当するＮＭＯＳトランジスタＮ３４のゲートに入力される点が異なる。そして、第１入力バッファ３１では、第１基準電圧ＶＲＥＦＨがネガティブ(−)入力端子に該当するＮＭＯＳトランジスタＮ１４のゲートに入力され、第２入力バッファ３３では、第２基準電圧ＶＲＥＦＬがポジティブ(＋)入力端子に該当するＮＭＯＳトランジスタＮ３３のゲートに入力される。
【００５２】
位相検出器３５は、第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２とをラッチするＳＲ(Ｓｅｔ−Ｒｅｓｅｔ)ラッチ形態の第１ラッチ回路３５１と、第１ラッチ回路３５１の両出力信号をラッチするＳＲラッチ形態の第２ラッチ回路３５３とを備えて構成される。第２ラッチ回路３５３から第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２との位相差に対応する出力信号ＤＩが出力される。第１ラッチ回路３５１は、２つのＮＡＮＤゲートＮＤ１１、ＮＤ１３から構成され、第２ラッチ回路３５３は、２つのＮＡＮＤゲートＮＤ３１、ＮＤ３３から構成される。
【００５３】
図３及び図４の一実施形態では、第１入力バッファ３１と第２入力バッファ３３とがクロック信号ＣＬＫによって同期及び制御される場合が示されている。しかし、第１入力バッファ３１と第２入力バッファ３３とは、クロック信号ＣＬＫによって同期及び制御されない他の様々な形態に実施できるということは、当業者に自明である。また、図３及び図４に示された一実施形態では、第１入力バッファ３１と第２入力バッファ３３とがクロスカップル感知増幅器の形態に構成された場合が示されているが、第１入力バッファ３１と第２入力バッファ３３とは、他の様々な形態の増幅器として実施されうるということは、当業者に自明である。
【００５４】
また、図３及び図４に示された一実施形態では、位相検出器３５がＳＲラッチ形態に構成された場合が示されているが、位相検出器３５は、他の様々な形態に実施されうるということは、当業者に自明である。
【００５５】
図５及び図６は、図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図を示す図面である。図５は、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡのレベルより高く、第２基準電圧ＶＲＥＦＬのレベルが入力データ信号ＤＡＴＡのレベルより低い場合を示す。図６は、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡのレベルの中間レベルより高く、入力データ信号ＤＡＴＡの最高レベルより低く、そして第２基準電圧ＶＲＥＦＬのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより低く、入力データ信号ＤＡＴＡの最小レベルより高い場合を示す。
【００５６】
以下、図５の信号波形図を参照して、図４の二重基準入力受信器の動作と本発明の好適な一実施形態に係る入力データ信号の受信方法を説明する。本発明の好適な一実施形態に係る入力データ信号の受信方法は、図４の本発明の好適な一実施形態に係る二重基準入力受信器によって実行される。
【００５７】
クロック信号ＣＬＫの論理ロー区間の間には、第１入力バッファ３１の内部出力信号Ｖ１及びその相補信号Ｖ１’が電源電圧ＶＤＤレベルとなり、また第２入力バッファ３３の内部出力信号Ｖ２及びその相補信号Ｖ２’が電源電圧ＶＤＤレベルとなる。
【００５８】
入力データ信号ＤＡＴＡが図４の二重基準入力受信器に入力されれば、クロック信号ＣＬＫの論理ハイ区間の間、第１入力バッファ３１によって第１基準電圧ＶＲＥＦＨと入力データ信号ＤＡＴＡとの電圧差が感知増幅され、第２入力バッファ３３によって第２基準電圧ＶＲＥＦＬと入力データ信号ＤＡＴＡとの電圧差が感知増幅される。
【００５９】
まず、クロック信号ＣＬＫの論理ハイ区間の間に、入力データ信号ＤＡＴＡのレベルがローレベルである場合には(Ｐ１区間)、ＤＡＴＡとＶＲＥＦＨとの間には大きい電圧差が存在し、ＤＡＴＡとＶＲＥＦＬとの間には小さな電圧差が存在する。これにより、第１入力バッファ３１は、高速で入力データ信号ＤＡＴＡをディベロップ(ｄｅｖｅｌｏｐ)し、第２入力バッファ３３は、低速で入力データ信号ＤＡＴＡをディベロップする。
【００６０】
その結果、第１入力バッファ３１の内部出力信号Ｖ１が先に中間レベルに到達し、時間Ｔ後に第２入力バッファ３３の内部出力信号Ｖ２が同じ中間レベルに到達する。したがって、第１入力バッファの出力信号ＳＥＬ１が先に論理ハイとなり、ほぼ時間Ｔ後に第２入力バッファの出力信号ＳＥＬ２が論理ハイとなる。このように、第１入力バッファ３１と第２入力バッファ３３とは、電圧差を時間差Ｔに変換する役割を担う。
【００６１】
第１入力バッファの出力信号ＳＥＬ１が、第２入力バッファの出力信号ＳＥＬ２に比べて早く論理ハイになる場合には、出力信号ＳＥＬ１が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ハイとなる。
【００６２】
次に、クロック信号ＣＬＫの論理ハイ区間の間、入力データ信号ＤＡＴＡのレベルがハイレベルである場合には(Ｐ２区間)、ＤＡＴＡとＶＲＥＦＨとの間には小さな電圧差が存在し、ＤＡＴＡとＶＲＥＦＬとの間には大きい電圧差が存在する。これにより、第１入力バッファ３１は、低速でで入力データ信号ＤＡＴＡをディベロップし、第２入力バッファ３３は、高速で入力データ信号ＤＡＴＡをディベロップする。
【００６３】
その結果、第２入力バッファ３３の内部出力信号Ｖ２が先に中間レベルに到達し、時間Ｔ後に第１入力バッファ３１の内部出力信号Ｖ１が同じ中間レベルに到達する。したがって、第２入力バッファの出力信号ＳＥＬ２が先に論理ハイになり、ほぼ時間Ｔ後に第１入力バッファの出力信号ＳＥＬ１が論理ハイとなる。
【００６４】
第２入力バッファの出力信号ＳＥＬ２が、第１入力バッファの出力信号ＳＥＬ１に比べて早く論理ハイになる場合には、出力信号ＳＥＬ２が論理ハイになる時、位相検出器３５の出力信号ＤＩは論理ローとなる。
【００６５】
前述したような動作によって、位相検出器３５の出力信号ＤＩが論理ハイになれば、半導体装置の内部回路は、入力データ信号ＤＡＴＡのレベルをローレベルと認識する。そして、位相検出器３５の出力信号ＤＩが論理ローになれば、半導体装置の内部回路は、入力データ信号ＤＡＴＡのレベルをハイレベルと認識する。
【００６６】
一方、図６に示すように、第１基準電圧ＶＲＥＦＨのレベルが、入力データ信号ＤＡＴＡのレベルの中間レベルより高く、入力データ信号ＤＡＴＡの最高レベルより低く、そして第２基準電圧ＶＲＥＦＬのレベルが、入力データ信号ＤＡＴＡのレベルの中間レベルより低く、入力データ信号ＤＡＴＡの最小レベルより高い場合にも、本発明の好適な実施の形態に係る二重基準入力受信器は、図５に示された場合とほぼ同様に動作する。
【００６７】
但し、Ｐ１区間で第２基準電圧ＶＲＥＦＬのレベルが入力データ信号ＤＡＴＡの最小レベルより高いので、第２入力バッファ３３の内部出力信号Ｖ２の相補信号Ｖ２’がローレベルとなる。
【００６８】
この時、第２入力バッファ３３のディベロップ速度は、第１入力バッファ３１と同様に速く、したがって第１入力バッファ３１の内部出力信号Ｖ１と第２入力バッファ３３の内部出力信号の相補信号Ｖ２’とは、ほぼ同じ速度で同じ中間レベルに到達する。この場合には、第１入力バッファの出力信号ＳＥＬ１が論理ハイになり、第２入力バッファの出力信号ＳＥＬ２は論理ローが維持され、図５と同様に、出力信号ＳＥＬ１が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ハイとなる。
【００６９】
そして、Ｐ２区間では、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡの最大レベルよりは低いので、第１入力バッファ３１の内部出力信号Ｖ１の相補信号Ｖ１’がローレベルとなる。
【００７０】
この時、第１入力バッファ３１のディベロップ速度は、第２入力バッファ３３と同様に速く、したがって第２入力バッファ３３の内部出力信号Ｖ２と第１入力バッファ３１の内部出力信号の相補信号Ｖ１’とは、ほぼ同じ速度で同じ中間レベルに到達する。この場合には、第２入力バッファの出力信号ＳＥＬ２が論理ハイになり、第１入力バッファの出力信号ＳＥＬ１は論理ローが維持され、、図５と同様に、出力信号ＳＥＬ２が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ローとなる。
【００７１】
図７は、本発明の好適な他の実施形態に係る二重基準入力受信器を示すブロック図である。
【００７２】
図７を参照すれば、本発明の好適な他の実施形態に係る入力受信器は、第１差動増幅型入力バッファ７１、第２差動増幅型入力バッファ７３、第１感知増幅型入力バッファ７５、第２感知増幅型入力バッファ７７、及び位相検出器７９を備える。
【００７３】
第１差動増幅型入力バッファ７１は、ポジティブ入力端子(＋)に入力される第１基準電圧ＶＲＥＦＨと、ネガティブ入力端子(−)に入力される入力データ信号ＤＡＴＡとの電圧差を差動増幅して、出力信号ＯＵＴＨ及びその相補信号ＯＵＴＨＢを出力する。第２差動増幅型入力バッファ７３は、ポジティブ入力端子(＋)に入力される入力データ信号ＤＡＴＡと、ネガティブ入力端子(−)に入力される第２基準電圧ＶＲＥＦＬとの電圧差を差動増幅して、出力信号ＯＵＴＬ及びその相補信号ＯＵＴＬＢを出力する。
【００７４】
第１感知増幅型入力バッファ７５は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ネガティブ(−)入力端子に入力される第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨと、ポジティブ(＋)入力端子に入力される第１差動増幅型入力バッファ７１の出力信号の相補信号ＯＵＴＨＢとの電圧差を感知して増幅し、出力信号ＳＥＬ１を出力する。第２感知増幅型入力バッファ７７は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ネガティブ(−)入力端子に入力される第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬと、ポジティブ(＋)入力端子に入力される第２差動増幅型入力バッファ７３の出力信号の相補信号ＯＵＴＬＢとの電圧差を感知して増幅し、出力信号ＳＥＬ２を出力する。
【００７５】
第１感知増幅型入力バッファ７５は、図３及び図４の一実施形態に示された入力バッファ３１と構成が同一である。第２感知増幅型入力バッファ７７は、図３及び図４の一実施形態に示された入力バッファ３３と構成が同一である。但し、図７の実施形態では、第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨが、図４に示された入力受信部３１１の第２入力トランジスタＮ１４のゲート(第１感知増幅型入力バッファ７５のネガティブ(−)入力端子に該当する)に入力され、出力信号ＯＵＴＨの相補信号ＯＵＴＨＢが、入力受信部３１１の第１入力トランジスタＮ１３のゲート(第１感知増幅型入力バッファ７５のポジティブ(＋)入力端子に該当する)に入力される。
【００７６】
そして、図７の実施形態では、第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬが、図４に示された入力受信部３３１の第２入力トランジスタＮ３４のゲート(第２感知増幅型入力バッファ７７のネガティブ(−)入力端子に該当する)に入力され、出力信号ＯＵＴＬの相補信号ＯＵＴＬＢが、入力受信部３３１の第１入力トランジスタＮ３３のゲート(第２感知増幅型入力バッファ７７のポジティブ(＋)入力端子に該当する)に入力される。
【００７７】
第１差動増幅型入力バッファ７１と第１感知増幅型入力バッファ７５とは、入力データ信号ＤＡＴＡのローデータを検出するために使われる。第２差動増幅型入力バッファ７３と第２感知増幅型入力バッファ７７とは、入力データ信号ＤＡＴＡのハイデータを検出するために使われる。
【００７８】
位相検出器７９は、第１感知増幅型入力バッファ７５の出力信号ＳＥＬ１と第２感知増幅型入力バッファ７７の出力信号ＳＥＬ２との位相差を検出し、検出された位相差に対応する出力信号ＤＩを発生させる。位相検出器７９は、図３及び図４の一実施形態に示された位相検出器３５と構成が同一である。
【００７９】
図８は、図７に示された第１差動増幅型入力バッファ７１の詳細な回路を示す図面であり、図９は、図７に示された第２差動増幅型入力バッファ７３の詳細な回路を示す図面である。
【００８０】
図８に示すように、第１差動増幅型入力バッファ７１は、一般的な差動増幅器から構成され、２つの負荷抵抗Ｒ８１、Ｒ８２、２つの入力トランジスタＮ８１、Ｎ８２、及びバイアストランジスタＮ８３を備える。
【００８１】
入力トランジスタＮ８１のゲートに第１基準電圧ＶＲＥＦＨが印加され、入力トランジスタＮ８２のゲートに入力データ信号ＤＡＴＡが印加される。入力トランジスタＮ８１のゲートが第１差動増幅型入力バッファ７１のポジティブ入力端子(＋)に該当し、入力トランジスタＮ８２のゲートが第１差動増幅型入力バッファ７１のネガティブ入力端子(−)に該当する。バイアストランジスタＮ８３のゲートには、バイアストランジスタＮ８３のターンオン及びターンオフを制御するバイアス電圧ＶＢＩＡＳが印加される。
【００８２】
負荷抵抗Ｒ８２と入力トランジスタＮ８２との接続ノードから第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨが出力され、負荷抵抗Ｒ８１と入力トランジスタＮ８１との接続ノードから第１差動増幅型入力バッファ７１の出力信号の相補信号ＯＵＴＨＢが出力される。ここで、入力トランジスタＮ８１、入力トランジスタＮ８２、及びバイアストランジスタＮ８３は、ＮＭＯＳトランジスタから構成される。
【００８３】
図９に示すように、第２差動増幅型入力バッファ７３は、一般的な差動増幅器から構成され、２つの負荷抵抗Ｒ９１、Ｒ９２、２つの入力トランジスタＮ９１、Ｎ９２、及びバイアストランジスタＮ９３を備える。
【００８４】
入力トランジスタＮ９１のゲートに入力データ信号ＤＡＴＡが印加され、入力トランジスタＮ９２のゲートに第２基準電圧ＶＲＥＦＬが印加される。入力トランジスタＮ９１のゲートが第２差動増幅型入力バッファ７３のポジティブ入力端子(＋)に該当し、入力トランジスタＮ９２のゲートが第２差動増幅型入力バッファ７３のネガティブ入力端子(−)に該当する。バイアストランジスタＮ９３のゲートには、バイアストランジスタＮ９３のターンオン及びターンオフを制御するバイアス電圧ＶＢＩＡＳが印加される。
【００８５】
負荷抵抗Ｒ９２と入力トランジスタＮ９２との接続ノードから第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬが出力され、負荷抵抗Ｒ９１と入力トランジスタＮ９１との接続ノードから第２差動増幅型入力バッファ７３の出力信号の相補信号ＯＵＴＬＢが出力される。ここで、入力トランジスタＮ９１、入力トランジスタＮ９２、及びバイアストランジスタＮ９３は、ＮＭＯＳトランジスタから構成される。
【００８６】
第１差動増幅型入力バッファ７１及び第２差動増幅型入力バッファ７３の動作は、当業者に自明なものであるため、その詳細な説明は省略する。
【００８７】
前述した図７の他の好適な実施形態に係る二重基準入力受信器の動作は、図３の一実施形態に係る二重基準入力受信器の動作とほぼ同様であり、また各入力受信器によって実行される入力データ信号の受信方法もほぼ同様である。したがって、図７の二重基準入力受信器の動作と該入力受信器によって実行される入力データ信号の受信方法についての詳細な説明は省略する。
【００８８】
一方、図７の実施形態では、第１感知増幅型入力バッファ７５と第２感知増幅型入力バッファ７７とがクロック信号ＣＬＫによって同期及び制御される場合が示されているが、クロック信号ＣＬＫによって同期及び制御されない他の様々な形態に実施されうるということは、当業者に自明である。また、図７の実施形態では、第１感知増幅型入力バッファ７５及び第２感知増幅型入力バッファ７７が示されているが、第１感知増幅型入力バッファ７５及び第２感知増幅型入力バッファ７７の代りに、他の様々な形態の増幅器が使われうるということは、当業者に自明である。
【００８９】
また、図７の実施形態において、第１差動増幅型入力バッファ７１が図８の回路のように構成され、第２差動増幅型入力バッファ７３が図９の回路のように構成されうるが、他の様々な形態に実施されうるということは当業者に自明である。また、図７の実施形態において、位相検出器７９が、図４の一実施形態のようにＳＲラッチ形態に構成されうるが、他の様々な形態で実施されうるということは当業者に自明である。
【００９０】
前述したように、本発明の好適な実施の形態に係る二重基準入力受信器及びその入力データ信号の受信方法は、単一方式のように外部から入力される一つのデータ信号ＤＡＴＡのみを利用する。したがって、入力データ信号ＤＡＴＡを受信する一つのピンのみが必要なので、半導体装置のピン数を減少させることができるという長所がある。また、前述したように、本発明の好適な実施の形態に係る二重基準入力受信器及びその入力データ信号の受信方法は、２つの基準電圧、すなわち高いレベルの第１基準電圧ＶＲＥＦＨ及び低いレベルの第２基準電圧ＶＲＥＦＬを利用する。従って、本発明の好適な実施の形態に係る二重基準入力受信器は、差動方式のように大きい入力データアイを提供することができるという長所がある。
【００９１】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的として使われたものに過ぎず、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許特許の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００９２】
本発明による二重基準入力受信器及びその入力データ信号の受信方法は、半導体装置に利用できる。
【図面の簡単な説明】
【００９３】
【図１】差動方式による信号波形図を示す図面である。
【図２】単一方式による信号波形図を示す図面である。
【図３】本発明の好適な一実施形態に係る二重基準入力受信器を示すブロック図である。
【図４】図３の本発明の好適な一実施形態に係る二重基準入力受信器を詳細に示す回路図である。
【図５】図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図を示す図面である。
【図６】図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図の他の例を示す図面である。
【図７】本発明の好適な他の実施形態に係る二重基準入力受信器を示すブロック図である。
【図８】図７に示された第１差動増幅型入力バッファの詳細な回路を示す図面である。
【図９】図７に示された第２差動増幅型入力バッファの詳細な回路を示す図面である。
【符号の説明】
【００９４】
３１ 第１入力バッファ
３３ 第２入力バッファ
３５ 位相検出器
３１１、３３１ 入力受信部
３１３、３３３ 感知増幅部
３１５、３３５ 制御部
３５１ 第１ラッチ回路
３５３ 第２ラッチ回路
ＣＬＫ クロック信号
ＤＡＴＡ 入力データ信号
ＤＩ、ＳＥＬ１、ＳＥＬ２ 出力信号
Ｉ１１、Ｉ３１ 反転バッファ
Ｎ１１、Ｎ１２、Ｎ１５、Ｎ３１、Ｎ３２、Ｎ３５ ＮＭＯＳトランジスタ
Ｎ１３、Ｎ３３ 第１入力トランジスタ
Ｎ１４、Ｎ３４ 第２入力トランジスタ
ＮＤ１１、ＮＤ１３、ＮＤ３１、ＮＤ３３ ＮＡＮＤゲート
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４ ＰＭＯＳトランジスタ
Ｖ１、Ｖ２ 内部出力信号
Ｖ１’、Ｖ２’ 相補信号
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＶＲＥＦＨ 第１基準電圧
ＶＲＥＦＬ 第２基準電圧
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置の入力受信器及びその入力データ信号の受信方法に関する。
【背景技術】
【０００２】
半導体装置は、システム内で互いにデータ信号を送受信する。半導体装置は、このようなデータ信号を受信してデータ信号が論理ハイであるか、または論理ローであるかを区別しなければならない。したがって、半導体装置は、データ信号を受信するための入力受信器を備え、入力受信器がデータ信号を受信して、受信された信号が論理ハイであるか、または論理ローであるかを区別する。
【０００３】
半導体装置がシステム内で互いにデータ信号を送受信する方式には、差動方式と単一方式とがある。差動方式及び単一方式についての一例が特許文献１に開示されている。
【０００４】
図１は、差動方式による信号波形図を示す図面である。
【０００５】
図１に示すように、差動方式は、両半導体装置の間に２本のデータ伝送線を接続し、この２本の伝送線を通じてデータ信号ＤＡＴＡとデータ信号の相補信号／ＤＡＴＡとを共に伝送する方式である。差動方式は、単一方式に比べて共通モードノイズに対して優れた耐性及び約２倍の入力データアイ(ｉｎｐｕｔ ｄａｔａ ｅｙｅ)Ｗ１を有するという長所がある。しかし、差動方式では、２つの信号、すなわちデータ信号ＤＡＴＡとデータ信号の相補信号／ＤＡＴＡとが共に伝送されるため、半導体装置のピン数を増加させるという短所がある。
【０００６】
図２は、単一方式による信号波形図を示す図面である。
【０００７】
図２に示すように、単一方式は、両半導体装置の間に１本のデータ伝送線を接続し、この１本の伝送線を通じてデータ信号ＤＡＴＡを伝送する方式である。単一方式は、半導体装置のピン数を減少させるという長所がある。一方、差動方式に比べて共通モードノイズに弱く、差動方式に比べて約半分の入力データアイＷ２を有するという短所がある。
【０００８】
一方、システムのコストを減少させ、性能を向上させるためには、最小数の伝送線を使用して可能な限り多くのデータを伝送し、半導体装置の入力受信器での入力データアイが大きいことが望ましい。
【特許文献１】米国特許第６，５９０，４２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が達成しようとする技術的課題は、差動方式のように大きい入力データアイを提供し、単一方式のようにピン数を減少させうる半導体装置の二重基準入力受信器を提供するところにある。
【００１０】
本発明が達成しようとする他の技術的課題は、差動方式のように大きい入力データアイを提供し、単一方式のようにピン数を減少させうる半導体装置の入力データ信号の受信方法を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の好適な一実施形態に係る入力受信器は、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、前記クロック信号によって同期し、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファとを備えることを特徴とする。
【００１２】
前記本発明の好適な一実施形態に係る入力受信器は、前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器をさらに備えることを特徴とする。
【００１３】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００１４】
前記技術的課題を達成するための本発明の好適な他の実施形態に係る入力受信器は、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファとを備えることを特徴とする。
【００１５】
前記本発明の好適な他の実施形態に係る入力受信器は、前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器をさらに備えることを特徴とする。
【００１６】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００１７】
前記技術的課題を達成するための本発明の好適なさらに他の実施形態に係る入力受信器は、第１差動増幅型入力バッファ、第２差動増幅型入力バッファ、第１感知増幅型入力バッファ、第２感知増幅型入力バッファ、及び位相検出器を備えることを特徴とする。
【００１８】
第１差動増幅型入力バッファは、ポジティブ入力端子に入力される第１基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を差動増幅する。第２差動増幅型入力バッファは、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第２基準電圧との電圧差を差動増幅する。
【００１９】
第１感知増幅型入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する。第２感知増幅型入力バッファは、前記クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する。位相検出器は、前記第１感知増幅型入力バッファの出力信号と前記第２感知増幅型入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。
【００２０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２１】
前記他の技術的課題を達成するための本発明の好適な一実施形態に係る入力データ信号の受信方法は、第１入力バッファを利用して、クロック信号の第１論理状態の間、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、第２入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧及び前記入力データ信号を受信して前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階とを含むことを特徴とする。
【００２２】
前記本発明の好適な一実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００２３】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２４】
前記他の技術的課題を達成するための本発明の好適な他の実施形態に係る入力データ信号の受信方法は、第１入力バッファを利用して、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、第２入力バッファを利用して、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧及び前記入力データ信号を受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階とを含むことを特徴とする。
【００２５】
前記本発明の好適な他の実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００２６】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【００２７】
前記他の技術的課題を達成するための本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、第１差動増幅型入力バッファを利用して、前記第１差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより高い第１基準電圧及び前記入力データ信号を受信して、前記第１基準電圧と前記入力データ信号との電圧差を差動増幅する段階と、第２差動増幅型入力バッファを利用して、前記第２差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号と前記入力データ信号のレベルの中間レベルより低い第２基準電圧を受信して、前記入力データ信号と前記第２基準電圧との電圧差を差動増幅する段階とを含むことを特徴とする。
【００２８】
前記本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、第１感知増幅型入力バッファを利用して、クロック信号の第１論理状態の間、前記第１感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第１差動増幅型入力バッファの出力信号と前記第１差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、第２感知増幅型入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第２差動増幅型入力バッファの出力信号と前記第２差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階とをさらに含むことを特徴とする。
【００２９】
前記本発明の好適なさらに他の実施形態に係る入力データ信号の受信方法は、位相検出器を利用して、前記第１感知増幅型入力バッファにより感知増幅された信号と、前記第２感知増幅型入力バッファにより感知増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階をさらに含むことを特徴とする。
【００３０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高い。前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低い。
【発明の効果】
【００３１】
本発明による二重基準入力受信器及びその入力データ信号の受信方法は、差動方式のように大きい入力データアイを提供して、単一方式のようにピン数を減少させることができる長所がある。
【発明を実施するための最良の形態】
【００３２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を示す。
【００３３】
図３は、本発明の好適な一実施形態に係る二重基準入力受信器を示すブロック図である。
【００３４】
図３を参照すれば、本発明の好適な一実施形態に係る入力受信器は、第１入力バッファ３１、第２入力バッファ３３、及び位相検出器３５を備える。
【００３５】
第１入力バッファ３１は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ポジティブ(＋)入力端子に入力される入力データ信号ＤＡＴＡとネガティブ入力端子(−)に入力される第１基準電圧ＶＲＥＦＨとの電圧差を感知して増幅し、出力信号ＳＥＬ１を出力する。第２入力バッファ３３は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ポジティブ(＋)入力端子に入力される第２基準電圧ＶＲＥＦＬとネガティブ入力端子(−)に入力される入力データ信号ＤＡＴＡとの電圧差を感知して増幅し、出力信号ＳＥＬ２を出力する。
【００３６】
位相検出器３５は、第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２との位相差を検出し、検出された位相差に対応する出力信号ＤＩを発生させる。
【００３７】
ここで、第１基準電圧ＶＲＥＦＨのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより高く、第２基準電圧ＶＲＥＦＬのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより低い。第１基準電圧ＶＲＥＦＨとして半導体装置の内部で発生する電圧が使われてもよく、必要に応じて電源電圧ＶＤＤが使われてもよい。また、第２基準電圧ＶＲＥＦＬとして半導体装置の内部で発生する電圧が使われてもよく、必要に応じて接地電圧ＶＳＳが使われてもよい。
【００３８】
さらに説明すれば、第１入力バッファ３１は、入力データ信号ＤＡＴＡのローデータを検出するために使われ、入力データ信号ＤＡＴＡを第１基準電圧ＶＲＥＦＨと比較する。その理由は、図５及び図６の信号波形図に示すように、入力データ信号ＤＡＴＡのローデータは、第１基準電圧ＶＲＥＦＨと最も大きい電圧差を有するためである。
【００３９】
そして、第２入力バッファ３３は、入力データ信号ＤＡＴＡのハイデータを検出するために使われ、入力データ信号ＤＡＴＡを第２基準電圧ＶＲＥＦＬと比較する。その理由は、図５及び図６の信号波形図に示すように、入力データ信号ＤＡＴＡのハイデータは、第２基準電圧ＶＲＥＦＬと最も大きい電圧差を有するためである。
【００４０】
図４は、図３の本発明の好適な一実施形態に係る二重基準入力受信器を詳細に示す回路図である。
【００４１】
図４を参照すれば、第１入力バッファ３１は、クロスカップル感知増幅器(ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ)形態に構成され、入力受信部３１１、感知増幅部３１３、制御部３１５、及び反転バッファＩ１１を備える。入力受信部３１１は、ゲートに入力データ信号ＤＡＴＡが印加される第１入力トランジスタＮ１３及びゲートに第１基準電圧ＶＲＥＦＨが印加される第２入力トランジスタＮ１４を備える。第１入力トランジスタＮ１３のゲートが第１入力バッファ３１のポジティブ入力端子に該当し、第２入力トランジスタＮ１４のゲートが第１入力バッファ３１のネガティブ入力端子に該当する。ここで、第１入力トランジスタＮ１３及び第２入力トランジスタＮ１４は、ＮＭＯＳトランジスタから構成される。
【００４２】
感知増幅部３１３は、第１入力トランジスタＮ１３の一端及び第２入力トランジスタＮ１４の一端に接続され、第１入力トランジスタＮ１３の一端のレベルと第２入力トランジスタＮ１４の一端のレベルとの電圧差を感知して増幅する。感知増幅部３１３は、クロスカップルされる２個のＰＭＯＳトランジスタＰ１２、Ｐ１３及びクロスカップルされる２個のＮＭＯＳトランジスタＮ１１、Ｎ１２を備えて構成される。
【００４３】
制御部３１５は、第１入力トランジスタＮ１３及び第２入力トランジスタＮ１４の共通ノードと接地電圧ＶＳＳとの間に接続され、クロック信号ＣＬＫによって制御されるＮＭＯＳトランジスタＮ１５、電源電圧ＶＤＤと内部出力信号Ｖ１が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ１４、及び電源電圧ＶＤＤと内部出力信号の相補信号Ｖ１’が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ１１を備えて構成される。
【００４４】
クロック信号ＣＬＫの論理ハイ状態では、ＮＭＯＳトランジスタＮ１５はターンオンされ、ＰＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ１１はターンオフされる。これにより、入力受信部３１１及び感知増幅部３１３がイネーブルされて正常動作する。クロック信号ＣＬＫの論理ロー状態では、ＮＭＯＳトランジスタＮ１５はターンオフされ、ＰＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ１１はターンオンされる。これにより、入力受信部３１１及び感知増幅部３１３は、ディセーブルされて動作しない。この時、内部出力信号Ｖ１が出力されるノードと内部出力信号の相補信号Ｖ１’が出力されるノードとは、電源電圧ＶＤＤレベルとなる。
【００４５】
反転バッファＩ１１は、内部出力信号Ｖ１を反転させ、バッファリングして出力信号ＳＥＬ１を出力する。
【００４６】
第２入力バッファ３３は、第１入力バッファ３１と同様にクロスカップル感知増幅器の形態に構成され、入力受信部３３１、感知増幅部３３３、制御部３３５、及び反転バッファＩ３１を備える。入力受信部３３１は、ゲートに第２基準電圧ＶＲＥＦＬが印加される第１入力トランジスタＮ３３、及びゲートに入力データ信号ＤＡＴＡが印加される第２入力トランジスタＮ３４を備える。第１入力トランジスタＮ３３のゲートが第２入力バッファ３３のポジティブ入力端子に該当し、第２入力トランジスタＮ３４のゲートが第２入力バッファ３３のネガティブ入力端子に該当する。ここで、第１入力トランジスタＮ３３及び第２入力トランジスタＮ３４は、ＮＭＯＳトランジスタから構成される。
【００４７】
感知増幅部３３３は、第１入力トランジスタＮ３３の一端及び第２入力トランジスタＮ３４の一端に接続され、第１入力トランジスタＮ３３の一端のレベルと第２入力トランジスタＮ３４の一端のレベルとの電圧差を感知して増幅する。感知増幅部３３３は、クロスカップルされる２個のＰＭＯＳトランジスタＰ３２、Ｐ３３及びクロスカップルされる２個のＮＭＯＳトランジスタＮ３１、Ｎ３２を備えて構成される。
【００４８】
制御部３３５は、第１入力トランジスタＮ３３及び第２入力トランジスタＮ３４の共通ノードと接地電圧ＶＳＳとの間に接続され、クロック信号ＣＬＫによって制御されるＮＭＯＳトランジスタＮ３５、電源電圧ＶＤＤと内部出力信号Ｖ２が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ３４、及び電源電圧ＶＤＤと内部出力信号の相補信号Ｖ２’が出力されるノードとの間に接続され、クロック信号ＣＬＫによって制御されるＰＭＯＳトランジスタＰ３１を備えて構成される。
【００４９】
クロック信号ＣＬＫの論理ハイ状態では、ＮＭＯＳトランジスタＮ３５はターンオンされ、ＰＭＯＳトランジスタＰ３４及びＰＭＯＳトランジスタＰ３１はターンオフされる。これにより、入力受信部３３１及び感知増幅部３３３がイネーブルされて正常動作する。クロック信号ＣＬＫの論理ロー状態では、ＮＭＯＳトランジスタＮ３５はターンオフされ、ＰＭＯＳトランジスタＰ３４及びＰＭＯＳトランジスタＰ３１はターンオンされる。これにより、入力受信部３３１及び感知増幅部３３３は、ディセーブルされて動作しない。この時、内部出力信号Ｖ２が出力されるノードと内部出力信号の相補信号Ｖ２’が出力されるノードとは、電源電圧ＶＤＤレベルとなる。
【００５０】
反転バッファＩ３１は、内部出力信号Ｖ２を反転させ、バッファリングして出力信号ＳＥＬ２を出力する。
【００５１】
以上のように、第２入力バッファ３３は、第１入力バッファ３１と同じ構成を有する。しかし、第１入力バッファ３１では、入力データ信号ＤＡＴＡがポジティブ(＋)入力端子に該当するＮＭＯＳトランジスタＮ１３のゲートに入力される一方で、第２入力バッファ３３では、ネガティブ入力端子(−)に該当するＮＭＯＳトランジスタＮ３４のゲートに入力される点が異なる。そして、第１入力バッファ３１では、第１基準電圧ＶＲＥＦＨがネガティブ(−)入力端子に該当するＮＭＯＳトランジスタＮ１４のゲートに入力され、第２入力バッファ３３では、第２基準電圧ＶＲＥＦＬがポジティブ(＋)入力端子に該当するＮＭＯＳトランジスタＮ３３のゲートに入力される。
【００５２】
位相検出器３５は、第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２とをラッチするＳＲ(Ｓｅｔ−Ｒｅｓｅｔ)ラッチ形態の第１ラッチ回路３５１と、第１ラッチ回路３５１の両出力信号をラッチするＳＲラッチ形態の第２ラッチ回路３５３とを備えて構成される。第２ラッチ回路３５３から第１入力バッファの出力信号ＳＥＬ１と第２入力バッファの出力信号ＳＥＬ２との位相差に対応する出力信号ＤＩが出力される。第１ラッチ回路３５１は、２つのＮＡＮＤゲートＮＤ１１、ＮＤ１３から構成され、第２ラッチ回路３５３は、２つのＮＡＮＤゲートＮＤ３１、ＮＤ３３から構成される。
【００５３】
図３及び図４の一実施形態では、第１入力バッファ３１と第２入力バッファ３３とがクロック信号ＣＬＫによって同期及び制御される場合が示されている。しかし、第１入力バッファ３１と第２入力バッファ３３とは、クロック信号ＣＬＫによって同期及び制御されない他の様々な形態に実施できるということは、当業者に自明である。また、図３及び図４に示された一実施形態では、第１入力バッファ３１と第２入力バッファ３３とがクロスカップル感知増幅器の形態に構成された場合が示されているが、第１入力バッファ３１と第２入力バッファ３３とは、他の様々な形態の増幅器として実施されうるということは、当業者に自明である。
【００５４】
また、図３及び図４に示された一実施形態では、位相検出器３５がＳＲラッチ形態に構成された場合が示されているが、位相検出器３５は、他の様々な形態に実施されうるということは、当業者に自明である。
【００５５】
図５及び図６は、図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図を示す図面である。図５は、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡのレベルより高く、第２基準電圧ＶＲＥＦＬのレベルが入力データ信号ＤＡＴＡのレベルより低い場合を示す。図６は、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡのレベルの中間レベルより高く、入力データ信号ＤＡＴＡの最高レベルより低く、そして第２基準電圧ＶＲＥＦＬのレベルは、入力データ信号ＤＡＴＡのレベルの中間レベルより低く、入力データ信号ＤＡＴＡの最小レベルより高い場合を示す。
【００５６】
以下、図５の信号波形図を参照して、図４の二重基準入力受信器の動作と本発明の好適な一実施形態に係る入力データ信号の受信方法を説明する。本発明の好適な一実施形態に係る入力データ信号の受信方法は、図４の本発明の好適な一実施形態に係る二重基準入力受信器によって実行される。
【００５７】
クロック信号ＣＬＫの論理ロー区間の間には、第１入力バッファ３１の内部出力信号Ｖ１及びその相補信号Ｖ１’が電源電圧ＶＤＤレベルとなり、また第２入力バッファ３３の内部出力信号Ｖ２及びその相補信号Ｖ２’が電源電圧ＶＤＤレベルとなる。
【００５８】
入力データ信号ＤＡＴＡが図４の二重基準入力受信器に入力されれば、クロック信号ＣＬＫの論理ハイ区間の間、第１入力バッファ３１によって第１基準電圧ＶＲＥＦＨと入力データ信号ＤＡＴＡとの電圧差が感知増幅され、第２入力バッファ３３によって第２基準電圧ＶＲＥＦＬと入力データ信号ＤＡＴＡとの電圧差が感知増幅される。
【００５９】
まず、クロック信号ＣＬＫの論理ハイ区間の間に、入力データ信号ＤＡＴＡのレベルがローレベルである場合には(Ｐ１区間)、ＤＡＴＡとＶＲＥＦＨとの間には大きい電圧差が存在し、ＤＡＴＡとＶＲＥＦＬとの間には小さな電圧差が存在する。これにより、第１入力バッファ３１は、高速で入力データ信号ＤＡＴＡをディベロップ(ｄｅｖｅｌｏｐ)し、第２入力バッファ３３は、低速で入力データ信号ＤＡＴＡをディベロップする。
【００６０】
その結果、第１入力バッファ３１の内部出力信号Ｖ１が先に中間レベルに到達し、時間Ｔ後に第２入力バッファ３３の内部出力信号Ｖ２が同じ中間レベルに到達する。したがって、第１入力バッファの出力信号ＳＥＬ１が先に論理ハイとなり、ほぼ時間Ｔ後に第２入力バッファの出力信号ＳＥＬ２が論理ハイとなる。このように、第１入力バッファ３１と第２入力バッファ３３とは、電圧差を時間差Ｔに変換する役割を担う。
【００６１】
第１入力バッファの出力信号ＳＥＬ１が、第２入力バッファの出力信号ＳＥＬ２に比べて早く論理ハイになる場合には、出力信号ＳＥＬ１が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ハイとなる。
【００６２】
次に、クロック信号ＣＬＫの論理ハイ区間の間、入力データ信号ＤＡＴＡのレベルがハイレベルである場合には(Ｐ２区間)、ＤＡＴＡとＶＲＥＦＨとの間には小さな電圧差が存在し、ＤＡＴＡとＶＲＥＦＬとの間には大きい電圧差が存在する。これにより、第１入力バッファ３１は、低速でで入力データ信号ＤＡＴＡをディベロップし、第２入力バッファ３３は、高速で入力データ信号ＤＡＴＡをディベロップする。
【００６３】
その結果、第２入力バッファ３３の内部出力信号Ｖ２が先に中間レベルに到達し、時間Ｔ後に第１入力バッファ３１の内部出力信号Ｖ１が同じ中間レベルに到達する。したがって、第２入力バッファの出力信号ＳＥＬ２が先に論理ハイになり、ほぼ時間Ｔ後に第１入力バッファの出力信号ＳＥＬ１が論理ハイとなる。
【００６４】
第２入力バッファの出力信号ＳＥＬ２が、第１入力バッファの出力信号ＳＥＬ１に比べて早く論理ハイになる場合には、出力信号ＳＥＬ２が論理ハイになる時、位相検出器３５の出力信号ＤＩは論理ローとなる。
【００６５】
前述したような動作によって、位相検出器３５の出力信号ＤＩが論理ハイになれば、半導体装置の内部回路は、入力データ信号ＤＡＴＡのレベルをローレベルと認識する。そして、位相検出器３５の出力信号ＤＩが論理ローになれば、半導体装置の内部回路は、入力データ信号ＤＡＴＡのレベルをハイレベルと認識する。
【００６６】
一方、図６に示すように、第１基準電圧ＶＲＥＦＨのレベルが、入力データ信号ＤＡＴＡのレベルの中間レベルより高く、入力データ信号ＤＡＴＡの最高レベルより低く、そして第２基準電圧ＶＲＥＦＬのレベルが、入力データ信号ＤＡＴＡのレベルの中間レベルより低く、入力データ信号ＤＡＴＡの最小レベルより高い場合にも、本発明の好適な実施の形態に係る二重基準入力受信器は、図５に示された場合とほぼ同様に動作する。
【００６７】
但し、Ｐ１区間で第２基準電圧ＶＲＥＦＬのレベルが入力データ信号ＤＡＴＡの最小レベルより高いので、第２入力バッファ３３の内部出力信号Ｖ２の相補信号Ｖ２’がローレベルとなる。
【００６８】
この時、第２入力バッファ３３のディベロップ速度は、第１入力バッファ３１と同様に速く、したがって第１入力バッファ３１の内部出力信号Ｖ１と第２入力バッファ３３の内部出力信号の相補信号Ｖ２’とは、ほぼ同じ速度で同じ中間レベルに到達する。この場合には、第１入力バッファの出力信号ＳＥＬ１が論理ハイになり、第２入力バッファの出力信号ＳＥＬ２は論理ローが維持され、図５と同様に、出力信号ＳＥＬ１が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ハイとなる。
【００６９】
そして、Ｐ２区間では、第１基準電圧ＶＲＥＦＨのレベルが入力データ信号ＤＡＴＡの最大レベルよりは低いので、第１入力バッファ３１の内部出力信号Ｖ１の相補信号Ｖ１’がローレベルとなる。
【００７０】
この時、第１入力バッファ３１のディベロップ速度は、第２入力バッファ３３と同様に速く、したがって第２入力バッファ３３の内部出力信号Ｖ２と第１入力バッファ３１の内部出力信号の相補信号Ｖ１’とは、ほぼ同じ速度で同じ中間レベルに到達する。この場合には、第２入力バッファの出力信号ＳＥＬ２が論理ハイになり、第１入力バッファの出力信号ＳＥＬ１は論理ローが維持され、、図５と同様に、出力信号ＳＥＬ２が論理ハイになる時、位相検出器３５の出力信号ＤＩが論理ローとなる。
【００７１】
図７は、本発明の好適な他の実施形態に係る二重基準入力受信器を示すブロック図である。
【００７２】
図７を参照すれば、本発明の好適な他の実施形態に係る入力受信器は、第１差動増幅型入力バッファ７１、第２差動増幅型入力バッファ７３、第１感知増幅型入力バッファ７５、第２感知増幅型入力バッファ７７、及び位相検出器７９を備える。
【００７３】
第１差動増幅型入力バッファ７１は、ポジティブ入力端子(＋)に入力される第１基準電圧ＶＲＥＦＨと、ネガティブ入力端子(−)に入力される入力データ信号ＤＡＴＡとの電圧差を差動増幅して、出力信号ＯＵＴＨ及びその相補信号ＯＵＴＨＢを出力する。第２差動増幅型入力バッファ７３は、ポジティブ入力端子(＋)に入力される入力データ信号ＤＡＴＡと、ネガティブ入力端子(−)に入力される第２基準電圧ＶＲＥＦＬとの電圧差を差動増幅して、出力信号ＯＵＴＬ及びその相補信号ＯＵＴＬＢを出力する。
【００７４】
第１感知増幅型入力バッファ７５は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ネガティブ(−)入力端子に入力される第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨと、ポジティブ(＋)入力端子に入力される第１差動増幅型入力バッファ７１の出力信号の相補信号ＯＵＴＨＢとの電圧差を感知して増幅し、出力信号ＳＥＬ１を出力する。第２感知増幅型入力バッファ７７は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫによってイネーブルまたはディセーブルされ、ネガティブ(−)入力端子に入力される第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬと、ポジティブ(＋)入力端子に入力される第２差動増幅型入力バッファ７３の出力信号の相補信号ＯＵＴＬＢとの電圧差を感知して増幅し、出力信号ＳＥＬ２を出力する。
【００７５】
第１感知増幅型入力バッファ７５は、図３及び図４の一実施形態に示された入力バッファ３１と構成が同一である。第２感知増幅型入力バッファ７７は、図３及び図４の一実施形態に示された入力バッファ３３と構成が同一である。但し、図７の実施形態では、第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨが、図４に示された入力受信部３１１の第２入力トランジスタＮ１４のゲート(第１感知増幅型入力バッファ７５のネガティブ(−)入力端子に該当する)に入力され、出力信号ＯＵＴＨの相補信号ＯＵＴＨＢが、入力受信部３１１の第１入力トランジスタＮ１３のゲート(第１感知増幅型入力バッファ７５のポジティブ(＋)入力端子に該当する)に入力される。
【００７６】
そして、図７の実施形態では、第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬが、図４に示された入力受信部３３１の第２入力トランジスタＮ３４のゲート(第２感知増幅型入力バッファ７７のネガティブ(−)入力端子に該当する)に入力され、出力信号ＯＵＴＬの相補信号ＯＵＴＬＢが、入力受信部３３１の第１入力トランジスタＮ３３のゲート(第２感知増幅型入力バッファ７７のポジティブ(＋)入力端子に該当する)に入力される。
【００７７】
第１差動増幅型入力バッファ７１と第１感知増幅型入力バッファ７５とは、入力データ信号ＤＡＴＡのローデータを検出するために使われる。第２差動増幅型入力バッファ７３と第２感知増幅型入力バッファ７７とは、入力データ信号ＤＡＴＡのハイデータを検出するために使われる。
【００７８】
位相検出器７９は、第１感知増幅型入力バッファ７５の出力信号ＳＥＬ１と第２感知増幅型入力バッファ７７の出力信号ＳＥＬ２との位相差を検出し、検出された位相差に対応する出力信号ＤＩを発生させる。位相検出器７９は、図３及び図４の一実施形態に示された位相検出器３５と構成が同一である。
【００７９】
図８は、図７に示された第１差動増幅型入力バッファ７１の詳細な回路を示す図面であり、図９は、図７に示された第２差動増幅型入力バッファ７３の詳細な回路を示す図面である。
【００８０】
図８に示すように、第１差動増幅型入力バッファ７１は、一般的な差動増幅器から構成され、２つの負荷抵抗Ｒ８１、Ｒ８２、２つの入力トランジスタＮ８１、Ｎ８２、及びバイアストランジスタＮ８３を備える。
【００８１】
入力トランジスタＮ８１のゲートに第１基準電圧ＶＲＥＦＨが印加され、入力トランジスタＮ８２のゲートに入力データ信号ＤＡＴＡが印加される。入力トランジスタＮ８１のゲートが第１差動増幅型入力バッファ７１のポジティブ入力端子(＋)に該当し、入力トランジスタＮ８２のゲートが第１差動増幅型入力バッファ７１のネガティブ入力端子(−)に該当する。バイアストランジスタＮ８３のゲートには、バイアストランジスタＮ８３のターンオン及びターンオフを制御するバイアス電圧ＶＢＩＡＳが印加される。
【００８２】
負荷抵抗Ｒ８２と入力トランジスタＮ８２との接続ノードから第１差動増幅型入力バッファ７１の出力信号ＯＵＴＨが出力され、負荷抵抗Ｒ８１と入力トランジスタＮ８１との接続ノードから第１差動増幅型入力バッファ７１の出力信号の相補信号ＯＵＴＨＢが出力される。ここで、入力トランジスタＮ８１、入力トランジスタＮ８２、及びバイアストランジスタＮ８３は、ＮＭＯＳトランジスタから構成される。
【００８３】
図９に示すように、第２差動増幅型入力バッファ７３は、一般的な差動増幅器から構成され、２つの負荷抵抗Ｒ９１、Ｒ９２、２つの入力トランジスタＮ９１、Ｎ９２、及びバイアストランジスタＮ９３を備える。
【００８４】
入力トランジスタＮ９１のゲートに入力データ信号ＤＡＴＡが印加され、入力トランジスタＮ９２のゲートに第２基準電圧ＶＲＥＦＬが印加される。入力トランジスタＮ９１のゲートが第２差動増幅型入力バッファ７３のポジティブ入力端子(＋)に該当し、入力トランジスタＮ９２のゲートが第２差動増幅型入力バッファ７３のネガティブ入力端子(−)に該当する。バイアストランジスタＮ９３のゲートには、バイアストランジスタＮ９３のターンオン及びターンオフを制御するバイアス電圧ＶＢＩＡＳが印加される。
【００８５】
負荷抵抗Ｒ９２と入力トランジスタＮ９２との接続ノードから第２差動増幅型入力バッファ７３の出力信号ＯＵＴＬが出力され、負荷抵抗Ｒ９１と入力トランジスタＮ９１との接続ノードから第２差動増幅型入力バッファ７３の出力信号の相補信号ＯＵＴＬＢが出力される。ここで、入力トランジスタＮ９１、入力トランジスタＮ９２、及びバイアストランジスタＮ９３は、ＮＭＯＳトランジスタから構成される。
【００８６】
第１差動増幅型入力バッファ７１及び第２差動増幅型入力バッファ７３の動作は、当業者に自明なものであるため、その詳細な説明は省略する。
【００８７】
前述した図７の他の好適な実施形態に係る二重基準入力受信器の動作は、図３の一実施形態に係る二重基準入力受信器の動作とほぼ同様であり、また各入力受信器によって実行される入力データ信号の受信方法もほぼ同様である。したがって、図７の二重基準入力受信器の動作と該入力受信器によって実行される入力データ信号の受信方法についての詳細な説明は省略する。
【００８８】
一方、図７の実施形態では、第１感知増幅型入力バッファ７５と第２感知増幅型入力バッファ７７とがクロック信号ＣＬＫによって同期及び制御される場合が示されているが、クロック信号ＣＬＫによって同期及び制御されない他の様々な形態に実施されうるということは、当業者に自明である。また、図７の実施形態では、第１感知増幅型入力バッファ７５及び第２感知増幅型入力バッファ７７が示されているが、第１感知増幅型入力バッファ７５及び第２感知増幅型入力バッファ７７の代りに、他の様々な形態の増幅器が使われうるということは、当業者に自明である。
【００８９】
また、図７の実施形態において、第１差動増幅型入力バッファ７１が図８の回路のように構成され、第２差動増幅型入力バッファ７３が図９の回路のように構成されうるが、他の様々な形態に実施されうるということは当業者に自明である。また、図７の実施形態において、位相検出器７９が、図４の一実施形態のようにＳＲラッチ形態に構成されうるが、他の様々な形態で実施されうるということは当業者に自明である。
【００９０】
前述したように、本発明の好適な実施の形態に係る二重基準入力受信器及びその入力データ信号の受信方法は、単一方式のように外部から入力される一つのデータ信号ＤＡＴＡのみを利用する。したがって、入力データ信号ＤＡＴＡを受信する一つのピンのみが必要なので、半導体装置のピン数を減少させることができるという長所がある。また、前述したように、本発明の好適な実施の形態に係る二重基準入力受信器及びその入力データ信号の受信方法は、２つの基準電圧、すなわち高いレベルの第１基準電圧ＶＲＥＦＨ及び低いレベルの第２基準電圧ＶＲＥＦＬを利用する。従って、本発明の好適な実施の形態に係る二重基準入力受信器は、差動方式のように大きい入力データアイを提供することができるという長所がある。
【００９１】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的として使われたものに過ぎず、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許特許の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００９２】
本発明による二重基準入力受信器及びその入力データ信号の受信方法は、半導体装置に利用できる。
【図面の簡単な説明】
【００９３】
【図１】差動方式による信号波形図を示す図面である。
【図２】単一方式による信号波形図を示す図面である。
【図３】本発明の好適な一実施形態に係る二重基準入力受信器を示すブロック図である。
【図４】図３の本発明の好適な一実施形態に係る二重基準入力受信器を詳細に示す回路図である。
【図５】図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図を示す図面である。
【図６】図４の本発明の好適な一実施形態に係る二重基準入力受信器の各信号の信号波形図の他の例を示す図面である。
【図７】本発明の好適な他の実施形態に係る二重基準入力受信器を示すブロック図である。
【図８】図７に示された第１差動増幅型入力バッファの詳細な回路を示す図面である。
【図９】図７に示された第２差動増幅型入力バッファの詳細な回路を示す図面である。
【符号の説明】
【００９４】
３１ 第１入力バッファ
３３ 第２入力バッファ
３５ 位相検出器
３１１、３３１ 入力受信部
３１３、３３３ 感知増幅部
３１５、３３５ 制御部
３５１ 第１ラッチ回路
３５３ 第２ラッチ回路
ＣＬＫ クロック信号
ＤＡＴＡ 入力データ信号
ＤＩ、ＳＥＬ１、ＳＥＬ２ 出力信号
Ｉ１１、Ｉ３１ 反転バッファ
Ｎ１１、Ｎ１２、Ｎ１５、Ｎ３１、Ｎ３２、Ｎ３５ ＮＭＯＳトランジスタ
Ｎ１３、Ｎ３３ 第１入力トランジスタ
Ｎ１４、Ｎ３４ 第２入力トランジスタ
ＮＤ１１、ＮＤ１３、ＮＤ３１、ＮＤ３３ ＮＡＮＤゲート
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４ ＰＭＯＳトランジスタ
Ｖ１、Ｖ２ 内部出力信号
Ｖ１’、Ｖ２’ 相補信号
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＶＲＥＦＨ 第１基準電圧
ＶＲＥＦＬ 第２基準電圧
【特許請求の範囲】
【請求項１】
入力データ信号を受信する入力受信器であって、
クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、
前記クロック信号によって同期し、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファと、
前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、を備えることを特徴とする入力受信器。
【請求項２】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項１に記載の入力受信器。
【請求項３】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項１に記載の入力受信器。
【請求項４】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２に記載の入力受信器。
【請求項５】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３に記載の入力受信器。
【請求項６】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項１に記載の入力受信器。
【請求項７】
前記第１入力バッファは、
ゲートに前記入力データ信号が印加される第１入力トランジスタ及びゲートに前記第１基準電圧が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第１入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１入力バッファのネガティブ入力端子であることを特徴とする請求項１に記載の入力受信器。
【請求項８】
前記第２入力バッファは、
ゲートに前記第２基準電圧が印加される第１入力トランジスタ及びゲートに前記入力データ信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項１に記載の入力受信器。
【請求項９】
入力データ信号を受信する入力受信器であって、
ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、
ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファと、
前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、を備えることを特徴とする入力受信器。
【請求項１０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項９に記載の入力受信器。
【請求項１１】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項９に記載の入力受信器。
【請求項１２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項１０に記載の入力受信器。
【請求項１３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項１１に記載の入力受信器。
【請求項１４】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項９に記載の入力受信器。
【請求項１５】
前記第１入力バッファは、
ゲートに前記入力データ信号が印加される第１入力トランジスタ及びゲートに前記第１基準電圧が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部とを備え、
前記第１入力トランジスタのゲートが前記第１入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１入力バッファのネガティブ入力端子であることを特徴とする請求項９に記載の入力受信器。
【請求項１６】
前記第１入力バッファは、
クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部をさらに備えることを特徴とする請求項１５に記載の入力受信器。
【請求項１７】
前記第２入力バッファは、
ゲートに前記第２基準電圧が印加される第１入力トランジスタ及びゲートに前記入力データ信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項９に記載の入力受信器。
【請求項１８】
前記第２入力バッファは、
クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部をさらに備えることを特徴とする請求項１７に記載の入力受信器。
【請求項１９】
入力データ信号を受信する入力受信器であって、
ポジティブ入力端子に入力される第１基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を差動増幅する第１差動増幅型入力バッファと、
ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第２基準電圧との電圧差を差動増幅する第２差動増幅型入力バッファと、
クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する第１感知増幅型入力バッファと、
前記クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する第２感知増幅型入力バッファと、
前記第１感知増幅型入力バッファの出力信号と前記第２感知増幅型入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、
を備えることを特徴とする入力受信器。
【請求項２０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項１９に記載の入力受信器。
【請求項２１】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項１９に記載の入力受信器。
【請求項２２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２０に記載の入力受信器。
【請求項２３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項２１に記載の入力受信器。
【請求項２４】
前記第１感知増幅型入力バッファ及び前記第２感知増幅型入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項１９に記載の入力受信器。
【請求項２５】
前記第１感知増幅型入力バッファは、
ゲートに前記第１差動増幅型入力バッファの出力信号の相補信号が印加される第１入力トランジスタ及びゲートに前記第１差動増幅型入力バッファの出力信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第１感知増幅型入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１感知増幅型入力バッファのネガティブ入力端子であることを特徴とする請求項１９に記載の入力受信器。
【請求項２６】
前記第２感知増幅型入力バッファは、
ゲートに前記第２差動増幅型入力バッファの出力信号の相補信号が印加される第１入力トランジスタ及びゲートに前記第２差動増幅型入力バッファの出力信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項１９に記載の入力受信器。
【請求項２７】
入力データ信号を受信する方法であって、
第１入力バッファを利用して、クロック信号の第１論理状態の間、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、
第２入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧と前記入力データ信号とを受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階と、
位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項２８】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項２９】
前記第２基準電圧は、接地電圧であることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項３０】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項３１】
入力データ信号を受信する方法であって、
第１入力バッファを利用して、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、
第２入力バッファを利用して、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧と前記入力データ信号とを受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階と、
位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項３２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３４】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３５】
入力データ信号を受信する方法であって、
第１差動増幅型入力バッファを利用して、前記第１差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより高い第１基準電圧と前記入力データ信号とを受信して、前記第１基準電圧と前記入力データ信号との電圧差を差動増幅する段階と、
第２差動増幅型入力バッファを利用して、前記第２差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号と前記入力データ信号のレベルの中間レベルより低い第２基準電圧とを受信して、前記入力データ信号と前記第２基準電圧との電圧差を差動増幅する段階と、
第１感知増幅型入力バッファを利用して、クロック信号の第１論理状態の間、前記第１感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第１差動増幅型入力バッファの出力信号と前記第１差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、
第２感知増幅型入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第２差動増幅型入力バッファの出力信号と前記第２差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、
位相検出器を利用して、前記第１感知増幅型入力バッファにより感知増幅された信号と、前記第２感知増幅型入力バッファにより感知増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項３６】
前記第１基準電圧は、電源電圧であることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【請求項３７】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【請求項３８】
前記第１感知増幅型入力バッファ及び前記第２感知増幅型入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【請求項１】
入力データ信号を受信する入力受信器であって、
クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、
前記クロック信号によって同期し、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファと、
前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、を備えることを特徴とする入力受信器。
【請求項２】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項１に記載の入力受信器。
【請求項３】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項１に記載の入力受信器。
【請求項４】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２に記載の入力受信器。
【請求項５】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３に記載の入力受信器。
【請求項６】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項１に記載の入力受信器。
【請求項７】
前記第１入力バッファは、
ゲートに前記入力データ信号が印加される第１入力トランジスタ及びゲートに前記第１基準電圧が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第１入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１入力バッファのネガティブ入力端子であることを特徴とする請求項１に記載の入力受信器。
【請求項８】
前記第２入力バッファは、
ゲートに前記第２基準電圧が印加される第１入力トランジスタ及びゲートに前記入力データ信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項１に記載の入力受信器。
【請求項９】
入力データ信号を受信する入力受信器であって、
ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅する第１入力バッファと、
ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を感知して増幅する第２入力バッファと、
前記第１入力バッファの出力信号と前記第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、を備えることを特徴とする入力受信器。
【請求項１０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項９に記載の入力受信器。
【請求項１１】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項９に記載の入力受信器。
【請求項１２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項１０に記載の入力受信器。
【請求項１３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項１１に記載の入力受信器。
【請求項１４】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項９に記載の入力受信器。
【請求項１５】
前記第１入力バッファは、
ゲートに前記入力データ信号が印加される第１入力トランジスタ及びゲートに前記第１基準電圧が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部とを備え、
前記第１入力トランジスタのゲートが前記第１入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１入力バッファのネガティブ入力端子であることを特徴とする請求項９に記載の入力受信器。
【請求項１６】
前記第１入力バッファは、
クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部をさらに備えることを特徴とする請求項１５に記載の入力受信器。
【請求項１７】
前記第２入力バッファは、
ゲートに前記第２基準電圧が印加される第１入力トランジスタ及びゲートに前記入力データ信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項９に記載の入力受信器。
【請求項１８】
前記第２入力バッファは、
クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部をさらに備えることを特徴とする請求項１７に記載の入力受信器。
【請求項１９】
入力データ信号を受信する入力受信器であって、
ポジティブ入力端子に入力される第１基準電圧とネガティブ入力端子に入力される前記入力データ信号との電圧差を差動増幅する第１差動増幅型入力バッファと、
ポジティブ入力端子に入力される前記入力データ信号とネガティブ入力端子に入力される第２基準電圧との電圧差を差動増幅する第２差動増幅型入力バッファと、
クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第１差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する第１感知増幅型入力バッファと、
前記クロック信号によって同期して、イネーブルまたはディセーブルされ、ネガティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号と、ポジティブ入力端子に入力される前記第２差動増幅型入力バッファの出力信号の相補信号との電圧差を感知増幅する第２感知増幅型入力バッファと、
前記第１感知増幅型入力バッファの出力信号と前記第２感知増幅型入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる位相検出器と、
を備えることを特徴とする入力受信器。
【請求項２０】
前記第１基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより高いことを特徴とする請求項１９に記載の入力受信器。
【請求項２１】
前記第２基準電圧のレベルは、前記入力データ信号のレベルの中間レベルより低いことを特徴とする請求項１９に記載の入力受信器。
【請求項２２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２０に記載の入力受信器。
【請求項２３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項２１に記載の入力受信器。
【請求項２４】
前記第１感知増幅型入力バッファ及び前記第２感知増幅型入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項１９に記載の入力受信器。
【請求項２５】
前記第１感知増幅型入力バッファは、
ゲートに前記第１差動増幅型入力バッファの出力信号の相補信号が印加される第１入力トランジスタ及びゲートに前記第１差動増幅型入力バッファの出力信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第１感知増幅型入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第１感知増幅型入力バッファのネガティブ入力端子であることを特徴とする請求項１９に記載の入力受信器。
【請求項２６】
前記第２感知増幅型入力バッファは、
ゲートに前記第２差動増幅型入力バッファの出力信号の相補信号が印加される第１入力トランジスタ及びゲートに前記第２差動増幅型入力バッファの出力信号が印加される第２入力トランジスタを備える入力受信部と、
前記第１入力トランジスタの一端及び前記第２入力トランジスタの一端に接続され、前記第１入力トランジスタの一端のレベルと前記第２入力トランジスタの一端のレベルとの電圧差を感知して増幅する感知増幅部と、
前記クロック信号に応答して、前記入力受信部及び前記感知増幅部をイネーブルまたはディセーブルさせる制御部と、を備え、
前記第１入力トランジスタのゲートが前記第２入力バッファのポジティブ入力端子であり、前記第２入力トランジスタのゲートが前記第２入力バッファのネガティブ入力端子であることを特徴とする請求項１９に記載の入力受信器。
【請求項２７】
入力データ信号を受信する方法であって、
第１入力バッファを利用して、クロック信号の第１論理状態の間、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、
第２入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧と前記入力データ信号とを受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階と、
位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項２８】
前記第１基準電圧は、電源電圧であることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項２９】
前記第２基準電圧は、接地電圧であることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項３０】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項２７に記載の入力データ信号の受信方法。
【請求項３１】
入力データ信号を受信する方法であって、
第１入力バッファを利用して、前記第１入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号及び前記入力データ信号のレベルの中間レベルより高い第１基準電圧を受信して、前記入力データ信号と前記第１基準電圧との電圧差を感知増幅する段階と、
第２入力バッファを利用して、前記第２入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより低い第２基準電圧と前記入力データ信号とを受信して、前記第２基準電圧と前記入力データ信号との電圧差を感知増幅する段階と、
位相検出器を利用して、前記入力データ信号と前記第１基準電圧との電圧差を感知して増幅された信号と、前記第２基準電圧と前記入力データ信号との電圧差を感知して増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項３２】
前記第１基準電圧は、電源電圧であることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３３】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３４】
前記第１入力バッファ及び前記第２入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項３１に記載の入力データ信号の受信方法。
【請求項３５】
入力データ信号を受信する方法であって、
第１差動増幅型入力バッファを利用して、前記第１差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号のレベルの中間レベルより高い第１基準電圧と前記入力データ信号とを受信して、前記第１基準電圧と前記入力データ信号との電圧差を差動増幅する段階と、
第２差動増幅型入力バッファを利用して、前記第２差動増幅型入力バッファのポジティブ入力端子及びネガティブ入力端子を介して、前記入力データ信号と前記入力データ信号のレベルの中間レベルより低い第２基準電圧とを受信して、前記入力データ信号と前記第２基準電圧との電圧差を差動増幅する段階と、
第１感知増幅型入力バッファを利用して、クロック信号の第１論理状態の間、前記第１感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第１差動増幅型入力バッファの出力信号と前記第１差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、
第２感知増幅型入力バッファを利用して、前記クロック信号の第１論理状態の間、前記第２感知増幅型入力バッファのネガティブ入力端子及びポジティブ入力端子を介して、前記第２差動増幅型入力バッファの出力信号と前記第２差動増幅型入力バッファの出力信号の相補信号とを受信して、該両信号間の電圧差を感知増幅する段階と、
位相検出器を利用して、前記第１感知増幅型入力バッファにより感知増幅された信号と、前記第２感知増幅型入力バッファにより感知増幅された信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる段階と、を含むことを特徴とする入力データ信号の受信方法。
【請求項３６】
前記第１基準電圧は、電源電圧であることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【請求項３７】
前記第２基準電圧は、接地電圧であることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【請求項３８】
前記第１感知増幅型入力バッファ及び前記第２感知増幅型入力バッファは、クロスカップル感知増幅器を備えることを特徴とする請求項３５に記載の入力データ信号の受信方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−６８１７６（Ｐ２００７−６８１７６Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００６−２３１１４０（Ｐ２００６−２３１１４０）
【出願日】平成１８年８月２８日（２００６．８．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１８年８月２８日（２００６．８．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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