【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】異なるタイミングで受信されるリファレンス信号間の相関から推定できる周波数偏差の範囲を拡大する。
【解決手段】受信装置１２は、異なる複数の受信間隔で受信されるリファレンス信号に基づいて、複数の受信間隔毎に各受信間隔において生じる受信信号の位相差を推定する処理と、推定された位相差に基づいて、複数の受信間隔毎に複数の位相差候補を決定する候補決定処理と、複数の受信間隔毎に選択される位相差候補同士を組み合わせて形成される位相差候補の複数の組合せの中から、複数の受信間隔における受信信号の位相差を示す組合せを選択する選択処理と、選択された組合せに含まれる位相差候補に基づいて受信信号の周波数偏差を推定する推定処理を実行する制御部１７を備える。 （もっと読む）

【課題】入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法等を提供する。
【解決手段】一実施形態で、方法は、第１のクロック信号の第１の周波数を第１の周波数と基準クロック周波数の基準クロック周波数との間の周波数差に基づき調整するステップ（６０３）と、第１のクロック信号の第１の周波数及び第１の位相を第１のクロック信号と入力データビットストリームとの間の位相差及び第１の周波数と基準クロック周波数との間の周波数差に基づき更に調整して、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するステップ（６０６）とを有する。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】パターン検出回路の回路規模を削減し、コストダウンすることができる受信装置を提供する。
【解決手段】Ｍビット長の特定パターンを含むシリアルデータをＮビット（Ｎ＜Ｍ）幅のパラレルデータに変換する変換回路と、パラレルデータの、連続するＮビットの範囲のそれぞれのビットを先頭とするＬビット（Ｎ≦Ｌ＜Ｍ）の部分と特定パターンの対応する部分とを比較する比較回路と、比較回路が、連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と特定パターンの先頭からＬビットの部分との一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒとして、Ｎビットの範囲およびＫ、Ｎ、ｑ、ｒによって決まる特定の周期内に、特定のビットを先頭とするＪビット（Ｊ≦Ｍ−Ｌ）の部分と特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する検出回路とを備える。 （もっと読む）

【課題】
安定的な動作を確保できる半導体回路装置、及び情報処理装置を提供することを課題とする。
【解決手段】
半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲から位相が外れた前記出力信号の検出回数をカウントするカウンタと、前記遅延部の動作条件又は外的要因に応じて、前記カウンタのカウント数のディスカウント数を表すディスカウント信号を生成するディスカウント制御部と、前記カウンタのカウント数と前記ディスカウント信号が表すディスカウント数とに基づき、前記出力信号の位相のエラーの有無を判定するエラー判定部とを含む。 （もっと読む）

【課題】 本発明は、判定帰還型等化器を用いた受信機のためのクロック回復回路を提供する。
【解決手段】 特定の実施形態では、方法は、判定帰還型等化器（ＤＦＥ）により、送信データを有する第１の信号を受信し、前記ＤＦＥにより、前記送信データを有する等化信号に前記第１の信号を調整し、位相誤り検出器により、前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、前記位相誤り検出器により、前記検出された位相誤りに基づき位相誤りレベルを生成し、前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路により、前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する。 （もっと読む）

【課題】参照クロックが不要なインタポレータ方式のＣＤＲ回路を小面積で実現することができる技術を提供する。
【解決手段】ＣＤＲ回路１０１において、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路１１７と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路１１８とを含み、データエッジ位置計測回路１１７の計測結果とクロックエッジ位置計測回路１１８の計測結果に応じて、再生クロックの周波数を調整する周波数調整回路１１６を有する。エッジの近傍と遠方の判定には、ＣＣＬ回路の最小入力振幅を制御することで実現している。 （もっと読む）

【課題】マルチパスフェージング環境においても正確な同期タイミングを得ることができる送信装置、送信方法、受信装置、及び受信方法を提供すること。
【解決手段】送信データ列を周波数領域に変換した信号を時間領域信号に変換した信号を送信する送信装置において、第１のプリアンブルパターンの各ビットをｎ（ｎは２以上の整数）ビット及びｋ（ｋはｋ≠ｎである２以上の整数）ビット連続させたビット列を含む第２及び第３のプリアンブルパターンと前記第１のプリアンブルパターンとのうち少なくとも２つのプリアンブルパターンを出力するプリアンブルパターン生成部と、前記プリアンブルパターン生成部から出力された前記少なくとも２つのプリアンブルパターンを含む前記送信信号を送信する送信部とを備える。 （もっと読む）

【課題】多相クロックを使用する伝送システムの受信回路で、受信信号の安定した状態で取り込みを行い、ビットエラーレータを低減する。
【解決手段】所定数の位相の異なる複数のクロックを発生可能で、所定数以下の受信に使用するクロック相数に対応した多相クロックを発生する多相クロック発生回路51と、多相クロックで受信信号を取り込む取込回路25B,25Dと、受信信号と多相クロックの位相差を検出する位相検出回路44A-44Pと、検出した位相差に基づいて、受信信号の取り込みに適した多相クロックの位相調整量を抽出する評価回路56と、抽出した位相調整量に応じて、多相受信クロックの位相を調整する位相調整回路53と、を有する受信回路。 （もっと読む）

【課題】伝送路の帯域利用効率を向上できる光パケットスイッチ装置を提供する。
【解決手段】光パケットスイッチ装置１０は、光スイッチ制御部１３と、光スイッチ部１６とを備える。光スイッチ制御部１３は、光電変換部と、ＣＤＲ部と、シリアル／パラレル変換部と、分周部と、パラレルデータ信号の中からフレーム同期パターンを検出すると共に、パラレルデータ信号の先頭ビットに対して何ビットずれた位置にフレーム同期パターンが格納されているかを示す遅延ビット数を検出する同期パターン検出部と、ヘッダを解析して、光パケット信号の光パケット長および方路情報を検出するヘッダ解析部と、ヘッダ解析部で検出された光パケット長および方路情報と、同期パターン検出部で検出された遅延ビット数情報とに基づいて、競合する光パケット信号の通過／破棄を判定する出力競合判定部３４とを備える。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】回路構成の複雑化、消費電力の増大を抑止しつつ、複数チャネル間の同期化が可能となり、高速シリアル通信に適用することが可能な位相調整回路、受信装置、および通信システムを提供する。
【解決手段】位相調整回路３１０は、クロックに応答して所定の位置に同期パターンが挿入されているシリアルデータをパラレルデータに変換するシリアルパラレル変換部３１３と、シリアルパラレル変換部３１３によるパラレルデータの同期パターンの位置を検出する同期パターン位置検出部３１６と、同期パターン位置検出部３１６で検出された同期パターン位置情報により、同期パターン位置に合わせてパラレルデータおよびクロックの位相を調整する調整部３１５とを有する。 （もっと読む）

【課題】 多相クロック信号を用いてデータを受信する受信回路において、多相クロック信号の位相歪みを抑制すること。
【解決手段】 本受信回路３０は、位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータ４０と、位相コードに変動を与える位相変動回路５２と、位相コードの変動に対する多相クロック出力信号の変動を検出する位相検出回路４６と、位相検出回路４６の検出結果に基づき、位相インターポレータ４０の位相歪みを推定する歪み推定回路５２と、歪み推定回路５２の推定結果に基づき、位相歪みを補正する補正回路５２と、を備える。 （もっと読む）

【課題】従来の半導体装置は、送信クロックの周波数が安定するまでに多くの時間を要する問題があった。
【解決手段】本発明の半導体装置は、送信クロックＣＬＫから生成される受信クロックＲＣＬＫと入力信号ＲＤと間の位相の進み又は遅れを示す位相差信号を生成し、受信クロックＲＣＬＫの位相を入力信号ＲＤの位相に追従させる制御を行う位相追従ループと、受信クロックＲＣＬＫの周波数を入力信号ＲＤの周波数に追従させる制御を行う周波数追従ループと、を有し、入力信号ＲＤからデータ信号Ｓｏｕｔ及びデータ信号に対応する同期クロックＳＣＬＫの抽出を行うクロックアンドデータリカバリ回路１３と、位相差信号に基づき生成される周波数差信号ＦＰに応じて周波数調整信号Ｆａｄｊにより示される値を増減させる周波数誤差調整器１４と、周波数調整信号Ｆａｄｊに基づき送信クロックＣＬＫの周波数を増減させる発振器１２と、を有する。 （もっと読む）

【課題】伝送フレームのクロックとクライアント信号のクロックとの周波数偏差を高精度かつ高速に検出することが可能な偏差検出装置及び方法を提供すること。
【解決手段】本発明の一態様は、クライアント信号のクロックと伝送フレームのクロックとの周波数偏差を検出する偏差検出装置であって、前記クライアント信号のクロックをカウントする第１カウンタと、前記伝送フレームのクロックに複数の位相差を付与する位相シフタと、前記複数の位相差が付与された伝送フレームの各クロックを並列的にカウントする第２カウンタと、前記第２カウンタから出力される各クロックのカウント値を加算する加算処理部と、前記加算された合計カウント値を前記複数の位相差が付与された伝送フレームの各クロックの個数により平均化し、算出された平均値を前記周波数偏差として出力する平均処理部とを有する偏差検出装置に関する。 （もっと読む）

【課題】方法は、Ｎ個の入力ストリームを受け取る工程を含む。
【解決手段】Ｎ個の入力ストリームおける入力データ・ビットに基づいて、回復されたクロック信号を生成する工程であって、回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及びクロック周波数を有する回復されたクロック信号に基づいてＮ個の入力ストリームのうちの一入力データ・ビットストリームに対するクロック信号を生成する工程と、Ｎ個のそれぞれのクロック信号と、Ｎ個の入力ビットストリームそれぞれとの間の位相差を検出する工程と、それぞれの位相差をなくすようＮ個のクロック信号の位相を調節する工程である。 （もっと読む）

【課題】高速かつ消費電力の低いバーストＣＤＲ回路を提供することを目的とする。
【解決手段】複数のクロックを生成する多位相クロック生成手段と、サンプリングデータを出力するサンプリング手段と、データの変化位相を検出する変化位相検出手段と、識別位相を決定する識別位相決定手段と、識別位相のクロックでサンプリングされたデータを選択し再生データを出力するデータ選択手段と、識別位相の変動が収束したかを判定し、収束した場合に収束通知信号を出力する収束判定手段と、その信号に基づいて変化位相検出手段の変化位相検出動作を予め定めた時間の間中止させる検出動作制御手段と、前記時間の間識別位相決定手段に収束位相を保持させる識別位相保持手段とを有し、変化位相検出動作を中止している時間の間は収束位相でサンプリングされたデータを選択して再生データを出力することを特徴とする。 （もっと読む）

【課題】 メモリカードからのデータを正しく得ることができ且つデータの転送効率を向上させることができるようにすること。
【解決手段】 実施形態によれば、ライトデータに対して返されるＣＲＣステータスを対象に、位相が異なる複数のクロックに従ってサンプリングを行うことによって複数の値を取得する動作を繰り返す複数のデータ入力手段（２５〜２７）と、前記複数のデータ入力手段により取得された複数の値の中から、前記ＣＲＣステータスの値として正しく取得された値を識別し、データ転送が成功したか否かを示す判定結果を所定のデバイスに通知する制御手段（２１）とを具備するホストコントローラが提供される。 （もっと読む）