判定帰還型等化器を用いた受信機のためのクロック回復回路
【課題】 本発明は、判定帰還型等化器を用いた受信機のためのクロック回復回路を提供する。
【解決手段】 特定の実施形態では、方法は、判定帰還型等化器（ＤＦＥ）により、送信データを有する第１の信号を受信し、前記ＤＦＥにより、前記送信データを有する等化信号に前記第１の信号を調整し、位相誤り検出器により、前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、前記位相誤り検出器により、前記検出された位相誤りに基づき位相誤りレベルを生成し、前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路により、前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する。
【解決手段】 特定の実施形態では、方法は、判定帰還型等化器（ＤＦＥ）により、送信データを有する第１の信号を受信し、前記ＤＦＥにより、前記送信データを有する等化信号に前記第１の信号を調整し、位相誤り検出器により、前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、前記位相誤り検出器により、前記検出された位相誤りに基づき位相誤りレベルを生成し、前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路により、前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に高速通信に関する。
【背景技術】
【０００２】
高速電気通信では、受信信号は、例えば表皮効果及び誘電損失のような周波数に依存する損失のためにしばしば乱され、符号間干渉（inter-symbol interference：ＩＳＩ）を引き起こす。等化器は、ＩＳＩを補償して最大チャネル長を増大させるか又は通信速度を増大させるためにしばしば用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、判定帰還型等化器を用いた受信機のためのクロック回復回路を提供する。
【図面の簡単な説明】
【０００４】
【図１】例であるＩＳＩを有するチャネルの例であるパルス応答を示す。
【図２】例である等化器を示す。
【図３】１つのプレカーソル・タップと１つのポストカーソル・タップを有する例である３タップ有限インパルス応答（finite-impulse-response：ＦＩＲ）フィルタを示す。
【図４】例である適応型位相等化器システムを示す。
【図５】別の例である適応型位相等化器システムを示す。
【図６】別の例である適応型位相等化器システムを示す。
【図７】例である３タップＦＩＲフィルタの線形等化器利得及びプリエンファシス係数に対する例である適応制御を示す。
【図８】例である位相等化の例である効果を示す。
【図９】例である位相歪みを示す。
【図１０】ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出する例であるフィルタ・パターン・デコーダ（filter-pattern decoder：ＦＰＤ）を示す。
【図１１】例である位相歪み検出器を示す。
【図１２】ｆＳ／２及びｆＳ／４の間の周波数に依存する位相を検出する例であるＦＰＤを示す。
【図１３】ｆＳ／６及びｆＳ／８の間の周波数に依存する位相を検出する例であるＦＰＤを示す。
【図１４】ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出するＦＰＤとｆＳ／６及びｆＳ／８の間の周波数に依存する位相を検出する別のＦＰＤとを有する複数のＦＰＤを用いた例である多次元位相歪み検出器を示す。
【図１５】データ・クロックによりサンプリングされた誤りに基づく符号間干渉に対し複数のＦＰＤを用いる例である位相歪み検出器を示す。
【図１６】データ・クロックによりサンプリングされた誤り情報に基づく位相歪みのための例であるＦＰＤを示す。
【図１７】判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）のクロック回復方法を示す。
【図１８】位相誤り検出器を示す。
【図１９】例である判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）の例であるクロック回復方法のための例である位相誤り検出器を示す。
【図２０】１つのプレカーソル・タップを有する例である２タップＦＩＲフィルタを示す。
【図２１】２つのプレカーソル・タップを有する例である４タップＦＩＲフィルタを示す。
【図２２】位相等化器の例である１次連続時間線形等化器（continuous-time linear equalizer：ＣＴＬＥ）を示す。
【図２３】例である位相等化器の例である１次ＣＴＬＥの例である実施を示す。
【図２４】例である位相等化器の例である１次ＣＴＬＥの別の例である実施を示す。
【図２５】例である１次ＣＴＬＥを示す。
【図２６】別の例である１次ＣＴＬＥを示す。
【図２７】例である位相等化器の例である２次ＣＴＬＥを示す。
【図２８】例である位相等化器の例である２次ＣＴＬＥの例である実施を示す。
【図２９】例である位相等化器の例である２次ＣＴＬＥの別の例である実施を示す。
【発明を実施するための形態】
【０００５】
高速電気通信では、受信信号は、符号間干渉（inter-symbol interference：ＩＳＩ）を引き起こしうる例えば表皮効果及び誘電損失のような周波数に依存する損失のために屡々乱される。図１は、例であるＩＳＩを有するチャネルの例であるパルス応答を示す。パルス応答は、ピーク・パルス応答（カーソル）、カーソルの前のＩＳＩ（プレカーソルＩＳＩ）及びカーソルの後のＩＳＩ（ポストカーソルＩＳＩ）を有する。プレカーソルＩＳＩ及びポストカーソルＩＳＩの両者は、隣接ビットの受信に干渉し、ビット誤り率（bit error rate：ＢＥＲ）を悪化させうる。チャネル長が増大するにつれ、パルス応答は時間的に広く広がり、高いＩＳＩを引き起こしうる。データ・レートが増大するにつれ、送信側（又はＴｘ）出力における理想的なパルス幅は減少するが、受信側（又はＲｘ）入力におけるパルス幅は絶対時間尺度であまり変化しない。単位間隔（unit interval：ＵＩ）はデータ・レートが増大するにつれて減少するので、ＩＳＩは事実上増大する。
【０００６】
等化器は、ＩＳＩを補償して最大チャネル長を増大させるか又は通信速度を増大させるためにしばしば用いられる。通常、等化器は、チャネル伝達関数の逆関数を近似しチャネルによる歪みを除去するフィルタである。等化器は、線形等化器（linear equalizer：ＬＥ）、判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）又はＬＥ及びＤＦＥの組合せであってもよい。
【０００７】
図２は、例である等化器を示す。ＬＥの入力は、チャネル内の高周波数の減衰によりプレカーソルＩＳＩ及びポストカーソルＩＳＩを有する。ＬＥは減衰した高周波数成分を増幅し、プレカーソルＩＳＩ及び一部のポストカーソルＩＳＩを除去する。ＤＦＥ入力における残存ＩＳＩは、判定回路出力を用いてＤＦＥ内の帰還フィルタによりエミュレートされる。エミュレートされたＩＳＩは、ＤＦＥ入力信号から減算される。従って、ＩＳＩは判定回路入力において完全に除去されうる。
【０００８】
如何なるＤＦＥも存在しない場合、特定の実施形態では、ＬＥは全てのポストカーソルＩＳＩを除去する。しかし、ＬＥのみの方式は、高周波数雑音を増幅してしまう傾向があるという欠点を有する。図２では、ＤＦＥはＬＥの後段にあり、ＬＥは、ＤＦＥにより除去される一部のポストカーソルＩＳＩを残してもよい。判定回路は雑音を取り除くので、エミュレートされたＩＳＩは実質的に無雑音である。従って、ＤＦＥの利点は、雑音を増幅せずに実質的にＩＳＩを除去することである。しかしながら、帰還フィルタの各タップは１単位間隔（ＵＩ）のタイム・スパンの間しかＩＳＩをエミュレートしないので、ＤＦＥのＩＳＩを除去する能力は限られている。更に、ＤＦＥは前の判定を用いてＩＳＩをエミュレートするので、ＤＦＥは実質的にプレカーソルＩＳＩを除去できない。ＤＦＥの別の欠点は、誤り伝搬である。つまり、回復したデータに誤りがあると、その誤りは、ＤＦＥの間違った帰還のために次に続くデータ内で再び発生する可能性がある。
【０００９】
ＬＥの特性は、離散時間領域又は連続時間領域の伝達関数により表される。離散時間領域のＬＥは、有限インパルス応答（ＦＩＲ）フィルタ又は無限インパルス応答（ＩＩＲ）フィルタの何れかである。連続時間領域のＬＥは、連続時間線形等化器（ＣＴＬＥ）である。ＬＥは、ＦＩＲフィルタ、ＩＩＲフィルタ及びＣＴＬＥの組合せであってもよい。
【００１０】
ＬＥは図２のＲｘ側にあるが、Ｔｘ側に置かれ、信号が送信前にプレディストーションされるようにしてもよい。代替として、ＬＥはＴｘ側とＲｘ側の両方に分けられてもよい。他方で、ＤＦＥは直前に受信されたデータ値を用いるので、ＤＦＥはＲｘ側に存在するべきである。
【００１１】
図３は、１つのプレカーソル・タップと１つのポストカーソル・タップを有する例である３タップＦＩＲフィルタを示す。図３中、Ｚ−１は単位遅延を表す。Ｃ０は、タップ係数の中で最大の大きさを有するカーソル・タップ係数である。該カーソル・タップはセンタ・タップ又はメイン・タップとも称される。Ｃ−１は、主としてプレカーソルＩＳＩを除去するプレカーソル・タップ係数である。Ｃ１は、主としてポストカーソルＩＳＩを除去するポストカーソル・タップ係数である。特定の実施形態では、チャネル特性は不明でありうるので、チャネル特性に自動的に適応する係数を有することが望ましい。
【００１２】
図４は、例である適応型位相等化器システムを示す。図４では、送信信号は、チャネルを介した送信中に位相が歪みうる。特定の実施形態では、位相の歪んだ信号は、プレカーソル・タップを有するＦＩＲフィルタのような位相等化器により位相を等化され、位相等化信号が生成されてもよい。特定の実施形態では、データ検出器は、位相等化信号から送信データを回復してもよい。特定の実施形態では、位相歪み検出器は、データ検出器出力でデータ検出器入力を調べ、データ検出器入力に残存する位相歪みを検出してもよい。特定の実施形態では、残存する位相歪みは、位相等化レベルを生成するために積分器により積分されてもよい。特定の実施形態では、位相等化レベルは、位相等化器の係数として用いられてもよい。特定の実施形態では、適応型位相等化器システムは、振幅等化器を有してもよい。特定の実施形態では、位相等化器は、振幅歪みと同時に位相歪みも等化してもよい。また、データ検出器はＤＦＥを有してもよい。
【００１３】
特定の実施形態では、図５に示されたように、適応型位相等化器システムの位相等化器は、Ｔｘ側に置かれてもよい。位相等化器は、信号がチャネルを介して送信される前に、該信号をプレディストーションし、チャネル出力において位相等化されるようにしてもよい。逆方向チャネルは、Ｔｘ側に係数制御情報を返送する必要があってもよい。特定の実施形態では、位相等化器の機能はＴｘとＲｘとの間で分けられてもよい。
【００１４】
図６は、別の例である適応型位相等化器システムを示す。図６に示されるように、位相等化器回路は、Ｔｘ側にプレカーソル・タップを有する３タップＦＩＲフィルタにより実現されてもよい。Ｒｘ側は、線形等化器、ＤＦＥを有するデータ及び誤り検出器、デマルチプレクサ、クロック回復回路、並びに等化器制御回路を有してもよい。特定の実施形態では、等化器制御は、ＬＥ制御、検出器及びＤＦＥ制御、並びにプリエンファシス制御を生成してもよい。特定の実施形態では、プリエンファシス制御のための情報は、逆方向制御チャネルを通じてＴｘ側に返送されてもよい。図６中、「データ」は受信信号から回復されたデータであり、「誤り」はクロック回復及び等化器制御のための誤り情報である。
【００１５】
図７は、例である３タップＦＩＲフィルタのＬＥ利得及びプリエンファシス係数に対する例である適応制御を示す。特定の実施形態では、ＩＳＩのフィルタ・パターン・デコーダ（ＦＰＤ）は残存するＩＳＩを検出し、例として及び限定ではなく参照されることにより本願明細書に組み込まれる米国特許公開番号２００９／０３１６７６７、「Detecting Residual Intersymbol Interference (ISI) Components Using Two Data Patterns」に記載されているように４つの時間段階でＲｅｓＩＳＩ信号を生成してもよい。特定の実施形態では、４つの時間段階のＲｅｓＩＳＩ信号は、重み定数で乗算され、フィルタ・パターン平衡器により選択され、ＤＣに対して４分の１のレートで線形等化器の利得を表すＱＲＧａｉｎを生成するために積分されてもよい。特定の実施形態では、例として及び限定ではなく参照されることにより本願明細書に組み込まれる米国特許公開番号２００９／０３１６７７１、「Sign-Based General Zero-Forcing Adaptive Equalizer Control」に記載されているように、収束はＲｅｓＩＳＩ信号の平均の重み付けされた和をゼロにさせてもよい。特定の実施形態では、単一の制御ループは、Ｒｘ線形等化器とＴｘプリエンファシスとの間で、それらの強度を等化し２つの類似する制御ループ間の結合を回避するために、共有されてもよい。特定の実施形態では、ＱＲＧａｉｎは、ＰＥＧａｉｎテーブルに具現化されたアンチディザリングで、テーブル索引により、ＬＥＧａｉｎ及びＰＥＧａｉｎに変換されてもよい。
【００１６】
図７の下の経路は、図４及び図５に示した位相歪み検出器及び積分器の例を示す。特定の実施形態では、位相歪み回路のためのＦＰＤは、残存する位相歪みを検出し、位相歪みを表すＲｅｓＰＤを生成してもよい。特定の実施形態では、ＲｅｓＰＤは、ＰｈａｓｅＥＱに統合され、位相等化の要求されるレベルを表してもよい。特定の実施形態では、収束はＲｅｓＰＤをゼロにしてもよい。
【００１７】
特定の実施形態は、ＰＥＧａｉｎをＣ（０）／｛Ｃ（０）＋Ｃ（−１）＋Ｃ（＋１）｝と定める。これはＤＣに対して４分の１のレートで相対利得を近似しうる。特定の実施形態は、ＰｈａｓｅＥＱを−Ｃ（−１）／Ｃ（０）と定める。これは位相等化の量を近似しうる。特定の実施形態では、Ｃ（０）、Ｃ（−１）及びＣ（＋１）は、係数の符号及び係数の大きさの一定和に関する制約を用いて、ＰＥＧａｉｎ及びＰｈａｓｅＥＱから導き出されてもよい。
【００１８】
図８は、例である位相等化の例である効果を示す。図８中、種々の期間を有する周期的な波形は、ナイキスト周波数で３２ｄＢの損失を有するチャネルを介して送信した後に、Ｒｘ側にある１タップＤＦＥの入力で測定される。振幅等化器は、１タップＤＦＥに対して最適化されてもよいが、位相等化は異なってもよい。０１０１の振幅パターンは回復されないが、ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復にとって必ずしも問題ではない。
【００１９】
如何なる位相等化もない場合、４ＵＩ周期パターン（００１１００１１）は８ＵＩ（００００１１１１）及び１６ＵＩ（０＊８／１＊８）パターンより後に現れる。これは、プレカーソル・タップが用いられない場合である。実質的に最適な位相等化では、４ＵＩ、８ＵＩ及び１６ＵＩパターンは良好に位置を合わせられる。過度な位相等化では、４ＵＩパターンは８ＵＩ及び１６ＵＩパターンより早く現れる。図８中、時間の線はダイアグラム間で合わせられている。位相等化が増大するにつれ、４ＵＩ、８ＵＩ及び１６ＵＩパターンは異なるレートで遅延されるが、２ＵＩ周期パターン（０１０１）は、そのプレカーソル・タップがそのポストカーソル・タップと実質的に同一なので、遅延されない。結果として、最適な位相等化では、０１０１パターンは他のパターンと位相がずれている。再び、ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復にとって問題ではない。
【００２０】
図８に基づき、特定の実施形態は、図９に示されるように周波数に依存する位相として位相歪みを定めてもよい。位相等化が不十分な場合、低周波数パターン（例えば、１６ＵＩ又は８ＵＩ周期パターン）は、早い位相を有してもよく、一方で高周波数パターン（例えば、４ＵＩ周期パターン）は遅い位相を有してもよい。位相等化が過度な場合、低周波数パターンは遅い位相を有してもよく、一方で高周波数パターンは早い位相を有してもよい。非常に高い周波数パターン（例えば、２ＵＩ周波数パターン）は、振幅が等化されない限り、実質的に無視されてもよい。
【００２１】
図１０は、ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出する例であるＦＰＤを示す。特定の実施形態は、ＦＰ０（０００Ｅ１１１）及びＦＰ１（１００Ｅ１１０）のフィルタ・パターンにおける位相誤りを比較することにより、位相歪みを検出してもよい。ここで、Ｅは立ち上がりエッジの位置を示す。特定の実施形態では、立ち下がりエッジを有する反転されたパターン、例えば１１１Ｅ０００及び０１１Ｅ００１が用いられてもよい。図１０中、ＦＰ０は、少なくとも６ＵＩの周期を有する低周波数パターンを表し、ＦＰ１は４ＵＩの周期を有する高周波数パターンを表してもよい。
【００２２】
図１０で、位相誤りがＦＰ０で遅れ、ＦＰ１で早い場合、ＲｅｓＰＤは＋１を割り当てられ、不十分な位相等化を示す。位相誤りがＦＰ０で早く、ＦＰ-１で遅い場合、ＲｅｓＰＤは−１を割り当てられ、過度な位相等化を示す。
【００２３】
図１０で、位相誤りがＦＰ０及びＦＰ１の両方で早いか、又はＦＰ０及びＦＰ１の両方で遅い場合、ＲｅｓＰＤは＋１及び−１を割り当てられ、ゼロ平均出力を生成する。特定の実施形態では、受信データ・シーケンスの統計に無関係にこのような状況で平均ＲｅｓＰＤが完全にゼロになることを保証するため、ＦＰＤは同一回数、各フィルタ・パターンを交互に調べてもよい。
【００２４】
図１０の位相歪みのためのＦＰＤは、＋２．５ＵＩ及び−２．５ＵＩの時間インデックスに対して２つのＩＳＩ成分の検出を実行し、同時に反対の極性を用いてもよい。例として及び限定でなく、Ｄ０乃至Ｅ２．５からの影響は、＋２．５ＵＩの時間インデックスでポストカーソルＩＳＩであってもよく、一方でＤ５乃至Ｅ２．５からの影響は、−２．５ＵＩの時間インデックスでプレカーソルＩＳＩであってもよい。ＲｅｓＰＤは、プレカーソルＩＳＩと正に関連付けられ、ポストカーソルＩＳＩと負に関連付けられてもよい。特定の実施形態では、位相歪みは、＋２．５ＵＩと−２．５ＵＩの時間インデックス間のようなプレカーソルＩＳＩとポストカーソルＩＳＩとの間の不均衡として検出されてもよい。
【００２５】
特定の実施形態は、図１１に示されるように、ＩＳＩのために複数のＦＰＤを有する位相歪み検出器を実施してもよい。図１１では、ＲｅｓＩＳＩ−２．５のためのＦＰＤは残存プレカーソルＩＳＩを−２．５ＵＩの時間インデックスで検出し、ＲｅｓＩＳＩ＋２．５のためのＦＰＤは残存ポストカーソルＩＳＩを＋２．５ＵＩの時間インデックスで検出してもよい。特定の実施形態では、時間インデックス−２．５ＵＩにおける残存プレカーソルＩＳＩ及び時間インデックス＋２．５ＵＩにおける残存ポストカーソルＩＳＩは、反対の極性で重み付けされ、信号ＲｅｓＰＤを生成するためにフィルタ・パターン平衡器により等しく選択されてもよい。
【００２６】
図１２は、ｆＳ／２及びｆＳ／４の間の周波数に依存する位相を検出する例であるＦＰＤを示す。図１２では、プレカーソルＩＳＩのためのＦＰＤは残存プレカーソルＩＳＩを時間インデックス−１．５ＵＩで検出し、ポストカーソルＩＳＩのためのＦＰＤは残存ポストカーソルＩＳＩを時間インデックス＋１．５ＵＩで検出してもよい。特定の実施形態は、図１３に示されるように、ｆｓ／４より低い周波数で位相歪みを検出してもよい。図１３では、位相歪みは、ｆｓ／６とｆｓ／８の間の周波数に依存する位相として検出されてもよい。
【００２７】
特定の実施形態は、（例えば、図１０のＦＰＤ及び図１３のＦＰＤのような）２以上のＦＰＤを一緒に用いて、例として且つ限定でなく図１４に示されたような２以上のプレカーソル・タップを有するＦＩＲフィルタのような多次元位相等化器を制御してもよい。図１４では、ｆｓ／４とｆｓ／６の間の周波数歪み（又は高周波数位相歪み）のためのＦＰＤが第１のプレカーソル・タップＣ（−１）を制御するために用いられ、ｆｓ／６とｆｓ／８の間の周波数歪み（又は低周波数位相歪み）のためのＦＰＤが第２のプレカーソル・タップＣ（−２）を制御するために用いられてもよい。特定の実施形態は、３次元（又は、更に高次の）位相等化器に拡張しうる。
【００２８】
特定の実施形態は、エッジ・クロックではなく、データ・クロックによりサンプリングされた誤り情報から位相歪みを検出してもよい。図１５は、データ・クロックによりサンプリングされた誤りに基づくＩＳＩのための２つのＦＰＤを用いた例である位相歪み検出器を示す。図１５では、ＲｅｓＩＳＩ−２．０のためのＦＰＤは残存プレカーソルＩＳＩを時間インデックス−２．０ＵＩで検出し、ＲｅｓＩＳＩ＋２．０のためのＦＰＤは残存ポストカーソルＩＳＩを時間インデックス＋２．０ＵＩで検出してもよい。特定の実施形態では、時間インデックス−２．０ＵＩにおける残存プレカーソルＩＳＩ及び時間インデックス＋２．０ＵＩにおける残存ポストカーソルＩＳＩは、反対の極性で重み付けされ、信号ＲｅｓＰＤを生成するためにフィルタ・パターン平衡器により等しく選択されてもよい。
【００２９】
図１５の例である位相歪み検出器の代替として、図１６に示されるように、ＦＰＤはデータ・クロックによりサンプリングされた誤り情報から位相歪みを直接検出してもよい。図１６の例である方法は、ＲｅｓＩＳＩ−２．０及びＲｅｓＩＳＩ＋２．０を一緒に反対の極性で同時に検出しうるので、図１５の例である位相歪み検出と実質的に等価である。
【００３０】
図８に示されるように、位相は４ＵＩ、８ＵＩ及び１６ＵＩ周期パターンの間で一致してもよいが、２ＵＩ周期パターン、例えば０１０１は、他のパターンと位相がずれていてもよい。ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復では問題とならないが、任意のデータの変化において位相誤り情報を用いる従来のクロック回復方式では、０１０１の位相がずれると、データに依存するジッタ（受信機のジッタ耐性を劣化させる）を生じうるので、問題となりうる。
【００３１】
図１７はＤＦＥのクロック回復方法を示し、図１８は位相誤り検出器を示す。図１８に示されるように、位相誤りは、Ｄ２とＤ３との間の誤り値Ｅ２．５をＤ２及びＤ３と比較することにより、Ｄ２からＤ３へのデータの変化があるときは何時でも検出される。
【００３２】
図１９は、例であるＤＦＥの例であるクロック回復方法のための例である位相誤り検出器を示す。特定の実施形態では、クロック回復は、００Ｅ１１（又は１１Ｅ００）パターンにおける位相誤り情報を用い、他のパターンにおける位相誤り情報を無視してもよい。例えば、図１９の例である方法は、４分の１レート以下の周波数における位相誤り情報を用いてもよい。特定の実施形態では、図１９の例である方法は、他のクロック回復方法に対して利点を有しうる。何故なら、（１）１０Ｅ１０パターンの振幅は非常に小さい、（２）１０Ｅ１０パターンの位相は他の低周波数パターンに揃っていない、（３）００Ｅ１１パターンにクロック位相をロックすることは、図１９の例である方法で位相歪みを検出する感度を向上する、又は（４）図１９の例である方法は、他のクロック回復方法よりも、ＤＦＥ誤り伝搬に対するクロック回復を強くさせうる、からである。他のクロック回復方法は、屡々ＤＦＥ誤り伝搬の傾向がある。ＤＦＥ誤り伝搬は１０１０パターンと共に継続し、間違った位相誤り情報を生成してしまうからである。一方で、ＤＦＥ入力信号誤り伝搬は、同一値の２以上の隣接ビットのような低周波数パターンで生じうる。
【００３３】
図４及び図５で、非最小位相特性を有する線形フィルタ（ＦＩＲフィルタ、ＣＴＬＥ、又はそれらの組合せ）は、位相等化器として用いられてもよい。特定の実施形態では、線形フィルタは非最小位相特性を有し、その伝達関数はｚ平面内の単位円の外側の離散時間領域で１又は複数のゼロ又は極性、又はｓ平面の右半分の連続時間領域で１又は複数のゼロ又は極性を有してもよい。例えば、例として且つ限定でなく図２０に示されるような１つのプレカーソル・タップを有する２タップＦＩＲフィルタは、離散時間領域で次の伝達関数を有してもよい。
【数１】
【００３４】
例として且つ限定でなく、伝達関数（式１）は
【数２】
で１つのゼロを有し、最初に１つの極を有する。｜Ｃ０｜＞｜Ｃ−１｜、Ｃ０はカーソル・タップである場合、ゼロはｚ平面内の単位円の外側であってもよい。従って、Ｃ−１がゼロでない限り、１つのプレカーソル・タップを有する２タップＦＩＲフィルタは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。特定の実施形態では、２タップＦＩＲフィルタの位相等化レベルは、｜Ｃ−１｜と関連付けられてもよい。Ｃ−１がゼロのとき、プレカーソル・タップはディスエーブルされ、２タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜が増大するにつれ、位相等化レベルも増大する。
【００３５】
同様に、図３に示されるような１つのプレカーソル・タップを有する３タップＦＩＲフィルタは、離散時間領域で次の伝達関数を有してもよい。
【数３】
【００３６】
例として且つ限定でなく、伝達関数（式２）はｚ１で１つのゼロを有し、ｚ２でもう１つのゼロを有し、最初に２つの極を有する。｜Ｃ０｜＞｜Ｃ−１｜＋｜Ｃ１｜、Ｃ０はカーソル・タップである場合、ｚ１又はｚ２の何れかはｚ平面内の単位円の外側であってもよい。従って、Ｃ−１がゼロでない限り、１つのプレカーソル・タップを有する３タップＦＩＲフィルタは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。図３の３タップＦＩＲフィルタの位相等化レベルは、｜Ｃ−１｜と関連付けられてもよい。Ｃ−１がゼロのとき、プレカーソル・タップはディスエーブルされ、３タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜が増大するにつれ、位相等化レベルも増大する。
【００３７】
例として且つ限定でなく図２１に示されるように、２つのプレカーソル・タップを有する４タップＦＩＲフィルタは、非最小位相特性を有し、Ｃ−１又はＣ−２がゼロでない限り、位相等化器として用いられてもよい。Ｃ−１及びＣ−２が両方ともゼロのとき、プレカーソル・タップはディスエーブルされ、４タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜及び／又は｜Ｃ−２｜が増大するにつれ、位相等化レベルも増大する。｜Ｃ−２｜は｜Ｃ−１｜より低い周波数で位相等化に関連付けられる。
【００３８】
特定の実施形態では、ＣＴＬＥは、連続時間領域のゼロがｓ平面の右半分にある場合、位相等化器として用いられてもよい。図２２は、次の伝達関数を有する位相等化器の例である１次ＣＴＬＥを示す。
【数４】
【００３９】
特定の実施形態では、伝達関数（式３）は、
【数５】
で１つのゼロを有してもよい。Ｃ０＞０且つＣ１＜０の場合、ゼロはｓ平面の右半分にあり、このＣＴＬＥは非最小位相特性を有し、位相等化器として用いられてもよい。
【００４０】
図２２の例である１次ＣＴＬＥは、Ｃ０＞０且つＣ１＞０を有するデータ伝送のための一般的な１次ＣＴＬＥと異なる。このような条件ではゼロはｓ平面の左半分にあるので、データ伝送のための一般的な１次ＣＴＬＥは、ｓ平面の左半分にゼロを有し、最小位相特性を有し、特定の実施形態では位相等化器として用いることができない。
【００４１】
図２３及び図２４は、（図２２の位相等化器のような）例である位相等化器の例である１次ＣＴＬＥの例である実施を示す。ＤＣ経路及び１次微分（ｄｅｒｉｖａｔｉｖｅ）経路は反対の極性を有しうるので、特定の実施形態は別個の信号経路を用い、出力で相互接続してもよい。利得段は、（図２３に示されるように）別個であってもよく又は（図２４に示されるように）結合されてもよい。
【００４２】
図２５及び図２６は、ＤＣ経路及び１次微分経路が同一極性を有する例である１次ＣＴＬＥを示す。図２６では、ＤＣ経路及び１次微分経路は、同一極性なので結合されてもよい。最小位相特性により、図２５及び図２６の１次ＣＴＬＥは、特定の実施形態では位相等化器として用いることができない。
【００４３】
図２７は、次の伝達関数を有する例である位相等化器の例である２次ＣＴＬＥを示す。
【数６】
【００４４】
特定の実施形態では、伝達関数は、ｚ１で１つのゼロを有し、ｚ２でもう１つのゼロを有してもよい。Ｃ０＞０、Ｃ１＞０且つＣ２＜０の場合、ｚ１又はｚ２の一方はｓ平面の右半分にある。図２７のＣＴＬＥは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。図２７のＣＴＬＥは、Ｃ０＞０、Ｃ１＞０且つＣ２＞０であるデータ伝送のための他の２次ＣＴＬＥと異なる。ｚ１及びｚ２の両方がｓ平面の左半分にあるので、データ伝送のための他の２次ＣＴＬＥは、最小位相特性を有し、特定の実施形態では位相等化器として用いることができない。
【００４５】
図２８及び図２９は、（図２７の位相等化器のような）例である位相等化器の例である２次ＣＴＬＥの例である実施を示す。特定の実施形態は、図２８に示されるように、ＤＣ経路、１次微分経路、及び２次微分経路を分けてもよい。特定の実施形態は、ＤＣ経路及び１次微分経路が同一極性を有するので、図２９に示されるようにＤＣ経路及び１次微分経路を結合してもよい。利得段は、（図２８に示されるように）別個であってもよく又は（図２９に示されるように）微分段と結合されてもよい。
【００４６】
本願明細書で、「又は」は、他に明示的に示されない限り又は文脈上特に示されない限り、包括的であり、排他的ではない。従って、本願明細書では、特に明示的に示されない限り又は文脈上別に示されない限り、「Ａ又はＢ」は「Ａ、Ｂ、又は両方」を意味する。更に、「及び」は、他に明示的に示されない限り又は文脈上特に示されない限り、結合及び幾つかの両方である。従って、本願明細書では、特に明示的に示されない限り又は文脈上別に示されない限り、「Ａ及びＢ」は「Ａ及びＢ、一緒に又は別々に」を意味する。
【００４７】
本開示は、当業者が考え得る、本願明細書に記載された例である実施形態の全ての変更、代替、変形、選択肢、及び修正を包含する。同様に、適切な場合には、特許請求の範囲は、当業者が考え得る、本願明細書に記載された例である実施形態の全ての変更、代替、変形、選択肢、及び修正を包含する。更に、特定の機能を実行するよう、適応され、配置され、可能にされ、構成され、実行可能なように、動作可能なように、又は機能するようにされた装置又はシステム又は採用されている装置若しくはシステムの構成要素への添付の特許請求の範囲中の参照は、それ又は該特定の機能が作動され、オンに切り替えられ、又は解除されているか否かに拘わらず、該装置、システム又は構成要素がそのように適応され、配置され、可能にされ、構成され、使用可能にされ、動作可能にされ又は機能するようにされている限り、該装置、システム、構成要素を包含する。
【符号の説明】
【００４８】
ＤＦＥ 判定帰還型等化器
ＬＥ 線形等化器
【技術分野】
【０００１】
本開示は、一般に高速通信に関する。
【背景技術】
【０００２】
高速電気通信では、受信信号は、例えば表皮効果及び誘電損失のような周波数に依存する損失のためにしばしば乱され、符号間干渉（inter-symbol interference：ＩＳＩ）を引き起こす。等化器は、ＩＳＩを補償して最大チャネル長を増大させるか又は通信速度を増大させるためにしばしば用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、判定帰還型等化器を用いた受信機のためのクロック回復回路を提供する。
【図面の簡単な説明】
【０００４】
【図１】例であるＩＳＩを有するチャネルの例であるパルス応答を示す。
【図２】例である等化器を示す。
【図３】１つのプレカーソル・タップと１つのポストカーソル・タップを有する例である３タップ有限インパルス応答（finite-impulse-response：ＦＩＲ）フィルタを示す。
【図４】例である適応型位相等化器システムを示す。
【図５】別の例である適応型位相等化器システムを示す。
【図６】別の例である適応型位相等化器システムを示す。
【図７】例である３タップＦＩＲフィルタの線形等化器利得及びプリエンファシス係数に対する例である適応制御を示す。
【図８】例である位相等化の例である効果を示す。
【図９】例である位相歪みを示す。
【図１０】ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出する例であるフィルタ・パターン・デコーダ（filter-pattern decoder：ＦＰＤ）を示す。
【図１１】例である位相歪み検出器を示す。
【図１２】ｆＳ／２及びｆＳ／４の間の周波数に依存する位相を検出する例であるＦＰＤを示す。
【図１３】ｆＳ／６及びｆＳ／８の間の周波数に依存する位相を検出する例であるＦＰＤを示す。
【図１４】ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出するＦＰＤとｆＳ／６及びｆＳ／８の間の周波数に依存する位相を検出する別のＦＰＤとを有する複数のＦＰＤを用いた例である多次元位相歪み検出器を示す。
【図１５】データ・クロックによりサンプリングされた誤りに基づく符号間干渉に対し複数のＦＰＤを用いる例である位相歪み検出器を示す。
【図１６】データ・クロックによりサンプリングされた誤り情報に基づく位相歪みのための例であるＦＰＤを示す。
【図１７】判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）のクロック回復方法を示す。
【図１８】位相誤り検出器を示す。
【図１９】例である判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）の例であるクロック回復方法のための例である位相誤り検出器を示す。
【図２０】１つのプレカーソル・タップを有する例である２タップＦＩＲフィルタを示す。
【図２１】２つのプレカーソル・タップを有する例である４タップＦＩＲフィルタを示す。
【図２２】位相等化器の例である１次連続時間線形等化器（continuous-time linear equalizer：ＣＴＬＥ）を示す。
【図２３】例である位相等化器の例である１次ＣＴＬＥの例である実施を示す。
【図２４】例である位相等化器の例である１次ＣＴＬＥの別の例である実施を示す。
【図２５】例である１次ＣＴＬＥを示す。
【図２６】別の例である１次ＣＴＬＥを示す。
【図２７】例である位相等化器の例である２次ＣＴＬＥを示す。
【図２８】例である位相等化器の例である２次ＣＴＬＥの例である実施を示す。
【図２９】例である位相等化器の例である２次ＣＴＬＥの別の例である実施を示す。
【発明を実施するための形態】
【０００５】
高速電気通信では、受信信号は、符号間干渉（inter-symbol interference：ＩＳＩ）を引き起こしうる例えば表皮効果及び誘電損失のような周波数に依存する損失のために屡々乱される。図１は、例であるＩＳＩを有するチャネルの例であるパルス応答を示す。パルス応答は、ピーク・パルス応答（カーソル）、カーソルの前のＩＳＩ（プレカーソルＩＳＩ）及びカーソルの後のＩＳＩ（ポストカーソルＩＳＩ）を有する。プレカーソルＩＳＩ及びポストカーソルＩＳＩの両者は、隣接ビットの受信に干渉し、ビット誤り率（bit error rate：ＢＥＲ）を悪化させうる。チャネル長が増大するにつれ、パルス応答は時間的に広く広がり、高いＩＳＩを引き起こしうる。データ・レートが増大するにつれ、送信側（又はＴｘ）出力における理想的なパルス幅は減少するが、受信側（又はＲｘ）入力におけるパルス幅は絶対時間尺度であまり変化しない。単位間隔（unit interval：ＵＩ）はデータ・レートが増大するにつれて減少するので、ＩＳＩは事実上増大する。
【０００６】
等化器は、ＩＳＩを補償して最大チャネル長を増大させるか又は通信速度を増大させるためにしばしば用いられる。通常、等化器は、チャネル伝達関数の逆関数を近似しチャネルによる歪みを除去するフィルタである。等化器は、線形等化器（linear equalizer：ＬＥ）、判定帰還型等化器（decision-feedback equalizer：ＤＦＥ）又はＬＥ及びＤＦＥの組合せであってもよい。
【０００７】
図２は、例である等化器を示す。ＬＥの入力は、チャネル内の高周波数の減衰によりプレカーソルＩＳＩ及びポストカーソルＩＳＩを有する。ＬＥは減衰した高周波数成分を増幅し、プレカーソルＩＳＩ及び一部のポストカーソルＩＳＩを除去する。ＤＦＥ入力における残存ＩＳＩは、判定回路出力を用いてＤＦＥ内の帰還フィルタによりエミュレートされる。エミュレートされたＩＳＩは、ＤＦＥ入力信号から減算される。従って、ＩＳＩは判定回路入力において完全に除去されうる。
【０００８】
如何なるＤＦＥも存在しない場合、特定の実施形態では、ＬＥは全てのポストカーソルＩＳＩを除去する。しかし、ＬＥのみの方式は、高周波数雑音を増幅してしまう傾向があるという欠点を有する。図２では、ＤＦＥはＬＥの後段にあり、ＬＥは、ＤＦＥにより除去される一部のポストカーソルＩＳＩを残してもよい。判定回路は雑音を取り除くので、エミュレートされたＩＳＩは実質的に無雑音である。従って、ＤＦＥの利点は、雑音を増幅せずに実質的にＩＳＩを除去することである。しかしながら、帰還フィルタの各タップは１単位間隔（ＵＩ）のタイム・スパンの間しかＩＳＩをエミュレートしないので、ＤＦＥのＩＳＩを除去する能力は限られている。更に、ＤＦＥは前の判定を用いてＩＳＩをエミュレートするので、ＤＦＥは実質的にプレカーソルＩＳＩを除去できない。ＤＦＥの別の欠点は、誤り伝搬である。つまり、回復したデータに誤りがあると、その誤りは、ＤＦＥの間違った帰還のために次に続くデータ内で再び発生する可能性がある。
【０００９】
ＬＥの特性は、離散時間領域又は連続時間領域の伝達関数により表される。離散時間領域のＬＥは、有限インパルス応答（ＦＩＲ）フィルタ又は無限インパルス応答（ＩＩＲ）フィルタの何れかである。連続時間領域のＬＥは、連続時間線形等化器（ＣＴＬＥ）である。ＬＥは、ＦＩＲフィルタ、ＩＩＲフィルタ及びＣＴＬＥの組合せであってもよい。
【００１０】
ＬＥは図２のＲｘ側にあるが、Ｔｘ側に置かれ、信号が送信前にプレディストーションされるようにしてもよい。代替として、ＬＥはＴｘ側とＲｘ側の両方に分けられてもよい。他方で、ＤＦＥは直前に受信されたデータ値を用いるので、ＤＦＥはＲｘ側に存在するべきである。
【００１１】
図３は、１つのプレカーソル・タップと１つのポストカーソル・タップを有する例である３タップＦＩＲフィルタを示す。図３中、Ｚ−１は単位遅延を表す。Ｃ０は、タップ係数の中で最大の大きさを有するカーソル・タップ係数である。該カーソル・タップはセンタ・タップ又はメイン・タップとも称される。Ｃ−１は、主としてプレカーソルＩＳＩを除去するプレカーソル・タップ係数である。Ｃ１は、主としてポストカーソルＩＳＩを除去するポストカーソル・タップ係数である。特定の実施形態では、チャネル特性は不明でありうるので、チャネル特性に自動的に適応する係数を有することが望ましい。
【００１２】
図４は、例である適応型位相等化器システムを示す。図４では、送信信号は、チャネルを介した送信中に位相が歪みうる。特定の実施形態では、位相の歪んだ信号は、プレカーソル・タップを有するＦＩＲフィルタのような位相等化器により位相を等化され、位相等化信号が生成されてもよい。特定の実施形態では、データ検出器は、位相等化信号から送信データを回復してもよい。特定の実施形態では、位相歪み検出器は、データ検出器出力でデータ検出器入力を調べ、データ検出器入力に残存する位相歪みを検出してもよい。特定の実施形態では、残存する位相歪みは、位相等化レベルを生成するために積分器により積分されてもよい。特定の実施形態では、位相等化レベルは、位相等化器の係数として用いられてもよい。特定の実施形態では、適応型位相等化器システムは、振幅等化器を有してもよい。特定の実施形態では、位相等化器は、振幅歪みと同時に位相歪みも等化してもよい。また、データ検出器はＤＦＥを有してもよい。
【００１３】
特定の実施形態では、図５に示されたように、適応型位相等化器システムの位相等化器は、Ｔｘ側に置かれてもよい。位相等化器は、信号がチャネルを介して送信される前に、該信号をプレディストーションし、チャネル出力において位相等化されるようにしてもよい。逆方向チャネルは、Ｔｘ側に係数制御情報を返送する必要があってもよい。特定の実施形態では、位相等化器の機能はＴｘとＲｘとの間で分けられてもよい。
【００１４】
図６は、別の例である適応型位相等化器システムを示す。図６に示されるように、位相等化器回路は、Ｔｘ側にプレカーソル・タップを有する３タップＦＩＲフィルタにより実現されてもよい。Ｒｘ側は、線形等化器、ＤＦＥを有するデータ及び誤り検出器、デマルチプレクサ、クロック回復回路、並びに等化器制御回路を有してもよい。特定の実施形態では、等化器制御は、ＬＥ制御、検出器及びＤＦＥ制御、並びにプリエンファシス制御を生成してもよい。特定の実施形態では、プリエンファシス制御のための情報は、逆方向制御チャネルを通じてＴｘ側に返送されてもよい。図６中、「データ」は受信信号から回復されたデータであり、「誤り」はクロック回復及び等化器制御のための誤り情報である。
【００１５】
図７は、例である３タップＦＩＲフィルタのＬＥ利得及びプリエンファシス係数に対する例である適応制御を示す。特定の実施形態では、ＩＳＩのフィルタ・パターン・デコーダ（ＦＰＤ）は残存するＩＳＩを検出し、例として及び限定ではなく参照されることにより本願明細書に組み込まれる米国特許公開番号２００９／０３１６７６７、「Detecting Residual Intersymbol Interference (ISI) Components Using Two Data Patterns」に記載されているように４つの時間段階でＲｅｓＩＳＩ信号を生成してもよい。特定の実施形態では、４つの時間段階のＲｅｓＩＳＩ信号は、重み定数で乗算され、フィルタ・パターン平衡器により選択され、ＤＣに対して４分の１のレートで線形等化器の利得を表すＱＲＧａｉｎを生成するために積分されてもよい。特定の実施形態では、例として及び限定ではなく参照されることにより本願明細書に組み込まれる米国特許公開番号２００９／０３１６７７１、「Sign-Based General Zero-Forcing Adaptive Equalizer Control」に記載されているように、収束はＲｅｓＩＳＩ信号の平均の重み付けされた和をゼロにさせてもよい。特定の実施形態では、単一の制御ループは、Ｒｘ線形等化器とＴｘプリエンファシスとの間で、それらの強度を等化し２つの類似する制御ループ間の結合を回避するために、共有されてもよい。特定の実施形態では、ＱＲＧａｉｎは、ＰＥＧａｉｎテーブルに具現化されたアンチディザリングで、テーブル索引により、ＬＥＧａｉｎ及びＰＥＧａｉｎに変換されてもよい。
【００１６】
図７の下の経路は、図４及び図５に示した位相歪み検出器及び積分器の例を示す。特定の実施形態では、位相歪み回路のためのＦＰＤは、残存する位相歪みを検出し、位相歪みを表すＲｅｓＰＤを生成してもよい。特定の実施形態では、ＲｅｓＰＤは、ＰｈａｓｅＥＱに統合され、位相等化の要求されるレベルを表してもよい。特定の実施形態では、収束はＲｅｓＰＤをゼロにしてもよい。
【００１７】
特定の実施形態は、ＰＥＧａｉｎをＣ（０）／｛Ｃ（０）＋Ｃ（−１）＋Ｃ（＋１）｝と定める。これはＤＣに対して４分の１のレートで相対利得を近似しうる。特定の実施形態は、ＰｈａｓｅＥＱを−Ｃ（−１）／Ｃ（０）と定める。これは位相等化の量を近似しうる。特定の実施形態では、Ｃ（０）、Ｃ（−１）及びＣ（＋１）は、係数の符号及び係数の大きさの一定和に関する制約を用いて、ＰＥＧａｉｎ及びＰｈａｓｅＥＱから導き出されてもよい。
【００１８】
図８は、例である位相等化の例である効果を示す。図８中、種々の期間を有する周期的な波形は、ナイキスト周波数で３２ｄＢの損失を有するチャネルを介して送信した後に、Ｒｘ側にある１タップＤＦＥの入力で測定される。振幅等化器は、１タップＤＦＥに対して最適化されてもよいが、位相等化は異なってもよい。０１０１の振幅パターンは回復されないが、ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復にとって必ずしも問題ではない。
【００１９】
如何なる位相等化もない場合、４ＵＩ周期パターン（００１１００１１）は８ＵＩ（００００１１１１）及び１６ＵＩ（０＊８／１＊８）パターンより後に現れる。これは、プレカーソル・タップが用いられない場合である。実質的に最適な位相等化では、４ＵＩ、８ＵＩ及び１６ＵＩパターンは良好に位置を合わせられる。過度な位相等化では、４ＵＩパターンは８ＵＩ及び１６ＵＩパターンより早く現れる。図８中、時間の線はダイアグラム間で合わせられている。位相等化が増大するにつれ、４ＵＩ、８ＵＩ及び１６ＵＩパターンは異なるレートで遅延されるが、２ＵＩ周期パターン（０１０１）は、そのプレカーソル・タップがそのポストカーソル・タップと実質的に同一なので、遅延されない。結果として、最適な位相等化では、０１０１パターンは他のパターンと位相がずれている。再び、ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復にとって問題ではない。
【００２０】
図８に基づき、特定の実施形態は、図９に示されるように周波数に依存する位相として位相歪みを定めてもよい。位相等化が不十分な場合、低周波数パターン（例えば、１６ＵＩ又は８ＵＩ周期パターン）は、早い位相を有してもよく、一方で高周波数パターン（例えば、４ＵＩ周期パターン）は遅い位相を有してもよい。位相等化が過度な場合、低周波数パターンは遅い位相を有してもよく、一方で高周波数パターンは早い位相を有してもよい。非常に高い周波数パターン（例えば、２ＵＩ周波数パターン）は、振幅が等化されない限り、実質的に無視されてもよい。
【００２１】
図１０は、ｆＳ／４及びｆＳ／６の間の周波数に依存する位相を検出する例であるＦＰＤを示す。特定の実施形態は、ＦＰ０（０００Ｅ１１１）及びＦＰ１（１００Ｅ１１０）のフィルタ・パターンにおける位相誤りを比較することにより、位相歪みを検出してもよい。ここで、Ｅは立ち上がりエッジの位置を示す。特定の実施形態では、立ち下がりエッジを有する反転されたパターン、例えば１１１Ｅ０００及び０１１Ｅ００１が用いられてもよい。図１０中、ＦＰ０は、少なくとも６ＵＩの周期を有する低周波数パターンを表し、ＦＰ１は４ＵＩの周期を有する高周波数パターンを表してもよい。
【００２２】
図１０で、位相誤りがＦＰ０で遅れ、ＦＰ１で早い場合、ＲｅｓＰＤは＋１を割り当てられ、不十分な位相等化を示す。位相誤りがＦＰ０で早く、ＦＰ-１で遅い場合、ＲｅｓＰＤは−１を割り当てられ、過度な位相等化を示す。
【００２３】
図１０で、位相誤りがＦＰ０及びＦＰ１の両方で早いか、又はＦＰ０及びＦＰ１の両方で遅い場合、ＲｅｓＰＤは＋１及び−１を割り当てられ、ゼロ平均出力を生成する。特定の実施形態では、受信データ・シーケンスの統計に無関係にこのような状況で平均ＲｅｓＰＤが完全にゼロになることを保証するため、ＦＰＤは同一回数、各フィルタ・パターンを交互に調べてもよい。
【００２４】
図１０の位相歪みのためのＦＰＤは、＋２．５ＵＩ及び−２．５ＵＩの時間インデックスに対して２つのＩＳＩ成分の検出を実行し、同時に反対の極性を用いてもよい。例として及び限定でなく、Ｄ０乃至Ｅ２．５からの影響は、＋２．５ＵＩの時間インデックスでポストカーソルＩＳＩであってもよく、一方でＤ５乃至Ｅ２．５からの影響は、−２．５ＵＩの時間インデックスでプレカーソルＩＳＩであってもよい。ＲｅｓＰＤは、プレカーソルＩＳＩと正に関連付けられ、ポストカーソルＩＳＩと負に関連付けられてもよい。特定の実施形態では、位相歪みは、＋２．５ＵＩと−２．５ＵＩの時間インデックス間のようなプレカーソルＩＳＩとポストカーソルＩＳＩとの間の不均衡として検出されてもよい。
【００２５】
特定の実施形態は、図１１に示されるように、ＩＳＩのために複数のＦＰＤを有する位相歪み検出器を実施してもよい。図１１では、ＲｅｓＩＳＩ−２．５のためのＦＰＤは残存プレカーソルＩＳＩを−２．５ＵＩの時間インデックスで検出し、ＲｅｓＩＳＩ＋２．５のためのＦＰＤは残存ポストカーソルＩＳＩを＋２．５ＵＩの時間インデックスで検出してもよい。特定の実施形態では、時間インデックス−２．５ＵＩにおける残存プレカーソルＩＳＩ及び時間インデックス＋２．５ＵＩにおける残存ポストカーソルＩＳＩは、反対の極性で重み付けされ、信号ＲｅｓＰＤを生成するためにフィルタ・パターン平衡器により等しく選択されてもよい。
【００２６】
図１２は、ｆＳ／２及びｆＳ／４の間の周波数に依存する位相を検出する例であるＦＰＤを示す。図１２では、プレカーソルＩＳＩのためのＦＰＤは残存プレカーソルＩＳＩを時間インデックス−１．５ＵＩで検出し、ポストカーソルＩＳＩのためのＦＰＤは残存ポストカーソルＩＳＩを時間インデックス＋１．５ＵＩで検出してもよい。特定の実施形態は、図１３に示されるように、ｆｓ／４より低い周波数で位相歪みを検出してもよい。図１３では、位相歪みは、ｆｓ／６とｆｓ／８の間の周波数に依存する位相として検出されてもよい。
【００２７】
特定の実施形態は、（例えば、図１０のＦＰＤ及び図１３のＦＰＤのような）２以上のＦＰＤを一緒に用いて、例として且つ限定でなく図１４に示されたような２以上のプレカーソル・タップを有するＦＩＲフィルタのような多次元位相等化器を制御してもよい。図１４では、ｆｓ／４とｆｓ／６の間の周波数歪み（又は高周波数位相歪み）のためのＦＰＤが第１のプレカーソル・タップＣ（−１）を制御するために用いられ、ｆｓ／６とｆｓ／８の間の周波数歪み（又は低周波数位相歪み）のためのＦＰＤが第２のプレカーソル・タップＣ（−２）を制御するために用いられてもよい。特定の実施形態は、３次元（又は、更に高次の）位相等化器に拡張しうる。
【００２８】
特定の実施形態は、エッジ・クロックではなく、データ・クロックによりサンプリングされた誤り情報から位相歪みを検出してもよい。図１５は、データ・クロックによりサンプリングされた誤りに基づくＩＳＩのための２つのＦＰＤを用いた例である位相歪み検出器を示す。図１５では、ＲｅｓＩＳＩ−２．０のためのＦＰＤは残存プレカーソルＩＳＩを時間インデックス−２．０ＵＩで検出し、ＲｅｓＩＳＩ＋２．０のためのＦＰＤは残存ポストカーソルＩＳＩを時間インデックス＋２．０ＵＩで検出してもよい。特定の実施形態では、時間インデックス−２．０ＵＩにおける残存プレカーソルＩＳＩ及び時間インデックス＋２．０ＵＩにおける残存ポストカーソルＩＳＩは、反対の極性で重み付けされ、信号ＲｅｓＰＤを生成するためにフィルタ・パターン平衡器により等しく選択されてもよい。
【００２９】
図１５の例である位相歪み検出器の代替として、図１６に示されるように、ＦＰＤはデータ・クロックによりサンプリングされた誤り情報から位相歪みを直接検出してもよい。図１６の例である方法は、ＲｅｓＩＳＩ−２．０及びＲｅｓＩＳＩ＋２．０を一緒に反対の極性で同時に検出しうるので、図１５の例である位相歪み検出と実質的に等価である。
【００３０】
図８に示されるように、位相は４ＵＩ、８ＵＩ及び１６ＵＩ周期パターンの間で一致してもよいが、２ＵＩ周期パターン、例えば０１０１は、他のパターンと位相がずれていてもよい。ＤＦＥはナイキスト周波数成分を回復するので、これはＤＦＥを用いたデータ回復では問題とならないが、任意のデータの変化において位相誤り情報を用いる従来のクロック回復方式では、０１０１の位相がずれると、データに依存するジッタ（受信機のジッタ耐性を劣化させる）を生じうるので、問題となりうる。
【００３１】
図１７はＤＦＥのクロック回復方法を示し、図１８は位相誤り検出器を示す。図１８に示されるように、位相誤りは、Ｄ２とＤ３との間の誤り値Ｅ２．５をＤ２及びＤ３と比較することにより、Ｄ２からＤ３へのデータの変化があるときは何時でも検出される。
【００３２】
図１９は、例であるＤＦＥの例であるクロック回復方法のための例である位相誤り検出器を示す。特定の実施形態では、クロック回復は、００Ｅ１１（又は１１Ｅ００）パターンにおける位相誤り情報を用い、他のパターンにおける位相誤り情報を無視してもよい。例えば、図１９の例である方法は、４分の１レート以下の周波数における位相誤り情報を用いてもよい。特定の実施形態では、図１９の例である方法は、他のクロック回復方法に対して利点を有しうる。何故なら、（１）１０Ｅ１０パターンの振幅は非常に小さい、（２）１０Ｅ１０パターンの位相は他の低周波数パターンに揃っていない、（３）００Ｅ１１パターンにクロック位相をロックすることは、図１９の例である方法で位相歪みを検出する感度を向上する、又は（４）図１９の例である方法は、他のクロック回復方法よりも、ＤＦＥ誤り伝搬に対するクロック回復を強くさせうる、からである。他のクロック回復方法は、屡々ＤＦＥ誤り伝搬の傾向がある。ＤＦＥ誤り伝搬は１０１０パターンと共に継続し、間違った位相誤り情報を生成してしまうからである。一方で、ＤＦＥ入力信号誤り伝搬は、同一値の２以上の隣接ビットのような低周波数パターンで生じうる。
【００３３】
図４及び図５で、非最小位相特性を有する線形フィルタ（ＦＩＲフィルタ、ＣＴＬＥ、又はそれらの組合せ）は、位相等化器として用いられてもよい。特定の実施形態では、線形フィルタは非最小位相特性を有し、その伝達関数はｚ平面内の単位円の外側の離散時間領域で１又は複数のゼロ又は極性、又はｓ平面の右半分の連続時間領域で１又は複数のゼロ又は極性を有してもよい。例えば、例として且つ限定でなく図２０に示されるような１つのプレカーソル・タップを有する２タップＦＩＲフィルタは、離散時間領域で次の伝達関数を有してもよい。
【数１】
【００３４】
例として且つ限定でなく、伝達関数（式１）は
【数２】
で１つのゼロを有し、最初に１つの極を有する。｜Ｃ０｜＞｜Ｃ−１｜、Ｃ０はカーソル・タップである場合、ゼロはｚ平面内の単位円の外側であってもよい。従って、Ｃ−１がゼロでない限り、１つのプレカーソル・タップを有する２タップＦＩＲフィルタは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。特定の実施形態では、２タップＦＩＲフィルタの位相等化レベルは、｜Ｃ−１｜と関連付けられてもよい。Ｃ−１がゼロのとき、プレカーソル・タップはディスエーブルされ、２タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜が増大するにつれ、位相等化レベルも増大する。
【００３５】
同様に、図３に示されるような１つのプレカーソル・タップを有する３タップＦＩＲフィルタは、離散時間領域で次の伝達関数を有してもよい。
【数３】
【００３６】
例として且つ限定でなく、伝達関数（式２）はｚ１で１つのゼロを有し、ｚ２でもう１つのゼロを有し、最初に２つの極を有する。｜Ｃ０｜＞｜Ｃ−１｜＋｜Ｃ１｜、Ｃ０はカーソル・タップである場合、ｚ１又はｚ２の何れかはｚ平面内の単位円の外側であってもよい。従って、Ｃ−１がゼロでない限り、１つのプレカーソル・タップを有する３タップＦＩＲフィルタは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。図３の３タップＦＩＲフィルタの位相等化レベルは、｜Ｃ−１｜と関連付けられてもよい。Ｃ−１がゼロのとき、プレカーソル・タップはディスエーブルされ、３タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜が増大するにつれ、位相等化レベルも増大する。
【００３７】
例として且つ限定でなく図２１に示されるように、２つのプレカーソル・タップを有する４タップＦＩＲフィルタは、非最小位相特性を有し、Ｃ−１又はＣ−２がゼロでない限り、位相等化器として用いられてもよい。Ｃ−１及びＣ−２が両方ともゼロのとき、プレカーソル・タップはディスエーブルされ、４タップＦＩＲフィルタは最小位相特性を有し、位相歪みを等化しない。大きさ｜Ｃ−１｜及び／又は｜Ｃ−２｜が増大するにつれ、位相等化レベルも増大する。｜Ｃ−２｜は｜Ｃ−１｜より低い周波数で位相等化に関連付けられる。
【００３８】
特定の実施形態では、ＣＴＬＥは、連続時間領域のゼロがｓ平面の右半分にある場合、位相等化器として用いられてもよい。図２２は、次の伝達関数を有する位相等化器の例である１次ＣＴＬＥを示す。
【数４】
【００３９】
特定の実施形態では、伝達関数（式３）は、
【数５】
で１つのゼロを有してもよい。Ｃ０＞０且つＣ１＜０の場合、ゼロはｓ平面の右半分にあり、このＣＴＬＥは非最小位相特性を有し、位相等化器として用いられてもよい。
【００４０】
図２２の例である１次ＣＴＬＥは、Ｃ０＞０且つＣ１＞０を有するデータ伝送のための一般的な１次ＣＴＬＥと異なる。このような条件ではゼロはｓ平面の左半分にあるので、データ伝送のための一般的な１次ＣＴＬＥは、ｓ平面の左半分にゼロを有し、最小位相特性を有し、特定の実施形態では位相等化器として用いることができない。
【００４１】
図２３及び図２４は、（図２２の位相等化器のような）例である位相等化器の例である１次ＣＴＬＥの例である実施を示す。ＤＣ経路及び１次微分（ｄｅｒｉｖａｔｉｖｅ）経路は反対の極性を有しうるので、特定の実施形態は別個の信号経路を用い、出力で相互接続してもよい。利得段は、（図２３に示されるように）別個であってもよく又は（図２４に示されるように）結合されてもよい。
【００４２】
図２５及び図２６は、ＤＣ経路及び１次微分経路が同一極性を有する例である１次ＣＴＬＥを示す。図２６では、ＤＣ経路及び１次微分経路は、同一極性なので結合されてもよい。最小位相特性により、図２５及び図２６の１次ＣＴＬＥは、特定の実施形態では位相等化器として用いることができない。
【００４３】
図２７は、次の伝達関数を有する例である位相等化器の例である２次ＣＴＬＥを示す。
【数６】
【００４４】
特定の実施形態では、伝達関数は、ｚ１で１つのゼロを有し、ｚ２でもう１つのゼロを有してもよい。Ｃ０＞０、Ｃ１＞０且つＣ２＜０の場合、ｚ１又はｚ２の一方はｓ平面の右半分にある。図２７のＣＴＬＥは、非最小位相特性を有し、特定の実施形態では位相等化器として用いられてもよい。図２７のＣＴＬＥは、Ｃ０＞０、Ｃ１＞０且つＣ２＞０であるデータ伝送のための他の２次ＣＴＬＥと異なる。ｚ１及びｚ２の両方がｓ平面の左半分にあるので、データ伝送のための他の２次ＣＴＬＥは、最小位相特性を有し、特定の実施形態では位相等化器として用いることができない。
【００４５】
図２８及び図２９は、（図２７の位相等化器のような）例である位相等化器の例である２次ＣＴＬＥの例である実施を示す。特定の実施形態は、図２８に示されるように、ＤＣ経路、１次微分経路、及び２次微分経路を分けてもよい。特定の実施形態は、ＤＣ経路及び１次微分経路が同一極性を有するので、図２９に示されるようにＤＣ経路及び１次微分経路を結合してもよい。利得段は、（図２８に示されるように）別個であってもよく又は（図２９に示されるように）微分段と結合されてもよい。
【００４６】
本願明細書で、「又は」は、他に明示的に示されない限り又は文脈上特に示されない限り、包括的であり、排他的ではない。従って、本願明細書では、特に明示的に示されない限り又は文脈上別に示されない限り、「Ａ又はＢ」は「Ａ、Ｂ、又は両方」を意味する。更に、「及び」は、他に明示的に示されない限り又は文脈上特に示されない限り、結合及び幾つかの両方である。従って、本願明細書では、特に明示的に示されない限り又は文脈上別に示されない限り、「Ａ及びＢ」は「Ａ及びＢ、一緒に又は別々に」を意味する。
【００４７】
本開示は、当業者が考え得る、本願明細書に記載された例である実施形態の全ての変更、代替、変形、選択肢、及び修正を包含する。同様に、適切な場合には、特許請求の範囲は、当業者が考え得る、本願明細書に記載された例である実施形態の全ての変更、代替、変形、選択肢、及び修正を包含する。更に、特定の機能を実行するよう、適応され、配置され、可能にされ、構成され、実行可能なように、動作可能なように、又は機能するようにされた装置又はシステム又は採用されている装置若しくはシステムの構成要素への添付の特許請求の範囲中の参照は、それ又は該特定の機能が作動され、オンに切り替えられ、又は解除されているか否かに拘わらず、該装置、システム又は構成要素がそのように適応され、配置され、可能にされ、構成され、使用可能にされ、動作可能にされ又は機能するようにされている限り、該装置、システム、構成要素を包含する。
【符号の説明】
【００４８】
ＤＦＥ 判定帰還型等化器
ＬＥ 線形等化器
【特許請求の範囲】
【請求項１】
送信データを有する第１の信号を受信し、該送信データを有する等化信号に該第１の信号を調整するようにされた判定帰還型等化器（ＤＦＥ）と、
前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、該検出された位相誤りに基づき位相誤りレベルを生成する位相誤り検出器と、
前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復するようにされた、前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路と、
を有するシステム。
【請求項２】
前記位相誤り検出器は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
判定帰還型等化器（ＤＦＥ）により、送信データを有する第１の信号を受信し、
前記ＤＦＥにより、前記送信データを有する等化信号に前記第１の信号を調整し、
位相誤り検出器により、前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、
前記位相誤り検出器により、前記検出された位相誤りに基づき位相誤りレベルを生成し、
前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路により、前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する、
ことを特徴とする方法。
【請求項４】
前記位相誤り検出器は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項３に記載の方法。
【請求項５】
送信データを有する第１の信号を受信する手段と、
該送信データを有する等化信号に該第１の信号を調整する手段と、
前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出する手段と、
該検出された位相誤りに基づき位相誤りレベルを生成する手段と、
前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する手段と、
を有するシステム。
【請求項６】
前記送信データのデータ・レートの４分の１以下のデータ・レートで位相誤りを検出する手段は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項５に記載のシステム。
【請求項１】
送信データを有する第１の信号を受信し、該送信データを有する等化信号に該第１の信号を調整するようにされた判定帰還型等化器（ＤＦＥ）と、
前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、該検出された位相誤りに基づき位相誤りレベルを生成する位相誤り検出器と、
前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復するようにされた、前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路と、
を有するシステム。
【請求項２】
前記位相誤り検出器は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
判定帰還型等化器（ＤＦＥ）により、送信データを有する第１の信号を受信し、
前記ＤＦＥにより、前記送信データを有する等化信号に前記第１の信号を調整し、
位相誤り検出器により、前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出し、
前記位相誤り検出器により、前記検出された位相誤りに基づき位相誤りレベルを生成し、
前記ＤＦＥ及び前記位相誤り検出器のためのクロック回復回路により、前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する、
ことを特徴とする方法。
【請求項４】
前記位相誤り検出器は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項３に記載の方法。
【請求項５】
送信データを有する第１の信号を受信する手段と、
該送信データを有する等化信号に該第１の信号を調整する手段と、
前記送信データの４分の１のデータ・レート以下のデータ・レートで位相誤りを検出する手段と、
該検出された位相誤りに基づき位相誤りレベルを生成する手段と、
前記位相誤りレベルに基づき前記送信データに関連するクロック信号を回復する手段と、
を有するシステム。
【請求項６】
前記送信データのデータ・レートの４分の１以下のデータ・レートで位相誤りを検出する手段は、１又は複数のフィルタ・パターン・デコーダ（ＦＰＤ）を有する、
ことを特徴とする請求項５に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１７００８１（Ｐ２０１２−１７００８１Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−２９８５８（Ｐ２０１２−２９８５８）
【出願日】平成２４年２月１４日（２０１２．２．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年２月１４日（２０１２．２．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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