【課題】クロック周波数誤差の検出に要する時間を短縮する。
【解決手段】 本実施の形態のクロック周波数誤差検出装置は、各フレームに含まれるフレーム同期信号が他のフレームのフレーム同期信号を所定の法則を用いてシンボル単位でシフトさせて得られる部分を含む受信信号に含まれる複数種類のフレーム同期信号のうちの少なくとも１つに基づく同期系列を記憶する系列記憶部と、受信信号と同期系列とのパターンマッチングを行うパターンマッチング部と、シンボル番号を出力するシンボルカウンタと、パターンマッチング部のパターンマッチング処理結果に基づいて各フレームのフレーム同期信号を検出し、検出タイミングにおけるシンボル番号を出力するタイミング検出部と、タイミング検出部からのシンボル番号の変化を検出し、検出した変化と所定の法則とに基づいて、シンボル周期のクロックの周波数誤差を検出する周波数誤差検出部とを具備する。 （もっと読む）

【課題】良好な通信品質で、高速な位相同期ループを得る。
【解決手段】送信側は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する同相合成回路１を備え、クロックデータ再生回路２は、同相合成回路１からの信号からデータ信号および基準信号を分離する信号分離手段（分配回路３、同相合成回路４および差動合成回路５）と、データ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段（位相比較回路８、位相同期ループ用ループフィルタ９および電圧制御発振器１１）と、再生クロック信号を分周し、当該分周した信号の周波数を基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段（周波数比較回路６、周波数同期ループ用ループフィルタ７、電圧制御発振器１１およびＮ分周回路１２）とを備えた。 （もっと読む）

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】物理層デバイスおよび同期デバイスの複数のポート間でクロックを同期させる方法を提供する。
【解決手段】制御方法は、グランドマスタークロックのソースとなるポートを選択するステップを含む（３０２）。選択されたポートは、リンク先からの送信に基づいてグランドマスタークロックを再生する。マルチポートＰＨＹ ＩＣは、グランドマスターソースポートのＲＸ＿ＣＬＫを出力する（３０４）。グランドマスターソースポートのＴＸ＿ＣＬＫは、ローカルオシレータから取得される（３０６）。そして、ほかの全てのポートのＴＸ＿ＣＬＫは、クロック同期部の出力から取得される（３０８）。クロック同期部は、グランドマスターソースポートを有するマルチポートＰＨＹ ＩＣからの再生クロックに基づいて同期させる（３１０）。 （もっと読む）

【課題】簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたＰＯＮシステムのＣＤＲ回路を提供する。
【解決手段】ＣＤＲ機能手段での入力データのエッジ位相の検出結果に対するエッジ位相ヒストグラムを作成する手段８、ＣＤＲ機能手段でのＮ位相クロック生成結果をシステムクロック速度レベルまで分周したクロックをシステムクロックから生成したｍ位相クロックにてサンプリングし得られた結果から分周クロックのエッジ位相を検出してクロックヒストグラムを作成する手段１１−１３、クロックヒストグラムからＮ位相クロックのジッタ量を検出し、またエッジ位相ヒストグラムからクロックヒストグラムを減算し入力データに重畳するジッタ成分のみ抽出し重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪量として判断し検出する検出手段９を含む。 （もっと読む）

【課題】誤ロック状態を検出し、この誤ロック状態から復帰することが可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、受信データ信号のデータをサンプルすべきデータサンプリングクロックとして第１のクロックと、受信データ信号のエッジをサンプルすべきエッジサンプリングクロックとして第２のクロックと、を生成し、且つ第１のクロックおよび第２のクロックの位相を調整するクロックリカバリ回路を備える。ＣＤＲ回路は、第１のクロックで受信データ信号をサンプルした結果をデータサンプリング結果として出力し、第２のクロックで受信データ信号をサンプルした結果をエッジサンプリング結果として出力する位相検出回路を備える。ＣＤＲ回路は、エッジサンプリング結果と、予め設定されたデータパターンとを比較し、エッジサンプリング結果とデータパターンとが一致した場合、誤ロック状態であると判断し、誤ロック状態検出信号を出力する結果比較回路と、を備える。 （もっと読む）

【課題】ロック状態であるか否かを検出し、その検出結果を出力するＣＤＲ回路及びＣＤＲ方法を提供する。
【解決手段】受信データ信号をサンプリングするデータサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドデータ信号を生成するデータサンプリング回路、データサンプリングクロック信号に対して位相がずれたエッジサンプリングクロック信号に同期して、受信データ信号をサンプリングしてサンプルドエッジ信号を生成するエッジサンプリング回路、データサンプリングクロック信号に同期して、受信データ信号の振幅と基準電圧との比較結果信号を出力する振幅比較回路を備え、比較結果信号、サンプルドデータ信号およびサンプルドエッジ信号に基づいて、データサンプリングクロック信号の位相を調整する位相シフタ回路、及び受信データ信号とデータサンプリングクロック信号との位相関係を検出するロック検出回路を備える。 （もっと読む）

【課題】時分割複信方式の無線通信において、安定して同期クロックを伝送する。
【解決手段】主無線装置の無線送信部に、第１の通信網からの同期クロックに周波数同期された無線処理クロックを生成する無線処理クロック生成部、伝送データ抽出部、無線処理クロックと伝送データとに基づいて無線フレームを生成送信する無線送信処理部、を備える。また、従無線装置の無線受信部２に、受信したバースト信号の位置検出部２１２、検出位置に基づいてバースト信号の検出周期を算出して無線フレームクロックを生成する無線フレーム周期検出部２２、無線フレームクロックに周波数同期された無線処理クロック再生部２６、無線フレームクロックに周波数同期された同期クロック再生部２３と、生成された再生同期クロックを第２の通信網に送信する伝送フレーム生成部２４、を備え、受信バースト検出部２１２は、無線処理クロックに基づいて位置を検出する。 （もっと読む）

【課題】時分割複信方式の無線通信において、安定して同期クロックを伝送する。
【解決手段】主無線装置の無線送信部１に、第１の通信網からの同期クロックに周波数同期された無線処理クロックを生成する無線処理クロック生成部１２と、伝送データを抽出する伝送データ抽出部１３と、無線処理クロックと伝送データとに基づいて無線フレームを生成、送信する無線送信処理部１４と、を備える。また、従無線装置の無線受信部２に、受信したバースト信号の位置を検出する受信バースト検出部２１２と、検出位置に基づいてバースト信号の検出周期を算出して無線フレームクロックを生成する無線フレーム周期検出部２２と、無線フレームクロックに周波数同期された再生同期クロックを生成する同期クロック再生部２３と、生成された再生同期クロックを第２の通信網に送信する伝送フレーム生成部２４と、を備える。 （もっと読む）