【課題】ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。 （もっと読む）

【課題】干渉を回避するためにクロック信号の周波数を変更する方法及び装置を提供する。
【解決手段】一実施形態において、第１のインターフェイスに搬送されるデータは、第１の周波数のクロック信号に同期される。信号は、別の周波数で第２のインターフェイスに搬送される。第２のインターフェイスに信号が搬送される周波数の変更に応答して、第１のインターフェイスに関連したクロックコントロールユニットが、第２の周波数へのクロック信号の変更を開始する。第２の周波数は、第２のインターフェイスに信号が搬送される周波数との干渉を生じないように選択される。クロック周波数の変更は、インターフェイスのクロックラインにおける擬似的アクティビティを防止するように遂行される。 （もっと読む）

【課題】周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置が、望まれる。
【解決手段】半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、を備えている。 （もっと読む）

【課題】入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法等を提供する。
【解決手段】一実施形態で、方法は、第１のクロック信号の第１の周波数を第１の周波数と基準クロック周波数の基準クロック周波数との間の周波数差に基づき調整するステップ（６０３）と、第１のクロック信号の第１の周波数及び第１の位相を第１のクロック信号と入力データビットストリームとの間の位相差及び第１の周波数と基準クロック周波数との間の周波数差に基づき更に調整して、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するステップ（６０６）とを有する。 （もっと読む）

【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】ゲーティング回路と、再生クロックを出力する第１の発振回路と、第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ１の加算信号を入力し、ゲーティング回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ２の加算信号を入力する構成である。 （もっと読む）

【課題】 光トランシーバのスリープ時間の経過後に即座に通信を開始できる信号処理回路を提供する。
【解決手段】 本発明の信号処理回路は、光トランシーバ２１から入力された受信信号からクロックと受信データを再生し、再生された受信データを上位層側に出力する受信側処理部３３，３４と、上位層側から入力された送信データを再生されたクロックと同期する送信信号として光トランシーバ２１に出力する送信側処理部３１，３２とを備える。また、本発明の信号処理回路は、光トランシーバ２１の機能を低下させるスリープ動作を行う場合に、既に再生されたクロックをスリープ時間中において保持し、かつ、スリープ時間の終了とともにクロックの保持を解除する同期維持モードを実行する制御部２７を備える。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 （もっと読む）

【課題】ＰＬＣで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】ＤＰＬＬ回路１０のうち、データシフト回路ＤＳ１〜ＤＳ３は受信データからソースクロックＣＬＫで同期を取った複数のシリアル・データを生成する。排他的論理和回路ＥＸ＿ＯＲは一対のシリアル・データから受信データの変化点を検出する。カウンタＤＰＬＣＮＴは、最大カウント値ｎが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ＡＮＤはカウンタのカウント値が予め設定したカウント値ｎ／２に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０は、受信クロックを使って受信データ（シリアル・データ）の転送制御を行う。 （もっと読む）